JPH0520183A

JPH0520183A - メモリアクセス制御方式

Info

Publication number: JPH0520183A
Application number: JP3176488A
Authority: JP
Inventors: Shoji Nakatani; 彰二中谷; Tamaki Imagawa; 環今河
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-17
Filing date: 1991-07-17
Publication date: 1993-01-29
Anticipated expiration: 2012-11-19
Also published as: JP2680208B2

Abstract

(57)【要約】【目的】本発明はメモリアクセス制御方式に関し、シ
ングルおよびブロックアクセスが競合するときのブロッ
クアクセスのスループットを向上するよう改良したメモ
リアクセス制御方式を提供することを目的とする。【構成】ブロックアクセスをアクセス分割部で複数の
分割ブロックアクセスに分割し、シングルアクセス，ブ
ロックアクセスおよび分割ブロックアクセスとのそれぞ
れに対するアクセス間の優先順位に基いて前記アクセス
のそれぞれに対するメモリアクセスを許可するようにし
たメモリアクセス制御方式において、ブロックアクセス
を、前記アクセス分割部で複数の分割ブロックアクセス
に分割させるか否かを、他のアクセス要求装置からのア
クセス条件によって決定されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリアクセス制御方
式に関し、特にＣＰＵなどからのシングルアクセスに加
えてベクトル演算ユニットまたは一連のデータ空間を他
のプロセッサ等に転送するためのデータ転送機能を有し
たデータ転送ユニットなどからのブロックアクセスを受
け付けるメモリアクセス制御装置において、アクセス各
々の種類，各アクセス発信先のメモリバンクのビジー，
各アクセス間のアドレスバスコンフリクトなどを調べ、
これらの結果に基づいて実行可能なアクセスを選択して
メモリに発信するメモリアクセス制御方式に関する。

【０００２】

【従来の技術】従来、シングルアクセスとブロックアク
セスとを受け付けるメモリアクセス制御装置でのアクセ
ス選択は、図６，図７に示すような方式で行なわれてい
る。図６において、メモリアクセス制御装置７４はデー
タ転送装置（ＭＯＶＥＲ）７１，ＣＰＵ７２，ベクトル
演算ユニット７３などからのシングルアクセスおよびブ
ロックアクセスを受け付ける。そして、種類判定部７
５，バンクビジーチェック部７６，バスコンフリクトチ
ェック部７７のそれぞれでアクセス各々の種類、各アク
セスの発信先のメモリバンクのビジー，各アクセス間の
アドレスバスコンフリクトなどを調べ、これらの結果デ
ータを用いて、例えば図７に示すような手順により、各
アクセスのプライオリティを決定し、このプライオリテ
ィにしたがってバス選択部７８でアドレスバスを選択す
ることにより、発信先のバンクメモリを確保している。
また、メモリは、複数のアレイカードなどのメモリユニ
ット♯０〜♯７からなり、このメモリユニット♯０〜♯
７のそれぞれはｎ個のメモリバンクから構成されてい
る。そして、各メモリユニットとメモリアクセス制御装
置７４とはロード用アドレスバス８１，ストア用アドレ
スバス８２を介して接続され、また各メモリユニットに
はロード用データバス，ストア用データバスなどが接続
されている。

【０００３】なお、シングルアクセスは１本のアドレス
バスを使用する、例えば８バイトのアクセスであり、ま
たブロックアクセスは複数本のアドレスバスを使用す
る、例えば８本のアドレスバスを使用する６４バイトの
アクセスである。図７は、前記プライオリティを決定す
る手順を示す説明図である。

【０００４】すなわち、あるアクセスに対して、アク
セス発信先のメモリバンクに関するビジーフラグの状態
に基づいて当該メモリバンクが「バンクビジー」である
かどうかを調べ、「ＹＥＳ」の場合は「発信不可」と判
断し、「ＮＯ」の場合はステップに進む。

【０００５】他のアクセスとの間でアドレスバスコン
フリクトが発生していないかどうかを判断し、「ＹＥ
Ｓ」の場合はステップに進み、「ＮＯ」の場合はステ
ップに進む。ロード命令，ストア命令に関して、ア
ドレスコンフリクトの相手のアクセスが同種のものであ
るかどうかを判断し、「ＹＥＳ」の場合はステップに
進み、「ＮＯ」の場合はステップに進む。

【０００６】シングルアクセス，ブロックアクセス間
などについて予め決めてある優先順位が、高いかどうか
を判断し、「ＹＥＳ」の場合はステップに進み、「Ｎ
Ｏ」の場合はステップに進む。アドレスバスコンフ
リクトの相手アクセスが発信可能であるかどうかを判断
し、「ＹＥＳ」の場合はステップに進み、「ＮＯ」の
場合は「発信不可」と判断する。

【０００７】このアクセスのプライオリティを決定す
る。といった手順により各アクセスのプライオリティを
決定する。

【０００８】

【発明が解決しようとする課題】以上のように、従来の
プライオリティ決定におけるバンクビジー，バスコンフ
リクトのチェックの際には、ブロックアクセスのブロッ
ク幅全体、すなわちこのブロックアクセスの発信に必要
なアドレスバスおよび発信先のメモリバンクのすべてを
判断の対象としている。

【０００９】そのため、例えば・メモリバンク０〜７へのブロックアクセスに対してメ
モリバンク０のみが「バンクビジー」であるとき、・ストア命令に関するもの同士などの同種の、メモリバ
ンク０〜７（メモリユニット♯０〜♯７）へのブロック
アクセスと、プライオリティの高いシングルアクセスと
が同時に要求されたとき、などは、ブロックアクセスをメモリユニットに発信でき
ない状態となり、特にプライオリティの高いシングルア
クセスが連続する場合には長期間にわたってブロックア
クセスの発信ができず、このブロックアクセスの要求元
のメモリアクセスのスループットが低下するといった問
題点を有している。

【００１０】そこで、本発明では、ブロックアクセスを
複数の分割ブロックアクセスに分けてこの分割ブロック
アクセスを１つの単位としてシングルアクセスとの間で
プライオリティを決定し、プライオリティを得た分割ブ
ロックアクセスについてはこの単位で発信することによ
り、ブロックアクセスの要求元のメモリアクセスのスル
ープットを高めることを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、１は、アクセス源であり、例
えばデータ転送装置（ＭＯＶＥＲ），ＣＰＵ，ベクトル
演算ユニットなどでシングルアクセスやブロックアクセ
スをメモリに対して発信する。

【００１２】２は、第１のアクセスポートであり、ブロ
ックアクセスとシングルアクセスを受け付ける。３は、第２のアクセスポートであり、ブロックアクセス
とシングルアクセスを受け付ける。

【００１３】４は、アクセス分割部であり、第１のアク
セスポートで受け付けたブロックアクセスを複数、例え
ば２個の分割ブロックアクセスに分ける。しかし、受付
けたブロックアクセスを分割するか否かは他のアクセス
源からの条件による。５は、バスコンフリクトチェック部であり、シングルア
クセスと、ブロックアクセス、各分割ブロックアクセス
のそれぞれとのコンフリクト状態を調べる。

【００１４】６は、バンクビジーチェック部であり、各
アクセス（ブロックアクセス，各分割ブロックアクセ
ス，シングルアクセス）の発信先のメモリバンクに関す
るビジーフラグの状態を調べる。７は、プライオリティ決定部であり、図７に示したのと
同様な手順で各アクセス（ブロックアクセス，各分割ブ
ロックアクセス，シングルアクセス）のプライオリティ
を決定する。なお、競合するアクセス間での優先順位は
予め決められており、例えばブロックアクセスと分割ブ
ロックアクセスとの間では、ブロックアクセスの方が優
先する。そして、このプライオリティ決定部からは、ブ
ロックアクセス，各分割ブロックアクセス，シングルア
クセスそれぞれを発信することの可否（ただし、ブロッ
クアクセスが「可」であるときは前記優先順位にしたが
って各分割ブロックアクセスは「否」）についての信号
が出力される。

【００１５】８は、メモリ選択部であり、プライオリテ
ィ決定部７の出力が「可」となっているアクセスに対応
したアドレスバスを選択する。９は、メモリであり、例えばそれぞれが複数のメモリバ
ンクから構成されるメモリユニット♯０〜♯７からな
り、各メモリユニットにはアドレスバスが接続されてい
る。

【００１６】ここで、ブロックアクセスはオペコードの
識別により第１のアクセスポート２に送られたブロック
アクセスは、アクセス分割部４で、例えば２個の上位分
割ブロックアクセスと下位分割ブロックアクセスとに分
けられる。そして、この上位分割ブロックアクセスと下
位分割ブロックアクセスがシングルアクセス，ブロック
アクセスとともにバスコンフリクトチェック部５および
バンクビジーチェック部６に送られ、前者ではシングル
アクセスと各ブロックアクセスとの間の「アドレスバス
コンフリクト」を、また後者ではシングルアクセスおよ
び各ブロックアクセスそれぞれの発信先メモリバンクの
「バンクビジー」を調べる。

【００１７】また、プライオリティ決定部７には、バス
コンフリクトチェック部５，バンクビジーチェック部６
及び第１，第２のアクセスポート２，３の出力、すなわ
ち前記の「アドレスバスコンフリクト」、「バンクビジ
ー」についての情報とともに、各アクセスポートで受け
付けるアクセスについての、オペコードに基づく、シン
グルアクセスかブロックアクセスか、ロード命令かスト
ア命令かなどの情報が供給される。そして、これらの情
報に基づいて各アクセスのプライオリティが決定され
る。

【００１８】

【作用】本発明においては、例えばアクセス要求装置間
のプライオリティをＭＯＶＥＲ＞ＣＰＵ＞ベクトル演算
ユニットであるとし、例えば「ＭＯＶＥＲからのメモリ
バンク８へのシングルアクセス」と「ベクトル演算ユニ
ットからのメモリバンク０〜７へのブロックアクセス」
とを受け付けた場合、このブロックアクセスはＭＯＶＥ
Ｒからのシングルアクセスであること、優先順位が低い
ベクトル演算ユニットのブロックアクセスであること、
の条件から、「メモリバンク０〜３への分割ブロックア
クセス」と「メモリバンク４〜７への分割ブロックアク
セス」とに分けられ、バンクビジーチェック部６により
これら４つのアクセスの発信先のメモリバンクのビジー
状態を調べ、平行してバスコンフリクトチェック部５に
より３つのブロックアクセス各々とシングルアクセスと
のアドレスバスコンフリクトを調べている。そして、メ
モリバンク０〜８のすべてが「バンクビジー」ではな
く、かつ「メモリバンク８へのシングルアクセス」と
「メモリバンク０〜７へのブロックアクセス」とが共に
ロード命令、またはストア命令についての同種のもので
あるときには、プライオリティ決定部７は、シングルア
クセスとブロックアドレスとの間の優先順位にしたがっ
て各アクセスのプライオリティを決める。つまり「メモ
リバンク８へのシングルアクセス」と「メモリバンク４
〜７への分割ブロックアクセス」とがプライオリティを
得、前者はアドレスバス２１を、また後者はアドレスバ
ス２５〜２８を使用することにより、それぞれのアクセ
スがメモリに発信される。

【００１９】そして、以上のケースにおいて、メモリバ
ンク８が「バンクビジー」のときは、「メモリバンク４
〜７への分割ブロックアクセス」がプライオリティを得
てアドレスバス２５〜２８を使用することにより、この
ブロックアクセスがメモリに発信される。

【００２０】以上説明したように、ブロックアクセスを
分割してアクセスするようにしたので、例えばＭＯＶＥ
Ｒよりのシングルアクセスが連続でアクセスされ、また
ベクトル演算ユニットもブロックアクセスが連続的に行
なわれる場合にブロックアクセスに対するスループット
を向上することができる。

【００２１】なお、以上の説明は、ロード命令用アドレ
スバスとストア命令用アドレスバスとを別々に設けた場
合についてであるが、これらのアドレスバスを共通にし
て用いる場合にも本発明は適用できる。

【００２２】

【実施例】図２〜図４を参照して本発明の実施例を説明
する。図２において、３１〜３４はベクトル演算ユニッ
ト用アクセスポート，３５はＣＰＵもしくはＭＯＶＥＲ
用アクセスポート，３６〜３７はアクセス分割回路，３
８〜３９はバスコンフリクトチェック回路，４０はバン
クビジーチェック回路，４１はプライオリティ決定回
路，４２はロード命令用アクセス選択回路，４３はスト
ア命令用アクセス選択回路，４４はロード命令／ストア
命令それぞれ８本ずつのアドレスバスについてのバス用
ポート，４５はアクセスポート３５でシングルアクセス
が受付けられていることを検出するデコーダである。し
たがって、アクセス分割回路３６，３７はアクセスポー
ト３５でシングルアクセスが受付けられるときのみ、ブ
ロックアクセスを分割して分割ブロックアクセスとして
出力する。

【００２３】ここで、複数のベクトル演算器を持つべク
トル演算ユニット（図示せず）はそれぞれべクトル演算
ユニット用アクセスポート３１〜３４のすべてにつなが
っており、これらのベクトル演算ユニットからのアクセ
スが、ブロックアクセスのときはベクトル演算ユニット
用アクセスポート３１〜３２のどちらかに、またシング
ルアクセスのときはベクトル演算ユニット用アクセスポ
ート３１〜３４のどれかに入る。そして、アクセスポー
ト３１〜３２のブロックアクセスはアクセス分割回路３
６〜３７に入り、また分割する条件ということでＭＯＶ
ＥＲからのシングルアクセス条件（デコーダ４５の出力
がオン）のもとに、そこでオペコードとアドレスをデコ
ードして上位ハーフブロックアクセスおよび下位ハーフ
ブロックアクセスのための信号を作成する。

【００２４】次に、バンクビジーチェック回路４０によ
り、ブロックアクセス，上位ハーフブロックアクセス，
下位ハーフブロックアクセスおよびシングルアクセスの
４つのアクセスの発信先のメモリバンクのビジー状態を
調べ、これと平行してバスコンフリクトチェック回路３
８〜３９により、各ブロックアクセスとシングルアクセ
スとのバスコンフリクトを調べ、これらの結果からプラ
イオリティ決定回路４１にて４つのアクセス各々のプラ
イオリティを決定する。このとき、第１のバスコンフリ
クトチェック回路３８にはアクセスポート３１，３２か
らのブロックアクセスとアクセスポート３３，３４，３
５からのシングルアクセスとが供給されてブロックアク
セスとシングルアクセスとのバスコンフリクトを、また
第２のバスコンフリクトチェック回路３９にはアクセス
分割回路３６，３７の出力である上位ハーフブロックア
クセス，下位ハーフブロックアクセスとアクセスポート
３５からのシングルアクセスとが供給されてＣＰＵもし
くはＭＯＶＥＲからのアクセスとのバスコンフリクトを
調べている。

【００２５】そして、シングルアクセスのプライオリテ
ィが得られたときはそのまま採用し、またアクセスポー
ト３１，３２からのブロックアクセスについては３つに
分けたアクセスの中でプライオリティが高いものをアク
セス選択回路４２，４３により選択し、続いてこれらの
選択されたアクセスをバスポート４４の中の対応するも
のを介してメモリバンクに発信する。

【００２６】図３はアクセス分割回路の実施例を示す説
明図であり、５１はオペコードデコーダ，５２はアドレ
スデコーダ，５３はアクセス信号，５４はバリッド信
号，５５はオペコード，５６はバンクビジーチェック用
のフラグ，５７はアドレスである。なお、オペコード５
５にはブロックアクセスかシングルアクセスか、ロード
命令についてのアクセスかストア命令についてのアクセ
スかなどの情報が入っている。ここで、オペコードデコ
ーダ５１はバリッド信号５４とオペコード５５とを受け
取り、このオペコードがブロックアクセスの場合にはデ
コーダ４５からの条件のもとにハーフブロックアクセス
のモードのオペコードに変更し、またオペコードがブロ
ックアクセスでない場合にはハーフブロックアクセスの
バリッド信号５４をＯＦＦにする。また、アドレスデコ
ーダ５２は、アドレス５７に変更を加えて各ハーフブロ
ックアクセスのアドレス、例えばそれぞれの開始アドレ
スを作成する。

【００２７】なお、２分割以外の４分割，８分割などの
分割ブロックアクセスを作成するときは予め分割できる
値を決めておき、オペコードでこれを選択するようにし
てもよい。図４は、アクセス選択回路の実施例を示す説
明図である。ここで、プライオリティ決定回路４１から
はブロックアクセスのプライオリティ信号６１およびハ
ーフブロックアクセスのプライオリティ信号６２，６３
が出力されている。そして、前者の反転信号と後者の信
号との論理積をとることにより、ブロックアクセスをメ
モリに発信できる場合にはハーフブロックアクセスのプ
ライオリティ信号６２，６３をオフにしている。

【００２８】図５は、本発明によるアクセス時間の短縮
化を示す説明図であり、あるマシンサイクルで「発信
可」となった場合には次のマシンサイクルで発信される
ことを前提にしている。すなわち、バス０〜７を使用す
るブロックアクセスＩと、高プライオリティの連続する
シングルアクセスIVとが入ってくる場合、単にブロック
アクセスのみでプライオリティを決定する従来の手法で
は時刻ｔ₈になってブロックアクセスのメモリへの発信
が可能となるのに対し、ブロックアクセスＩを上位ハー
フブロックアクセスIIと下位ハーフブロックアクセスII
I に分け、これらのハーフブロックアクセスを含めてプ
ライオリティを決定する本発明の手法では時刻ｔ₁ ，ｔ
₂でそれぞれ上位ハーフブロックアクセスII，下位ハー
フブロックアクセスIII のメモリへの発信が可能とな
り、アクセス時間が６τだけ短縮されることを示してい
る。

【００２９】

【発明の効果】本発明は、シングルアクセスとブロック
アクセスとを受け付けるメモリ制御方式において、先ず
ブロックアクセスを複数、例えば２個の上位ハーフブロ
ックアクセス，下位ハーフブロックアクセスに分け、こ
れら４個のアクセスに関するバンクビジー，バスコンフ
リクトのチェックを行なってハーフブロックアクセス単
位でのアクセスが可能な場合にはこのアクセスをメモリ
に発信する構成にしており、ハーフブロックアクセスを
作成する条件は自アクセスより優先順位が高くまた８バ
イトアクセスである場合、自ブロックアクセスが長期に
わたる発信不可状態を避けることができ、ブロックアク
セスの要求元のメモリアクセススループットの向上を図
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例を示す説明図である。

【図３】本発明のアクセス分割回路の実施例を示す説明
図である。

【図４】本発明のアクセス選択回路の実施例を示す説明
図である。

【図５】本発明によるアクセス時間の短縮化を示す説明
図である。

【図６】従来のアクセスの制御方式を示す説明図であ
る。

【図７】各アクセスのプライオリティを決定する手順を
示す説明図である。

【符号の説明】

１アクセス源２第１のアクセスポート３第２のアクセスポート４アクセス分割部５バスコンフリクトチェック部６バンクビジーチェック部７プライオリティ決定部８メモリ選択部９メモリ３１，３２，３３，３４，３５アクセスポート３６，３７アクセス分割回路３８，３９バスコンフリクトチェック回路４０バンクビジーチェック回路４１プライオリティ決定回路４２ロード命令用アクセス選択回路４３ストア命令用アクセス選択回路４４バス用ポート４５デコーダ５１オペコードデコーダ５２アドレスデコーダ５３アクセス信号５４バリッド信号５５オペコード５６バンクビジーチェック用フラグ５７アドレス６１，６２，６３プライオリティ信号７１データ転送装置（ＭＯＶＥＲ）７２ＣＰＵ７３ペクトル演算ユニット７４メモリアクセス制御装置７５種類判定部７６バンクビジーチェック部７７バスコンフリクトチェック部７８バス選択部８１ロード用アドレスバス８２ストア用アドレスバス

Claims

【特許請求の範囲】

【請求項１】シングルアクセスおよびブロックアクセ
ス要求を発信する複数のアクセス要求装置が接続され、
ブロックアクセス要求に対してはアクセス分割部で複数
の分割ブロックアクセスに分割し、シングルアクセスと
ブロックアクセスおよび分割された分割ブロックアクセ
スとのそれぞれに対するバンクビジーおよびバスコンフ
リクトを調べ、その結果とアクセス間の優先順位に基い
て前記アクセスのそれぞれに対するメモリアクセスを許
可するようにしたメモリアクセス制御方式において、或るアクセス装置よりのブロックアクセスを、前記アク
セス分割部で複数の分割ブロックアクセスに分割させる
か否かを、他のアクセス要求装置からのアクセス条件に
よって決定されるようにしたことを特徴とするメモリア
クセス制御方式。
【請求項２】前記アクセス分割部でブロックアクセス
を分割させるか否かを決定する条件を、シングルアクセ
スがアクセスしているか否かとしたことを特徴とする請
求項１記載のメモリアクセス制御方式。