JPH0199143A - 主記憶アクセス制御方法 - Google Patents
主記憶アクセス制御方法Info
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- JPH0199143A JPH0199143A JP62256794A JP25679487A JPH0199143A JP H0199143 A JPH0199143 A JP H0199143A JP 62256794 A JP62256794 A JP 62256794A JP 25679487 A JP25679487 A JP 25679487A JP H0199143 A JPH0199143 A JP H0199143A
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- 238000003860 storage Methods 0.000 claims abstract description 34
- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 16
- 230000014759 maintenance of location Effects 0.000 abstract 3
- 101100236764 Caenorhabditis elegans mcu-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- OVSKIKFHRZPJSS-UHFFFAOYSA-N 2,4-D Chemical compound OC(=O)COC1=CC=C(Cl)C=C1Cl OVSKIKFHRZPJSS-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 １つ乃至複数個の主記憶装置（ＭＳＵ）を有し、該主記
憶装置（ＭＳＵ）に論理的に接続される１つ乃至複数個
の処理装置からの単位マシンサイクル当たり、１つ乃至
複数個のアクセス要求の上記主記憶装置（ＭＳＵ）に対
する発信の可否を制御する主記憶制御ユニット（ＭＣＵ
）を有する計算機システムであって、該主記憶制御ユニ
ソｌ−（ＭＣＵ）と主起ｔα装置（ＭＳＵ）の間に１つ
乃至複数個のそれぞれ単位データ長に対応するアクセス
要求バスを有し、上記処理装置から主記憶制御ユニソｌ
−（ＭＣＵ）に対するアクセス要求は単位データ長乃至
単位データ長の複数倍に対応するデータ長で発信（ブロ
ックアクセス）される計算機システムにおける主記憶ア
クセス制御方式に関し、 ブロックアクセス要求時に、主記憶装置（ＭＳＵ）への
アクセスが可能な単位データ（要素）から順番に発信し
て、主記憶装置（ＭＳＵ）の使用効率を向上させること
を目的とし、 （１１上記処理装置から主記憶制御ユニット （ＭＣＵ
）に対するブロックアクセスを主記憶制御ユニット（Ｍ
Ｃ１ｌ）内で、上記単位データ長に相当する、より小さ
なアクセス単位に分割し、該単位データ長毎に、上記主
記憶制御ユニット（ＭＣＵ）に対してアクセス要求を発
信し、該ブロックアクセス内の発信順序を任意に制御す
るように構成する。（２）上記主記憶アクセス制御方式
において、該主記憶制御ユニソｌ−（ＭＣＵ）内に、咳
主記憶装置（ＭＳＵ）の各セグメント対応に設けられて
いるアクセスポート間のバスコンフリクトチェックを行
う第１のプライオリティサイクル機構と、各セグメント
内の単位データのバンクビジーチェックを行う第２のプ
ライオリティサイクル機構とを設け、上記第１のプライ
オリティサイクル機構で、上記各アクセスポートに対応
して設けられているバス間のコンフリクトチェックを行
い、上記第２のプライオリティサイクル機構で、上記バ
ス内でのバンクビジーチェックを行って、ビジーでなけ
れば各バンクに対して該単位データ毎のアクセス要求の
発信を行うように構成する。
決するための手段 作用 実施例 発明の効果 〔概要〕 １つ乃至複数個の主記憶装置（ＭＳＵ）を有し、該主記
憶装置（ＭＳＵ）に論理的に接続される１つ乃至複数個
の処理装置からの単位マシンサイクル当たり、１つ乃至
複数個のアクセス要求の上記主記憶装置（ＭＳＵ）に対
する発信の可否を制御する主記憶制御ユニット（ＭＣＵ
）を有する計算機システムであって、該主記憶制御ユニ
ソｌ−（ＭＣＵ）と主起ｔα装置（ＭＳＵ）の間に１つ
乃至複数個のそれぞれ単位データ長に対応するアクセス
要求バスを有し、上記処理装置から主記憶制御ユニソｌ
−（ＭＣＵ）に対するアクセス要求は単位データ長乃至
単位データ長の複数倍に対応するデータ長で発信（ブロ
ックアクセス）される計算機システムにおける主記憶ア
クセス制御方式に関し、 ブロックアクセス要求時に、主記憶装置（ＭＳＵ）への
アクセスが可能な単位データ（要素）から順番に発信し
て、主記憶装置（ＭＳＵ）の使用効率を向上させること
を目的とし、 （１１上記処理装置から主記憶制御ユニット （ＭＣＵ
）に対するブロックアクセスを主記憶制御ユニット（Ｍ
Ｃ１ｌ）内で、上記単位データ長に相当する、より小さ
なアクセス単位に分割し、該単位データ長毎に、上記主
記憶制御ユニット（ＭＣＵ）に対してアクセス要求を発
信し、該ブロックアクセス内の発信順序を任意に制御す
るように構成する。（２）上記主記憶アクセス制御方式
において、該主記憶制御ユニソｌ−（ＭＣＵ）内に、咳
主記憶装置（ＭＳＵ）の各セグメント対応に設けられて
いるアクセスポート間のバスコンフリクトチェックを行
う第１のプライオリティサイクル機構と、各セグメント
内の単位データのバンクビジーチェックを行う第２のプ
ライオリティサイクル機構とを設け、上記第１のプライ
オリティサイクル機構で、上記各アクセスポートに対応
して設けられているバス間のコンフリクトチェックを行
い、上記第２のプライオリティサイクル機構で、上記バ
ス内でのバンクビジーチェックを行って、ビジーでなけ
れば各バンクに対して該単位データ毎のアクセス要求の
発信を行うように構成する。
本発明は、１つ乃至複数個の主記憶装置（ＭＳＵ）を有
し、該主記憶装置（ＭＳＵ）に論理的に接続される１つ
乃至複数個の処理装置からの単位マシンサイクル当たり
、１つ乃至複数個のアクセス要求の上記主記憶装置（Ｍ
ＳＵ）に対する発信の可否を制御する主記憶制御ユニッ
ト（ＭＣＵ）を有する計算機システムであって、該主記
憶制御ユニット（ＭＣ’ｌｌ）と主記憶装置（ＭＳＵ）
の間に１つ乃至複数個のそれぞれ単位データ長に対応す
るアクセス要求バスを存し、上記処理装置から主記憶制
御ユニット（ＭＣＵ）に対するアクセス要求は単位デー
タ長乃至単位データ長の複数倍に対応するデータ長で発
信（ブロックアクセス）される計算機システムにおける
主記憶アクセス制御方式に関する。
し、該主記憶装置（ＭＳＵ）に論理的に接続される１つ
乃至複数個の処理装置からの単位マシンサイクル当たり
、１つ乃至複数個のアクセス要求の上記主記憶装置（Ｍ
ＳＵ）に対する発信の可否を制御する主記憶制御ユニッ
ト（ＭＣＵ）を有する計算機システムであって、該主記
憶制御ユニット（ＭＣ’ｌｌ）と主記憶装置（ＭＳＵ）
の間に１つ乃至複数個のそれぞれ単位データ長に対応す
るアクセス要求バスを存し、上記処理装置から主記憶制
御ユニット（ＭＣＵ）に対するアクセス要求は単位デー
タ長乃至単位データ長の複数倍に対応するデータ長で発
信（ブロックアクセス）される計算機システムにおける
主記憶アクセス制御方式に関する。
一般に、上記のような計算機システムにおいては、主記
憶装置（ＭＳＵ）に対するアクセス要求の発イ言のフ゛
ライオリティをとるプライオリティチエツク機構の論理
が深くて、そのプライオリティチエツク機構による論理
遅延が当該計算機システムのマシンサイクルを長くする
ことがあり、該計算機システムの処理能力に重大な影響
を与えることがある為、該プライオリティチエツク機構
の論理遅延はできる限り短くすることが必要とされる。
憶装置（ＭＳＵ）に対するアクセス要求の発イ言のフ゛
ライオリティをとるプライオリティチエツク機構の論理
が深くて、そのプライオリティチエツク機構による論理
遅延が当該計算機システムのマシンサイクルを長くする
ことがあり、該計算機システムの処理能力に重大な影響
を与えることがある為、該プライオリティチエツク機構
の論理遅延はできる限り短くすることが必要とされる。
又、一方、該プライオリティチエ’７り機構での論理遅
延が短くても、複数サイクル（例えば、２サイクル）の
プライオリティチエツクの結果に基づいて主記憶装置（
ＭＳＵ）に対してアクセス要求を発信するような機構で
は、例えば、単位データ（８バイト）の複数倍を一度に
転送するブロックアクセスの場合におけるデータ転送の
スループットが著しく低下することになる。
延が短くても、複数サイクル（例えば、２サイクル）の
プライオリティチエツクの結果に基づいて主記憶装置（
ＭＳＵ）に対してアクセス要求を発信するような機構で
は、例えば、単位データ（８バイト）の複数倍を一度に
転送するブロックアクセスの場合におけるデータ転送の
スループットが著しく低下することになる。
従って、該ブロックアクセスを行う計算機システムニオ
いては、毎マシンサイクル毎に発信できるプライオリテ
ィチエツク方式が要求される。
いては、毎マシンサイクル毎に発信できるプライオリテ
ィチエツク方式が要求される。
〔従来の技術と発明が解決しようとする問題点〕第４図
は従来の主記憶アクセス制御方式を説明する図であって
、（ａ）はプライオリティチエツク機構を模式的に示し
た図であり、（ｂ）はブロックアクセス時の問題点を説
明する図である。
は従来の主記憶アクセス制御方式を説明する図であって
、（ａ）はプライオリティチエツク機構を模式的に示し
た図であり、（ｂ）はブロックアクセス時の問題点を説
明する図である。
従来の主記憶制御ユニット（１’ｌｃυ）１においては
、図示していない中央処理袋Ｂ （ｃｐｕ） 、ベクト
ルユニソＩ−（Ｖｔｌ）等の処理装置から、該主記憶制
御ユニット（ＭＣＵ）ｌに発信されたブロックアクセス
要求は、（ａ）図に示したプライオリティサイクル■に
おいて、アクセスボー） １０”からの各ブロックを構
成する全単位データのアクセス優先順位が確保された時
点において、該ブロックに対するアクセスを同時に主記
憶装置（ＭＳＵ）に送出していた。
、図示していない中央処理袋Ｂ （ｃｐｕ） 、ベクト
ルユニソＩ−（Ｖｔｌ）等の処理装置から、該主記憶制
御ユニット（ＭＣＵ）ｌに発信されたブロックアクセス
要求は、（ａ）図に示したプライオリティサイクル■に
おいて、アクセスボー） １０”からの各ブロックを構
成する全単位データのアクセス優先順位が確保された時
点において、該ブロックに対するアクセスを同時に主記
憶装置（ＭＳＵ）に送出していた。
この方式では、各アクセス要求の全単位データ（エレメ
ントと云う）が同時に全ての競合条件のチエツク、例え
ば、（ａ）図の例では「バスコンフ、 リフトチエ・ツ
ク」、「バンクビジーチェック」。
ントと云う）が同時に全ての競合条件のチエツク、例え
ば、（ａ）図の例では「バスコンフ、 リフトチエ・ツ
ク」、「バンクビジーチェック」。
「他のコンフリクションチエツク」を、それぞれのチエ
ツク部１１ａ〜ｌｌｃで行った後、該チエツクの結果に
基づいてプライオリティ制御部ｌｉｄで最優先のアクセ
ス要求を決定し、該決定された最優先のアクセス要求か
ら発信できるように構成されているので、該競合条件の
全てをクリアしなければ主記憶装置（ＭＳＵ）に対して
アクセス要求の発信ができず、特に、マルチプロセッサ
化等により、競合条件が増加してきた場合には、その発
信効率の低下が大きくなると云う問題があった。
ツク部１１ａ〜ｌｌｃで行った後、該チエツクの結果に
基づいてプライオリティ制御部ｌｉｄで最優先のアクセ
ス要求を決定し、該決定された最優先のアクセス要求か
ら発信できるように構成されているので、該競合条件の
全てをクリアしなければ主記憶装置（ＭＳＵ）に対して
アクセス要求の発信ができず、特に、マルチプロセッサ
化等により、競合条件が増加してきた場合には、その発
信効率の低下が大きくなると云う問題があった。
例えば、（ｂ）図に示すように、４エレメント（０〜３
）を１ブロツクとしてアクセス要求を発信する場合、上
記プライオリティサイクル■（サイクル１）において、
エレメント１．３がバンクビジーであると、当該ブロッ
クを構成している４エレメントの全てが待ち合わせとな
り、次のプライオリティサイクル■（サイクル２）にお
いて、エレメント１．３がアクセス可能となっても、エ
レメント０において他の処理装置からのアクセス要求の
条件に基づいて、バンクビジーとなると、やはり当該１
ブロツクの４エレメントの全てが待ち合わせとなり、こ
のブロックは、サイクル３以降、最低、バンクビジーサ
イクル（例えば、フェッチの場合には、８サイクル、ス
トアの場合には、１２サイクル等）間待たされてしまう
と云う問題があった。
）を１ブロツクとしてアクセス要求を発信する場合、上
記プライオリティサイクル■（サイクル１）において、
エレメント１．３がバンクビジーであると、当該ブロッ
クを構成している４エレメントの全てが待ち合わせとな
り、次のプライオリティサイクル■（サイクル２）にお
いて、エレメント１．３がアクセス可能となっても、エ
レメント０において他の処理装置からのアクセス要求の
条件に基づいて、バンクビジーとなると、やはり当該１
ブロツクの４エレメントの全てが待ち合わせとなり、こ
のブロックは、サイクル３以降、最低、バンクビジーサ
イクル（例えば、フェッチの場合には、８サイクル、ス
トアの場合には、１２サイクル等）間待たされてしまう
と云う問題があった。
本発明は上記従来の欠点に漏み、１つ乃至複数個の主記
憶装置（ＭＳＵ）を有し、該主記憶装置（ＭＳＵ）に論
理的に接続される１つ乃至複数個の処理装置からの単位
マシンサイクル当たり、１つ乃至複数個のアクセス要求
の上記主記憶装置（ＭＳＵ）に対する発信の可否を制御
する主記憶制御ユニット（ＭＣＩ）を有する計算機シス
テムであって、該主記憶制御ユニット（ＭＣ［Ｉ）と主
記憶装置（ＭＳＵ）の間に１つ乃至複数個のそれぞれ単
位データ長に対応するアクセス要求バスを有し、上記処
理装置から主記憶制御ユニット（ＭＣ１＋）に対するア
クセス要求は単位データ長乃至単位データ長の複数倍に
対応するデータ長で発信（ブロックアクセス）される計
算機システムにおいて、該ブロック内の主記憶装置（Ｍ
ＳＬＩ）へアクセス可能な要素（エレメント）から順番
に発信して、主記憶装置（ＭＳＵ）の使用効率を向上さ
せる主記憶アクセス制御方式を提供することを目的とす
るものである。
憶装置（ＭＳＵ）を有し、該主記憶装置（ＭＳＵ）に論
理的に接続される１つ乃至複数個の処理装置からの単位
マシンサイクル当たり、１つ乃至複数個のアクセス要求
の上記主記憶装置（ＭＳＵ）に対する発信の可否を制御
する主記憶制御ユニット（ＭＣＩ）を有する計算機シス
テムであって、該主記憶制御ユニット（ＭＣ［Ｉ）と主
記憶装置（ＭＳＵ）の間に１つ乃至複数個のそれぞれ単
位データ長に対応するアクセス要求バスを有し、上記処
理装置から主記憶制御ユニット（ＭＣ１＋）に対するア
クセス要求は単位データ長乃至単位データ長の複数倍に
対応するデータ長で発信（ブロックアクセス）される計
算機システムにおいて、該ブロック内の主記憶装置（Ｍ
ＳＬＩ）へアクセス可能な要素（エレメント）から順番
に発信して、主記憶装置（ＭＳＵ）の使用効率を向上さ
せる主記憶アクセス制御方式を提供することを目的とす
るものである。
上記の問題点は、下記構成の主記憶アクセス制御方式に
よって解決される。
よって解決される。
（１）１つ乃至複数個の主記憶装置（ＭＳＵ）を有し、
該主記憶装置（ＭＳＵ）に論理的に接続される１つ乃至
複数個の処理装置からの単位マシンサイクル当たり、１
つ乃至複数個のアクセス要求の上記主記憶装置（ＭＳＵ
）に対する発信の可否を制御する主記憶制御ユニット（
ＭＣＵ）を有する計算機システムであって、咳主記憶制
御ユニット （ＭＣＵ）と主記憶装置（ＭＳＵ）の間に
１つ乃至複数個のそれぞれ単位データ長に対応するアク
セス要求バスを有し、上記処理装置から主記憶制御ユニ
ソ） （ＭＣＵ） （１）に対するアクセス要求は単位
データ長乃至単位デ丁タ長の複数倍に対応するデータ長
で発信（ブロックアクセス）される計算機システムにお
いて、上記処理装置から主記憶制御ユニット （ＭＣ［
Ｉ）に対するブロックアクセスを主記憶制御ユニット（
ＭＣＯ）内で、上記単位データ長に相当する、より小さ
なアクセス単位に分割し、該単位データ長毎に、上記主
記憶制御ユニット （ＭＣＵ）に対してアクセス要求を
発信し、該ブロックアクセス内の発信順序を任意に制御
するように構成する。
該主記憶装置（ＭＳＵ）に論理的に接続される１つ乃至
複数個の処理装置からの単位マシンサイクル当たり、１
つ乃至複数個のアクセス要求の上記主記憶装置（ＭＳＵ
）に対する発信の可否を制御する主記憶制御ユニット（
ＭＣＵ）を有する計算機システムであって、咳主記憶制
御ユニット （ＭＣＵ）と主記憶装置（ＭＳＵ）の間に
１つ乃至複数個のそれぞれ単位データ長に対応するアク
セス要求バスを有し、上記処理装置から主記憶制御ユニ
ソ） （ＭＣＵ） （１）に対するアクセス要求は単位
データ長乃至単位デ丁タ長の複数倍に対応するデータ長
で発信（ブロックアクセス）される計算機システムにお
いて、上記処理装置から主記憶制御ユニット （ＭＣ［
Ｉ）に対するブロックアクセスを主記憶制御ユニット（
ＭＣＯ）内で、上記単位データ長に相当する、より小さ
なアクセス単位に分割し、該単位データ長毎に、上記主
記憶制御ユニット （ＭＣＵ）に対してアクセス要求を
発信し、該ブロックアクセス内の発信順序を任意に制御
するように構成する。
（２）上記主記憶アクセス制御方式において、咳主記憶
制御ユニソ） （ＭＣ［Ｉ）内に、該主記憶装置（ＭＳ
Ｕ）の各セグメント対応に設けられているアクセスポー
ト間のバスコンフリクトチェックを行う第１のプライオ
リティサイクル機構と、 各セグメント内の単位データに対するバンクビジーチェ
ックを行う第２のプライオリティサイクル機構とを設け
、 上記第１のプライオリティサイクル機構で、上記各アク
セスポートに対応して設けられているバス間のコンフリ
クトチェックを行い、上記第２のプライオリティサイク
ル機構で、上記バス内でのバンクビジーチェックを行っ
て、ビジーでなければ各バンクに対して該単位データ毎
のアクセス要求の発信を行うように構成する。
制御ユニソ） （ＭＣ［Ｉ）内に、該主記憶装置（ＭＳ
Ｕ）の各セグメント対応に設けられているアクセスポー
ト間のバスコンフリクトチェックを行う第１のプライオ
リティサイクル機構と、 各セグメント内の単位データに対するバンクビジーチェ
ックを行う第２のプライオリティサイクル機構とを設け
、 上記第１のプライオリティサイクル機構で、上記各アク
セスポートに対応して設けられているバス間のコンフリ
クトチェックを行い、上記第２のプライオリティサイク
ル機構で、上記バス内でのバンクビジーチェックを行っ
て、ビジーでなければ各バンクに対して該単位データ毎
のアクセス要求の発信を行うように構成する。
（３）上記主記憶制御方式における、上記第２のプライ
オリティサイクルにおいて、各アクセスポートからの単
位データ毎のプライオリティの取得を管理するテーブル
を設け、 該管理テーブルの各単位データに対するプライオリティ
取得情報に基づいて、各アクセスポートからの複数個の
単位データからなるブロックの全ての単位データの発信
完了を検出して、上記ブロックアクセスの終了と判定す
るように構成する。
オリティサイクルにおいて、各アクセスポートからの単
位データ毎のプライオリティの取得を管理するテーブル
を設け、 該管理テーブルの各単位データに対するプライオリティ
取得情報に基づいて、各アクセスポートからの複数個の
単位データからなるブロックの全ての単位データの発信
完了を検出して、上記ブロックアクセスの終了と判定す
るように構成する。
即ち、本発明によれば、主記憶制御ユニット（ＭＣＵ）
の第１のアク妄スポートの出力、即ち、１つ乃至複数個
の単位データからなるアクセス要求を、第１のプライオ
リティサイクルにおいて、各主記憶装置（ＭＳＵ）を構
成している各セグメント対応のバスコンフリクトのチエ
ツクを行い、各セグメントに対応した第２のアクセスポ
ートにセット可能であるかどうかをチエツクする。
の第１のアク妄スポートの出力、即ち、１つ乃至複数個
の単位データからなるアクセス要求を、第１のプライオ
リティサイクルにおいて、各主記憶装置（ＭＳＵ）を構
成している各セグメント対応のバスコンフリクトのチエ
ツクを行い、各セグメントに対応した第２のアクセスポ
ートにセット可能であるかどうかをチエツクする。
このサイクルで上記第２のアクセスポートにセットされ
たアクセス要求は、単位データ、ブロックデータの如何
にかかわらず、最早バス間のコンフリクションはないの
で、第２のプライオリティサイクルにおいては、バンク
ビジーチェック等、該セグメント内の競合条件のチエツ
クのみを行い、このチエツクの可否によって主記憶装置
（ＭＳＵ）へのアクセス要求の発信を決定する。
たアクセス要求は、単位データ、ブロックデータの如何
にかかわらず、最早バス間のコンフリクションはないの
で、第２のプライオリティサイクルにおいては、バンク
ビジーチェック等、該セグメント内の競合条件のチエツ
クのみを行い、このチエツクの可否によって主記憶装置
（ＭＳＵ）へのアクセス要求の発信を決定する。
又、このサイクルでは、プライオリティの取得管理テー
ブルを設けて、該管理テーブルの各単位データに対する
プライオリティ取得情報に基づいて、各ブロックを構成
している全エレメントの発信完了を検出し、当該ブロッ
クアクセスの終了を認識するようにする。
ブルを設けて、該管理テーブルの各単位データに対する
プライオリティ取得情報に基づいて、各ブロックを構成
している全エレメントの発信完了を検出し、当該ブロッ
クアクセスの終了を認識するようにする。
このように制御することにより、主記憶制御ユニット（
ＭＣＵ）内の各セグメント対応に設けられているアクセ
スポートにおいては、当該エレメント以外の競合条件に
よって待たされることがないので、バンクが異なると毎
サイクルの発信が可能となり主記憶装置（ＭＳＵ）に対
するアクセス効率が高まる効果がある。
ＭＣＵ）内の各セグメント対応に設けられているアクセ
スポートにおいては、当該エレメント以外の競合条件に
よって待たされることがないので、バンクが異なると毎
サイクルの発信が可能となり主記憶装置（ＭＳＵ）に対
するアクセス効率が高まる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例を模式的に示した図であり、
第２図は本発明によるブロックアクセスの動作を説明す
る図であり、第３図は本発明のプライオリティ取得管理
テーブルの動作を説明する図であって、（ａ）は構成例
を示し、（ｂ）はポートＯＰコードの真理値表を示して
おり、第１図における、各装置からのアクセス要求をバ
ス間のコンフリクトチェックと、バス内のバンクビジー
チエ・ツクの２つのプライオリティサイクル■、■でチ
エツクする手段と、第３図に示したブロックアクセスの
終了認識手段が本発明を実施するのに必要な手段である
。尚、全図を通して同じ符号は同じ対象物を示している
。
第２図は本発明によるブロックアクセスの動作を説明す
る図であり、第３図は本発明のプライオリティ取得管理
テーブルの動作を説明する図であって、（ａ）は構成例
を示し、（ｂ）はポートＯＰコードの真理値表を示して
おり、第１図における、各装置からのアクセス要求をバ
ス間のコンフリクトチェックと、バス内のバンクビジー
チエ・ツクの２つのプライオリティサイクル■、■でチ
エツクする手段と、第３図に示したブロックアクセスの
終了認識手段が本発明を実施するのに必要な手段である
。尚、全図を通して同じ符号は同じ対象物を示している
。
以下、第１図〜第３図によって、本発明の主記憶アクセ
ス制御方式を説明する。
ス制御方式を説明する。
通常、主記憶装置（ＭＳＵ）は、複数個のセグメント（
ＳＥＧ）に分割されており、該セグメント（ＳＥＧ）に
対応してバスが張られている。
ＳＥＧ）に分割されており、該セグメント（ＳＥＧ）に
対応してバスが張られている。
従って、本発明においては、複数個の処理装置から第１
のアクセスポート１０で受は付けたアクセス要求につい
て、先ずバス間の競合条件のチエツクをバスコンフリク
トチェック＆他のチエツク部１１で行い、そこで優先権
を取得したアクセス要求を、各バスに対応した第２アク
セスポート１２に設定する。
のアクセスポート１０で受は付けたアクセス要求につい
て、先ずバス間の競合条件のチエツクをバスコンフリク
トチェック＆他のチエツク部１１で行い、そこで優先権
を取得したアクセス要求を、各バスに対応した第２アク
セスポート１２に設定する。
該第２のアクセスポート１２に設定されたアクセス要求
は、前述のように、該アクセスポート１２に対応するバ
スの使用権を取得しているので、ＳＥＧ内バンクビジー
チェック部１３において、該バス内でのプライオリティ
、即ち、バンクビジーチェックでのプライオリティの取
得が得られれば、叩上記憶装置（ＭＳＵ）に対して発信
できることになる。
は、前述のように、該アクセスポート１２に対応するバ
スの使用権を取得しているので、ＳＥＧ内バンクビジー
チェック部１３において、該バス内でのプライオリティ
、即ち、バンクビジーチェックでのプライオリティの取
得が得られれば、叩上記憶装置（ＭＳＵ）に対して発信
できることになる。
この状態を、本図においては、例えば、ｒＭＳＧＯＭＳ
Ｕ Ｏ，ＳＥＧ ＯＪ等で表している。即ち、主記憶装
置（ＭＳＵ Ｏ）のセグメント（ＳＥＧ） Ｏ内の特定
のバンクに対してアクセス要求が発信できることを示し
ている。
Ｕ Ｏ，ＳＥＧ ＯＪ等で表している。即ち、主記憶装
置（ＭＳＵ Ｏ）のセグメント（ＳＥＧ） Ｏ内の特定
のバンクに対してアクセス要求が発信できることを示し
ている。
このように制御すると、各主記憶装置（ＭＳＵ）の各セ
グメント対応で、バンク、例えば、８バイトの単位デー
タ長毎のアクセス要求を独立に発信することができるよ
うになる。
グメント対応で、バンク、例えば、８バイトの単位デー
タ長毎のアクセス要求を独立に発信することができるよ
うになる。
この時の発信動作を第２図によって説明すると、上記第
２のプライオリティサイクル■（サイクル１）において
、ある処理装置からアクセス要求のあったブロックアク
セスのデータが単位データ（エレメントと云う）０〜７
からなっていて、そのエレメント０，２に対してバンク
ビジーが解除（即ち、プライオリティの取得）され、発
信可能となる（これを°０”で示し、バンクビジー中を
。
２のプライオリティサイクル■（サイクル１）において
、ある処理装置からアクセス要求のあったブロックアク
セスのデータが単位データ（エレメントと云う）０〜７
からなっていて、そのエレメント０，２に対してバンク
ビジーが解除（即ち、プライオリティの取得）され、発
信可能となる（これを°０”で示し、バンクビジー中を
。
×゛ で示している）と、当該第２のプライオリティサ
イクル■（サイクル１）においては、バンク間の競合条
件はないので、該バンクビジーの解除されたアクセス要
求は即、主記憶装置（ＭＳＵ）に対して発信される。
イクル■（サイクル１）においては、バンク間の競合条
件はないので、該バンクビジーの解除されたアクセス要
求は即、主記憶装置（ＭＳＵ）に対して発信される。
そして、次の同じ第２のプライオリティサイクル■（サ
イクル２）において、前のサイクルでバンクビジーであ
ったエレメント１．３のバンクビジーが解除されると、
そのサイクルにおいて該単位データは、主記憶装置（Ｍ
ＳＵ）に発信される。
イクル２）において、前のサイクルでバンクビジーであ
ったエレメント１．３のバンクビジーが解除されると、
そのサイクルにおいて該単位データは、主記憶装置（Ｍ
ＳＵ）に発信される。
この結果、次の同じ第２のプライオリティサイクル■に
おいては、続くエレメント４〜７に対するバンクビジー
チェックが行われるように機能し、バンクビジーの解除
された単位データから順次主記憶装置（ＭＳＵ）に発信
される。
おいては、続くエレメント４〜７に対するバンクビジー
チェックが行われるように機能し、バンクビジーの解除
された単位データから順次主記憶装置（ＭＳＵ）に発信
される。
従って、該単位データ長の複数倍のデータ長で発信され
るブロックアクセスにおいては、該ブロックを構成しい
る複数個の単位データが、それぞれ、独立に発信される
ことになり、その順序性が保たれないことになるので、
当該ブロックアクセスの終了、即ち、該データブロック
の発信の終了を何らかの手段で認識する必要がある。
るブロックアクセスにおいては、該ブロックを構成しい
る複数個の単位データが、それぞれ、独立に発信される
ことになり、その順序性が保たれないことになるので、
当該ブロックアクセスの終了、即ち、該データブロック
の発信の終了を何らかの手段で認識する必要がある。
そこで、本発明においては、第３図（ａ）に示したプラ
イオリティ取得管理テーブル１４を設け、上記の第２の
プライオリティサイクル■において、各第２のアクセス
ポート１２からのアクセス要求毎に、プライオリティが
取得されたとき、この管理テーブル１４に“１゛を送出
するようにする。
イオリティ取得管理テーブル１４を設け、上記の第２の
プライオリティサイクル■において、各第２のアクセス
ポート１２からのアクセス要求毎に、プライオリティが
取得されたとき、この管理テーブル１４に“１゛を送出
するようにする。
本例においては、ブロックアクセスを、例えば、３２ハ
イド （これを３２Ｂで示し、以下同じ）ブロック、１
６バイトブロツク、８バイトブロツクを例として説明す
る。
イド （これを３２Ｂで示し、以下同じ）ブロック、１
６バイトブロツク、８バイトブロツクを例として説明す
る。
従って、３２バイトブロツクアクセスの場合には、ボー
トＯＰコードレジスタ（８０，Ｂｌ） １４０が°１１
’にセットされているので、（ｂ）図の真理値表から−
績 明らかなように、論理→回路１４ｂが１゛となり、論理
積回路１．５ａをゲートする。
トＯＰコードレジスタ（８０，Ｂｌ） １４０が°１１
’にセットされているので、（ｂ）図の真理値表から−
績 明らかなように、論理→回路１４ｂが１゛となり、論理
積回路１．５ａをゲートする。
ここで、第１図で示した第２のアクセスポート１２から
のアクセス要求信号のプライオリティが取得され、上記
管理テーブル（ＥＯ〜Ｅ３） １４の全てが°１゛にな
ったときには、該３２バイトブロツクアクセス要求の発
信が終了したと認識され、論理和回路１４ａを介して論
理積回路１５ａを１′に付勢し、論理和回路１６から該
管理テーブル１４をリセットするように機能する。
のアクセス要求信号のプライオリティが取得され、上記
管理テーブル（ＥＯ〜Ｅ３） １４の全てが°１゛にな
ったときには、該３２バイトブロツクアクセス要求の発
信が終了したと認識され、論理和回路１４ａを介して論
理積回路１５ａを１′に付勢し、論理和回路１６から該
管理テーブル１４をリセットするように機能する。
上記の動作を更に具体的に説明すると、論理和回路１４
ａにおいては、上記管理テーブル（ＥＯ〜Ｅ３）１４の
出力信号と、その人力信号の論理和をとるように構成さ
れているので、例えば、該管理テーブル（ＥＯ−Ｅ２）
（エレメント０〜２に対応）１４が１”になっている時
点で、次のサイクルでエレメント３に対応するアクセス
要求信号のプライオリティが取られると、そのサイクル
において、該論理和回路１４ａを介して、上記論理積回
路１５ａ の出力を“１゛として、即、論理和回路１
６から当該管理テーブル（ＥＯ〜Ｅ３） １４をリセッ
トする信号「リセットテーブル」を出力することになり
、サイクル対応でブロックアクセスの終了を認識するこ
とができる。
ａにおいては、上記管理テーブル（ＥＯ〜Ｅ３）１４の
出力信号と、その人力信号の論理和をとるように構成さ
れているので、例えば、該管理テーブル（ＥＯ−Ｅ２）
（エレメント０〜２に対応）１４が１”になっている時
点で、次のサイクルでエレメント３に対応するアクセス
要求信号のプライオリティが取られると、そのサイクル
において、該論理和回路１４ａを介して、上記論理積回
路１５ａ の出力を“１゛として、即、論理和回路１
６から当該管理テーブル（ＥＯ〜Ｅ３） １４をリセッ
トする信号「リセットテーブル」を出力することになり
、サイクル対応でブロックアクセスの終了を認識するこ
とができる。
１６バイト、８バイトブロツクアクセスの場合に、つい
ても、同じように機能し、それぞれのブロックアクセス
の終了を認識することができる。
ても、同じように機能し、それぞれのブロックアクセス
の終了を認識することができる。
上記リセット信号「リセットテーブル」が出力されてい
るときに、上記第２のアクセスポートから次のアクセス
要求のプライオリティ取得信号が入力されてくると、上
記管理テーブル（ＥＯ〜Ｅ３）１４はセット優先型のフ
リップフロップ（ＦＦ）で構成されているので、該アク
セス要求信萼によるセット動作が優先されるように機能
し、論理遅れのないブロックアクセスの管理が行われる
ことになる。
るときに、上記第２のアクセスポートから次のアクセス
要求のプライオリティ取得信号が入力されてくると、上
記管理テーブル（ＥＯ〜Ｅ３）１４はセット優先型のフ
リップフロップ（ＦＦ）で構成されているので、該アク
セス要求信萼によるセット動作が優先されるように機能
し、論理遅れのないブロックアクセスの管理が行われる
ことになる。
このように、本発明は、１つ乃至複数個の主記憶装置（
ＭＳＵ）を有し、該主記憶装置（ＭＳＵ）に論理的に接
続される１つ乃至複数個の処理装置からの単位マシンサ
イクル当たり、１つ乃至複数個のアクセス要求の上記主
記憶装置（ＭＳＵ）に対する発信の可否を制御する主記
憶制御ユニット（ＭＣＵ）を有する計算機システムであ
って、該主記憶制御ユニット （ＭＣＵ）と主記憶装置
（ＭＳＵ）の間に１つ乃至複数個のそれぞれ単位データ
長に対応するアクセス要求バスを有し、上記処理装置か
ら主記憶制御ユニット（ＭＣＵ）に対するアクセス要求
は単位データ長乃至単位データ長の複数倍に対応するデ
ータ長で発信（ブロックアクセス）される計算機システ
ムにおいて、各処理装置からのアクセス要求をその第１
のプライオリティサイクルにおいて、主記憶袋ｆｆ （
ＭＳＵ）のセグメント対応に設けられているバス間のコ
ンフリクトチェック等を行い、次のサイクルで、該選択
されたセグメント内のバンクビジーチェックを行って、
複数個の単位データからなるブロックアクセス要求の場
合においても、各セグメントにおいて、アクセス可能な
単位データから、刻々主記憶装置（ＭＳＵ）に発信する
ことができるようにした所に特徴がある。
ＭＳＵ）を有し、該主記憶装置（ＭＳＵ）に論理的に接
続される１つ乃至複数個の処理装置からの単位マシンサ
イクル当たり、１つ乃至複数個のアクセス要求の上記主
記憶装置（ＭＳＵ）に対する発信の可否を制御する主記
憶制御ユニット（ＭＣＵ）を有する計算機システムであ
って、該主記憶制御ユニット （ＭＣＵ）と主記憶装置
（ＭＳＵ）の間に１つ乃至複数個のそれぞれ単位データ
長に対応するアクセス要求バスを有し、上記処理装置か
ら主記憶制御ユニット（ＭＣＵ）に対するアクセス要求
は単位データ長乃至単位データ長の複数倍に対応するデ
ータ長で発信（ブロックアクセス）される計算機システ
ムにおいて、各処理装置からのアクセス要求をその第１
のプライオリティサイクルにおいて、主記憶袋ｆｆ （
ＭＳＵ）のセグメント対応に設けられているバス間のコ
ンフリクトチェック等を行い、次のサイクルで、該選択
されたセグメント内のバンクビジーチェックを行って、
複数個の単位データからなるブロックアクセス要求の場
合においても、各セグメントにおいて、アクセス可能な
単位データから、刻々主記憶装置（ＭＳＵ）に発信する
ことができるようにした所に特徴がある。
以上、詳細に説明したように、本発明の主記憶アクセス
制御方式は、１つ乃至複数個の処理装置から主記憶制御
ユニット（ＭＣ１ｌ）に対するブロックアクセスを主記
憶制御ユニット（ＭＣＩ）内で、上記単位データ長に相
当する、より小さなアクセス単位に分割し、該単位デー
タ長毎に、上記主記憶制御ユニット（ＭＣ１ｌ）に対し
てアクセス要求を発信し、該ブロックアクセス内の発信
順序を任意に制御するように構成したものであるので、
主記憶制御ユニット（ＭＣＵ）内の各セグメント対応に
設けられているアクセスポートにおいては、当８亥エレ
メント以外の競合条件によって待たされることがなく、
バンクが異なると毎サイクルの発信が可能となり主記憶
装置（ＭＳυ）に対するアクセス効率が高まる効果′が
ある。
制御方式は、１つ乃至複数個の処理装置から主記憶制御
ユニット（ＭＣ１ｌ）に対するブロックアクセスを主記
憶制御ユニット（ＭＣＩ）内で、上記単位データ長に相
当する、より小さなアクセス単位に分割し、該単位デー
タ長毎に、上記主記憶制御ユニット（ＭＣ１ｌ）に対し
てアクセス要求を発信し、該ブロックアクセス内の発信
順序を任意に制御するように構成したものであるので、
主記憶制御ユニット（ＭＣＵ）内の各セグメント対応に
設けられているアクセスポートにおいては、当８亥エレ
メント以外の競合条件によって待たされることがなく、
バンクが異なると毎サイクルの発信が可能となり主記憶
装置（ＭＳυ）に対するアクセス効率が高まる効果′が
ある。
第１図は本発明の一実施例を模式的に示した図。
第２図は本発明によるブロックアクセスの動作を説明す
る図。 第３図は本発明のプライオリティ取得管理テーブルの動
作を説明する図。 第４図は従来の主記憶アクセス制御方式を説明する図。 である。 図面において、 １は主記憶制御ユニット（ＭＣ［Ｉ） 。 １０は第１のアクセスポート。 １１ａはバスコンフリクトチェック部。 １１ｂはバンクビジーチェック部。 １１ｃは他のコンフリクションチエツク部。 ｌｉｄはプライオリティ制御部。 １２は第２のアクセスポート。 １３はＳＥＧ内バ内タンクビジーチエツク部４はプライ
オリティ取得管理テーブル（ＥＯ〜Ｅ３）。 又は単に管理テーブル。 １４０はボーｔ−ｏｐコードレジスタ（ＢｏＩＢＩ）。 １４ａ、は論理和回路。 １４ｂ、〜は論理積回路（３２Ｂ、 １６８．８Ｂ）
。 １５ａ、〜は論理積回路、１６は論理和回路。 をそれぞれ示す。 きり月￥邸 ｎ 第 ２ （￥ｌ
る図。 第３図は本発明のプライオリティ取得管理テーブルの動
作を説明する図。 第４図は従来の主記憶アクセス制御方式を説明する図。 である。 図面において、 １は主記憶制御ユニット（ＭＣ［Ｉ） 。 １０は第１のアクセスポート。 １１ａはバスコンフリクトチェック部。 １１ｂはバンクビジーチェック部。 １１ｃは他のコンフリクションチエツク部。 ｌｉｄはプライオリティ制御部。 １２は第２のアクセスポート。 １３はＳＥＧ内バ内タンクビジーチエツク部４はプライ
オリティ取得管理テーブル（ＥＯ〜Ｅ３）。 又は単に管理テーブル。 １４０はボーｔ−ｏｐコードレジスタ（ＢｏＩＢＩ）。 １４ａ、は論理和回路。 １４ｂ、〜は論理積回路（３２Ｂ、 １６８．８Ｂ）
。 １５ａ、〜は論理積回路、１６は論理和回路。 をそれぞれ示す。 きり月￥邸 ｎ 第 ２ （￥ｌ
Claims (3)
- （１）１つ乃至複数個の主記憶装置（ＭＳＵ）を有し、
該主記憶装置（ＭＳＵ）に論理的に接続される１つ乃至
複数個の処理装置からの単位マシンサイクル当たり、１
つ乃至複数個のアクセス要求の上記主記憶装置（ＭＳＵ
）に対する発信の可否を制御する主記憶制御ユニット（
ＭＣＵ）（１）を有する計算機システムであって、該主
記憶制御ユニット（ＭＣＵ）（１）と主記憶装置（ＭＳ
Ｕ）の間に１つ乃至複数個のそれぞれ単位データ長に対
応するアクセス要求バスを有し、上記処理装置から主記
憶制御ユニット（ＭＣＵ）（１）に対するアクセス要求
は単位データ長乃至単位データ長の複数倍に対応するデ
ータ長で発信（ブロックアクセス）される計算機システ
ムにおいて、上記処理装置から主記憶制御ユニット（Ｍ
ＣＵ）（１）に対するブロックアクセスを主記憶制御ユ
ニット（ＭＣＵ）（１）内で、上記単位データ長に相当
する、より小さなアクセス単位に分割し、該単位データ
長毎に、上記主記憶制御ユニット（ＭＣＵ）（１）に対
してアクセス要求を発信し、該ブロックアクセス内の発
信順序を任意に制御することを特徴とする主記憶アクセ
ス制御方式。 - （２）上記主記憶アクセス制御方式において、該主記憶
制御ユニット（ＭＣＵ）（１）内に、該主記憶装置（Ｍ
ＳＵ）の各セグメント対応に設けられているアクセスポ
ート間のバスコンフリクトチェックを行う第１のプライ
オリティサイクル機構（１１）と、各セグメント内の単
位データに対するバンクビジーチェックを行う第２のプ
ライオリティサイクル機構（１３）とを設け、 上記第１のプライオリティサイクル機構（１１）で、上
記各アクセスポートに対応して設けられているバス間の
コンフリクトチェックを行い、上記第２のプライオリテ
ィサイクル機構（１３）で、上記バス内でのバンクビジ
ーチェックを行って、ビジーでなければ各バンクに対し
て該単位データ毎のアクセス要求の発信を行うことを特
徴とする特許請求の範囲第１項に記載の主記憶アクセス
制御方式。 - （３）上記主記憶制御方式における、上記第２のプライ
オリティサイクル（［３］）において、各アクセスポー
トからの単位データ毎のプライオリティの取得を管理す
るテーブル（１４）を設け、該管理テーブル（１４）の
各単位データに対するプライオリティ情報に基づいて、
各アクセスポートからの複数個の単位データからなるブ
ロックの全ての単位データの発信完了を検出して、上記
ブロックアクセスの終了と判定することを特徴とする特
許請求の範囲第１項、又は第２項に記載の主記憶アクセ
ス制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256794A JPH0199143A (ja) | 1987-10-12 | 1987-10-12 | 主記憶アクセス制御方法 |
| CA000577485A CA1310429C (en) | 1987-09-19 | 1988-09-15 | Access priority control system for main storage for computer |
| AU22318/88A AU592717B2 (en) | 1987-09-19 | 1988-09-16 | Access priority control system for main storage for computer |
| US07/246,087 US5073871A (en) | 1987-09-19 | 1988-09-19 | Main storage access priority control system that checks bus conflict condition and logical storage busy condition at different clock cycles |
| DE3852261T DE3852261T2 (de) | 1987-09-19 | 1988-09-19 | Prioritätszugriffssteuerungssystem zum Hauptspeicher für Rechner. |
| ES88402360T ES2064364T3 (es) | 1987-09-19 | 1988-09-19 | Sistema de control de la prioridad de acceso para memoria principal para un ordenador. |
| EP88402360A EP0309330B1 (en) | 1987-09-19 | 1988-09-19 | Access priority control system for main storage for computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256794A JPH0199143A (ja) | 1987-10-12 | 1987-10-12 | 主記憶アクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199143A true JPH0199143A (ja) | 1989-04-18 |
| JPH0528856B2 JPH0528856B2 (ja) | 1993-04-27 |
Family
ID=17297534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256794A Granted JPH0199143A (ja) | 1987-09-19 | 1987-10-12 | 主記憶アクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199143A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155550A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | バッファ無効化制御方式 |
| JPH0520183A (ja) * | 1991-07-17 | 1993-01-29 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH07319829A (ja) * | 1994-05-25 | 1995-12-08 | Kofu Nippon Denki Kk | データ転送方法 |
| JPH0877141A (ja) * | 1994-08-31 | 1996-03-22 | Kofu Nippon Denki Kk | ベクトルデータ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3036372U (ja) * | 1996-10-01 | 1997-04-15 | 忠正 高田 | 防護シート |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142441A (en) * | 1976-05-21 | 1977-11-28 | Fujitsu Ltd | Memory . access control method |
| JPS57176465A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Main storage control system |
-
1987
- 1987-10-12 JP JP62256794A patent/JPH0199143A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142441A (en) * | 1976-05-21 | 1977-11-28 | Fujitsu Ltd | Memory . access control method |
| JPS57176465A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Main storage control system |
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|---|---|---|---|---|
| JPH04155550A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | バッファ無効化制御方式 |
| JPH0520183A (ja) * | 1991-07-17 | 1993-01-29 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH07319829A (ja) * | 1994-05-25 | 1995-12-08 | Kofu Nippon Denki Kk | データ転送方法 |
| JPH0877141A (ja) * | 1994-08-31 | 1996-03-22 | Kofu Nippon Denki Kk | ベクトルデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528856B2 (ja) | 1993-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |