JPS61286943A - メモリアクセス制御処理方式 - Google Patents
メモリアクセス制御処理方式Info
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- JPS61286943A JPS61286943A JP12892485A JP12892485A JPS61286943A JP S61286943 A JPS61286943 A JP S61286943A JP 12892485 A JP12892485 A JP 12892485A JP 12892485 A JP12892485 A JP 12892485A JP S61286943 A JPS61286943 A JP S61286943A
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- msu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の独立動作可能なアクセス単位が使用中であるか否
かを管理するアクセス可能状態管理部と。
かを管理するアクセス可能状態管理部と。
アクセス要求元から通知されたアクセス要求に対するア
クセス単位が使用中であるか否かを判別するアドレス比
較部と、該アドレス比較部２−４によって判別された結
果に基づいて連続するアクセス単位を複数あるいは一つ
アクセスするように起動制御を行うＭＳＵ起動部と、該
ＭＳＵ起動部によって起動制御されたアドレス単位が現
在使用中であるか否かを前記アクセス可能状態管理部に
格納するビジーセット／リセット部を備えた構成が開示
されている。
クセス単位が使用中であるか否かを判別するアドレス比
較部と、該アドレス比較部２−４によって判別された結
果に基づいて連続するアクセス単位を複数あるいは一つ
アクセスするように起動制御を行うＭＳＵ起動部と、該
ＭＳＵ起動部によって起動制御されたアドレス単位が現
在使用中であるか否かを前記アクセス可能状態管理部に
格納するビジーセット／リセット部を備えた構成が開示
されている。
本発明はメモリアクセス制御処理方式、特に記憶制御装
置が記憶装置をアクセスするよう起動する際に、 （１
）当該記憶制御装置がアクセス要求のあった複数の連続
するアクセス単位（バンク）に対して同時にアクセスす
るよう起動制御したり。
置が記憶装置をアクセスするよう起動する際に、 （１
）当該記憶制御装置がアクセス要求のあった複数の連続
するアクセス単位（バンク）に対して同時にアクセスす
るよう起動制御したり。
（ｉｉ ）あるいはアクセス要求のあった複数のアクセ
ス単位のうちのいずれかがビジー（使用中）である場合
に、まずアクセス可能なアクセス単位に対してアクセス
した後９次いで残余の他のアクセス単位に対してアクセ
スするよう起動制御したりするメモリアクセス制御処理
方式に関するものである。
ス単位のうちのいずれかがビジー（使用中）である場合
に、まずアクセス可能なアクセス単位に対してアクセス
した後９次いで残余の他のアクセス単位に対してアクセ
スするよう起動制御したりするメモリアクセス制御処理
方式に関するものである。
従来、ＭＣＵ （記憶制御装置）とＭＳＵ（記憶装置）
との関、ＭＣＵとＣＰＵ （中央処理袋？！りとの間、
あるいはＭＣＵとＣＨＰ （チャネル処理装置）との間
では１例えば８バイト単位でデータ転送が行われると共
に、ＭＣＵは常時８バイト単 １位
でＭＳＵをアクセスするよう起動制御を行っていた。し
かし、ＣＰＵから当該ＭＣＵに対しては。
との関、ＭＣＵとＣＰＵ （中央処理袋？！りとの間、
あるいはＭＣＵとＣＨＰ （チャネル処理装置）との間
では１例えば８バイト単位でデータ転送が行われると共
に、ＭＣＵは常時８バイト単 １位
でＭＳＵをアクセスするよう起動制御を行っていた。し
かし、ＣＰＵから当該ＭＣＵに対しては。
８バイト １６バイトあるいは６４バイトＣＨＰからは
当該ＭＣＵに対して８バイトあるいは１６バイトの如く
一度にＭＳＵをアクセスし得る８バイトよりも大きいバ
イト数を含むアクセス要求が発行される場合があワた。
当該ＭＣＵに対して８バイトあるいは１６バイトの如く
一度にＭＳＵをアクセスし得る８バイトよりも大きいバ
イト数を含むアクセス要求が発行される場合があワた。
このため一度のアクセスが８バイトを超えるようなアク
セス要求に対しては、当該ＭＣＵは８バイト単位に分割
してＭＳＵに対してアクセスするように起動制御してい
た。
セス要求に対しては、当該ＭＣＵは８バイト単位に分割
してＭＳＵに対してアクセスするように起動制御してい
た。
以上説明した如＜、ＭＣＵがＭＳＵを一度にア、クセス
し得るアクセス単位例えば８バイトを超えるようなアク
セス要求に対して、アクセス単位毎に分割してアクセス
するよう順次起動制御しなければならず、起動制御が迅
速に行えないという問題点があった。
し得るアクセス単位例えば８バイトを超えるようなアク
セス要求に対して、アクセス単位毎に分割してアクセス
するよう順次起動制御しなければならず、起動制御が迅
速に行えないという問題点があった。
本発明は、前記問題点を解決するために、記憶制御装置
が記憶装置に対してアクセスするよう起動する際に、
（ｉ）当該記憶制御装置がアクセス要求のあった複数の
連続するアクセス単位（バンク）に対して同時にアクセ
スするよう起動制御したり、（ｉｉ）あるいはアクセス
要求のあった複数のアクセス単位のうちのいずれかがビ
ジー（使用中）である場合に、まずアクセス可能なアク
セス単位に対してアクセスするよう制御した後１次いで
残余の他のアクセス単位に対してアクセスするよう起動
制御したりする構成を採用することにより、少ないアク
セス起動回数で起動制御を行うようにしている。
が記憶装置に対してアクセスするよう起動する際に、
（ｉ）当該記憶制御装置がアクセス要求のあった複数の
連続するアクセス単位（バンク）に対して同時にアクセ
スするよう起動制御したり、（ｉｉ）あるいはアクセス
要求のあった複数のアクセス単位のうちのいずれかがビ
ジー（使用中）である場合に、まずアクセス可能なアク
セス単位に対してアクセスするよう制御した後１次いで
残余の他のアクセス単位に対してアクセスするよう起動
制御したりする構成を採用することにより、少ないアク
セス起動回数で起動制御を行うようにしている。
第１図は本発明の原理ブロック図を示す。
図中、１は記憶装置（ＭＳＵ）、２は記憶制御装置（Ｍ
ＣＵ）、２−１はアクセス可能状態管理部、２−２はタ
イミング制御部、２−３はＢＵＳＹ七フト／リセット部
、２−４．２−５はアドレス比較部、２−６はＭＳＵ起
動部、３はＣＰＵ （中央処理装置）、４はＣＨＰ （
チャネル処理装置）を表す。
ＣＵ）、２−１はアクセス可能状態管理部、２−２はタ
イミング制御部、２−３はＢＵＳＹ七フト／リセット部
、２−４．２−５はアドレス比較部、２−６はＭＳＵ起
動部、３はＣＰＵ （中央処理装置）、４はＣＨＰ （
チャネル処理装置）を表す。
第１図において１図中記憶装置（ＭＳＵ）１は主記憶装
置等であって、一度にアクセス可能な大きさを表すアク
セス単位（バンク）として例えば８バイトを単位として
構成されたものである。そして、当該ＭＳＵＩは図示の
如く２つのアクセス単位を対として同時にアクセスし得
ると共に、奇数番号のものあるいは偶数番号のもののう
ちいずれか一方のもの（バンク）をアクセスし得るよう
に構成されている。従って、記憶制御装置（ＭＣＵ）２
から当該ＭＳＵＩに対して８バイトからなるアクセスの
起動が通知された場合には、当該対のうちの奇数番号の
アクセス単位のもの、あるいは偶数番号のアクセス単位
のもののうちのいずれか一つがアクセスされ、当該アク
セスされた８バイトを単位としてデータ転送が当該ＭＳ
ＵＩからＭＣＵ２等に対して行われる。一方、上記ＭＣ
Ｕ２から当該ＭＳＵＩに対して１６バイトからなるアク
セスの起動が通知された場合には、当該対からなるアク
セス単位のものがアクセスされ、８バイトを単位として
データ転送が当該ＭＳＵＩからＭＣＵ２等に対して順次
行われる。これは、ＭＣＵ２からＭＳＵＩに対して通知
された一つのアクセス起動制御によって一度にアクセス
された１６バイトのデータが、２回に分けてデータ転送
されることを意味する。このため、２マシンサイクル分
のアクセス起動制御が１マシンサイクルで行われかつ１
マシンサイクルでアクセスされるため。
置等であって、一度にアクセス可能な大きさを表すアク
セス単位（バンク）として例えば８バイトを単位として
構成されたものである。そして、当該ＭＳＵＩは図示の
如く２つのアクセス単位を対として同時にアクセスし得
ると共に、奇数番号のものあるいは偶数番号のもののう
ちいずれか一方のもの（バンク）をアクセスし得るよう
に構成されている。従って、記憶制御装置（ＭＣＵ）２
から当該ＭＳＵＩに対して８バイトからなるアクセスの
起動が通知された場合には、当該対のうちの奇数番号の
アクセス単位のもの、あるいは偶数番号のアクセス単位
のもののうちのいずれか一つがアクセスされ、当該アク
セスされた８バイトを単位としてデータ転送が当該ＭＳ
ＵＩからＭＣＵ２等に対して行われる。一方、上記ＭＣ
Ｕ２から当該ＭＳＵＩに対して１６バイトからなるアク
セスの起動が通知された場合には、当該対からなるアク
セス単位のものがアクセスされ、８バイトを単位として
データ転送が当該ＭＳＵＩからＭＣＵ２等に対して順次
行われる。これは、ＭＣＵ２からＭＳＵＩに対して通知
された一つのアクセス起動制御によって一度にアクセス
された１６バイトのデータが、２回に分けてデータ転送
されることを意味する。このため、２マシンサイクル分
のアクセス起動制御が１マシンサイクルで行われかつ１
マシンサイクルでアクセスされるため。
アドレスバスを占有する時間が少なくなり、更に他のＭ
ＳＵＩをアクセスするよう起動制御することが可能とな
る。
ＳＵＩをアクセスするよう起動制御することが可能とな
る。
第１図図中ＭＣＵ２は、アクセス要求元であるＣＰＵ
（中央処理袋ｆ）３およびＣＨＰ （チャネル処理装置
）４からアクセス要求を通知される。
（中央処理袋ｆ）３およびＣＨＰ （チャネル処理装置
）４からアクセス要求を通知される。
該アクセス要求元からのアクセス要求に対してＭＣＵＺ
中のアドレス比較部２−４．２−５は、当該アクセス要
求に対応するＭＳＵＩ中のアクセス単位（バンク）をア
クセスするためのアクセス可能状態管理部２−１中のア
ドレスに格納されているビジー情報を読み出し、当該読
み出したビジー情報がビジーの場合（他のアクセス要求
元によって使用中の場合）にはＭＳＵＩに対してアクセ
スするよう起動制御を行りなｉｌ。一方、ビジーでない
場合（他のアクセス要求元によって使用されていない場
合）にはアドレス比較部２−４．２−５からの通知に基
づいて、ＭＳＵ起動部２はＭＳ［Ｊｌに対してアクセス
単位毎にアクセスするように起動制御を行うか、あるい
は対のアクセス単位毎にアクセスするように起動制御を
行う、尚。
中のアドレス比較部２−４．２−５は、当該アクセス要
求に対応するＭＳＵＩ中のアクセス単位（バンク）をア
クセスするためのアクセス可能状態管理部２−１中のア
ドレスに格納されているビジー情報を読み出し、当該読
み出したビジー情報がビジーの場合（他のアクセス要求
元によって使用中の場合）にはＭＳＵＩに対してアクセ
スするよう起動制御を行りなｉｌ。一方、ビジーでない
場合（他のアクセス要求元によって使用されていない場
合）にはアドレス比較部２−４．２−５からの通知に基
づいて、ＭＳＵ起動部２はＭＳ［Ｊｌに対してアクセス
単位毎にアクセスするように起動制御を行うか、あるい
は対のアクセス単位毎にアクセスするように起動制御を
行う、尚。
アクセス可能状態管理部２−１中に格納されているビジ
ー情報は、ＭＳＵ起動部２がＭＳＵＩに対してアクセス
するよう起動制御したアドレスに対応して、当該アクセ
ス可能状態管理部２−１中に設けられたアドレスの位置
に例えば“１”をセントすることによって行われる。該
セットはＭＳＵ起動部２からの通知を受けたＢＵＳＹセ
ット／リセット部２−３によって行われる。また。
ー情報は、ＭＳＵ起動部２がＭＳＵＩに対してアクセス
するよう起動制御したアドレスに対応して、当該アクセ
ス可能状態管理部２−１中に設けられたアドレスの位置
に例えば“１”をセントすることによって行われる。該
セットはＭＳＵ起動部２からの通知を受けたＢＵＳＹセ
ット／リセット部２−３によって行われる。また。
リセットは、ＭＳＵ起動部２がＢＵＳＹセット／リセッ
ト部２−３にセットするように通知をした際にタイミン
グ制御部２−２に対しても同時に通知した信号を契機と
してタイミングが計時され、所定マシンサイクル経過し
て当該アドレスに対応するアクセスが終了した時点でリ
セット信号をＢＵＳＹセット／リセット部２−３に通知
し。
ト部２−３にセットするように通知をした際にタイミン
グ制御部２−２に対しても同時に通知した信号を契機と
してタイミングが計時され、所定マシンサイクル経過し
て当該アドレスに対応するアクセスが終了した時点でリ
セット信号をＢＵＳＹセット／リセット部２−３に通知
し。
アクセス可能状態管理部２−１中の対応する位置を例え
ば“Ｏ”にリセットすることによって行われる。
ば“Ｏ”にリセットすることによって行われる。
第２図を用いてＭＣＵ２がＭＳｔＪｌに対して。
対のアクセス単位あるいはアクセス単位にアクセスする
よう起動制御する場合の構成および動作について詳細に
説明する０図中、５はバッファレジスタ、６−１は命令
デコーダ、６−２はアドレス比較部、７はとジー比較部
、８−１ないし８−ｎ。
よう起動制御する場合の構成および動作について詳細に
説明する０図中、５はバッファレジスタ、６−１は命令
デコーダ、６−２はアドレス比較部、７はとジー比較部
、８−１ないし８−ｎ。
９−１ないし９− ｎはビジーラッチ、１０はビジーセ
ット部、１１はデコーダ、１２は優先選択回路を表す。
ット部、１１はデコーダ、１２は優先選択回路を表す。
第２図図中バンファレジスタ５はアクセス装置よりのア
クセス要求情報を受信するためのものである。該受信さ
れたアクセス要求情報の・うち、命令情報（図中ＯＰ）
は命令デコーダ６−１によって例えば８バイトアクセス
信号および１６バイトアクセス信号等の如くデコードさ
れる。また、アドレス情報（図中ＡＤ）はアドレス比較
部６−２によっていずれのアドレスをアクセスするよう
起動制御すべきかがデコードされ、ビジー比較部（ＢＵ
ＳＹ ＣＨＥＣＫ部）７によって当該デコードされたア
ドレスがビジー（使用中）であるか否かが奇数バンクと
偶数バンクに対して夫々判別される。この際、当該ビジ
ー比較部７に通知されるビジー情報は、ビジーラッチ（
ＢＵＳＹラッチ）８−１ないし８−ｎおよびビジーラッ
チ９−１ないし９− ｎに格納されている内容であって
、当該ビジー情報のセントはビジーセント部１０によっ
て夫々のアドレスに対して行われ、リセットはタイミン
グ制御部２−２から通知されたビジーリセット信号をデ
コーダ１１を用いてデコードした夫々のアドレスに対し
て行われる。尚、アドレス比較部６−２では最下位ビッ
ト（ＬＳＢ）についてはデコードを行わず、別途奇数バ
ンクあるいは偶数バンクのいずれかをアクセスするよう
に起動制御する際に使用している。
クセス要求情報を受信するためのものである。該受信さ
れたアクセス要求情報の・うち、命令情報（図中ＯＰ）
は命令デコーダ６−１によって例えば８バイトアクセス
信号および１６バイトアクセス信号等の如くデコードさ
れる。また、アドレス情報（図中ＡＤ）はアドレス比較
部６−２によっていずれのアドレスをアクセスするよう
起動制御すべきかがデコードされ、ビジー比較部（ＢＵ
ＳＹ ＣＨＥＣＫ部）７によって当該デコードされたア
ドレスがビジー（使用中）であるか否かが奇数バンクと
偶数バンクに対して夫々判別される。この際、当該ビジ
ー比較部７に通知されるビジー情報は、ビジーラッチ（
ＢＵＳＹラッチ）８−１ないし８−ｎおよびビジーラッ
チ９−１ないし９− ｎに格納されている内容であって
、当該ビジー情報のセントはビジーセント部１０によっ
て夫々のアドレスに対して行われ、リセットはタイミン
グ制御部２−２から通知されたビジーリセット信号をデ
コーダ１１を用いてデコードした夫々のアドレスに対し
て行われる。尚、アドレス比較部６−２では最下位ビッ
ト（ＬＳＢ）についてはデコードを行わず、別途奇数バ
ンクあるいは偶数バンクのいずれかをアクセスするよう
に起動制御する際に使用している。
以上の如くしてアドレス比較部６−２によって比較され
たアクセス要求のあったアドレスについてのビジー結果
と、前述した８バイトアクセス信号あるいは１６バイト
アクセス信号と、リクエスト有効信号（図中ＲＱ Ｖ
ＡＬＩＤ 信号）とに基づいて優先選択回路１２が図
示の如く論理演算を行ってＭＳＵ起動信号をＭＳＵＩに
対して通知すると共に、ＭＳＵＩに対する１６バイト指
示信号と、１６バイト終了信号等とを別途夫々通知する
。
たアクセス要求のあったアドレスについてのビジー結果
と、前述した８バイトアクセス信号あるいは１６バイト
アクセス信号と、リクエスト有効信号（図中ＲＱ Ｖ
ＡＬＩＤ 信号）とに基づいて優先選択回路１２が図
示の如く論理演算を行ってＭＳＵ起動信号をＭＳＵＩに
対して通知すると共に、ＭＳＵＩに対する１６バイト指
示信号と、１６バイト終了信号等とを別途夫々通知する
。
詳述すると、第１にアクセス装置（ＣＰ Ｕ ３等）か
ら１６バイトアクセス要求があった場合、当該要求のあ
ったアドレス（ＬＳＢを除くアドレス）の奇数バンクビ
ジー信号と偶数バンクビジー信号とが共にビジーでない
ときには、ＭＳＵＩに対 ｊしてＭ
ＳＵ起動信号と、ＭＳＵに対する１６バイト指示信号と
を通知する（１６バイトアクセス信号）。そして、所定
の１６バイト指示信号の通知が終了した後、１６バイト
終了信号を図示していないアクセス制御部に通知してお
く、一方、奇数バンクビジー信号および偶数バンクビジ
ー信号のうちのいずれか一つがビジーであるときには、
ビジーでないほうのもの（バンク）に対してのみＭＳＵ
起動信号を通知する（８バイトアクセス信号）。そして
、残余の奇数バンクビジー信号あるいは偶数バンクビジ
ー信号のいずれかがビジーでなくなったときに、当該残
余のもの（バンク）に対してＭＳＵ起動信号を通知する
（８バイトアクセス信号）。これにより、１６バイトア
クセス信号に対して少しでも全体の処理を速やかに終了
するように起動制御するようにしている。更に、奇数バ
ンクビジー信号と偶数バンクビジー信号とがいずれもビ
ジーであるときには１両バンクともにビジーであるため
ＭＳＵ起動信号を通知しない。
ら１６バイトアクセス要求があった場合、当該要求のあ
ったアドレス（ＬＳＢを除くアドレス）の奇数バンクビ
ジー信号と偶数バンクビジー信号とが共にビジーでない
ときには、ＭＳＵＩに対 ｊしてＭ
ＳＵ起動信号と、ＭＳＵに対する１６バイト指示信号と
を通知する（１６バイトアクセス信号）。そして、所定
の１６バイト指示信号の通知が終了した後、１６バイト
終了信号を図示していないアクセス制御部に通知してお
く、一方、奇数バンクビジー信号および偶数バンクビジ
ー信号のうちのいずれか一つがビジーであるときには、
ビジーでないほうのもの（バンク）に対してのみＭＳＵ
起動信号を通知する（８バイトアクセス信号）。そして
、残余の奇数バンクビジー信号あるいは偶数バンクビジ
ー信号のいずれかがビジーでなくなったときに、当該残
余のもの（バンク）に対してＭＳＵ起動信号を通知する
（８バイトアクセス信号）。これにより、１６バイトア
クセス信号に対して少しでも全体の処理を速やかに終了
するように起動制御するようにしている。更に、奇数バ
ンクビジー信号と偶数バンクビジー信号とがいずれもビ
ジーであるときには１両バンクともにビジーであるため
ＭＳＵ起動信号を通知しない。
第２にアクセス装置から８バイトアクセス要求があった
場合、当該要求のあったアドレス（ＬＳＢを除くアドレ
ス）に対応する奇数バンクビジー信号あるいは偶数バン
クビジー信号がとジーでないときには、ＭＳＵＩに対し
てＭＳＵ起動信号を通知する（８バイトアクセス信号）
。
場合、当該要求のあったアドレス（ＬＳＢを除くアドレ
ス）に対応する奇数バンクビジー信号あるいは偶数バン
クビジー信号がとジーでないときには、ＭＳＵＩに対し
てＭＳＵ起動信号を通知する（８バイトアクセス信号）
。
以上の如くしてアクセス装置から通知されたアクセス要
求をデコードし、当該デコードした内容が１６バイトア
クセス信号あるいは８バイトアクセス信号であるか否か
、更に１６バイトアクセス信号に対応する奇数バンクビ
ジー信号あるいは偶数バンクビジー信号がビジーである
か否かに基づいて少しでもＭＣＵ２全体の処理を速やか
に終了するようにＭＳＵＩに対してアクセスするように
起動制御を行っている。
求をデコードし、当該デコードした内容が１６バイトア
クセス信号あるいは８バイトアクセス信号であるか否か
、更に１６バイトアクセス信号に対応する奇数バンクビ
ジー信号あるいは偶数バンクビジー信号がビジーである
か否かに基づいて少しでもＭＣＵ２全体の処理を速やか
に終了するようにＭＳＵＩに対してアクセスするように
起動制御を行っている。
以上説明した如く１本発明によれば、ＭＣＵ （記憶制
御装置）が記憶装置（ＭＳＵ）に対してアクセスするよ
う起動する際に、当該Ｍ ＣＵがアクセス要求のあった
複数のアクセス単位（バンク）に対して同時にアクセス
するよう起動制御したり。
御装置）が記憶装置（ＭＳＵ）に対してアクセスするよ
う起動する際に、当該Ｍ ＣＵがアクセス要求のあった
複数のアクセス単位（バンク）に対して同時にアクセス
するよう起動制御したり。
あるいはアクセス要求のあった複数のアクセス単位のう
ちのいずれかがビジー（使用中）である場合に、まずア
クセス可能なアクセス単位に対してアクセスするよう起
動制御した後２次いで残余の他のアクセス単位に対して
アクセスするよう起動制御する構成を採用しているため
、少ないアクセス起動回数で迅速に起動制御を行うこと
ができる。
ちのいずれかがビジー（使用中）である場合に、まずア
クセス可能なアクセス単位に対してアクセスするよう起
動制御した後２次いで残余の他のアクセス単位に対して
アクセスするよう起動制御する構成を採用しているため
、少ないアクセス起動回数で迅速に起動制御を行うこと
ができる。
このため、ＭＣＵ２がＭＳＵＩに対してアクセスするよ
うに起動制御するに要するアドレスバスの占有マシンサ
イクル数を少なくすることが可能となると共に、アクセ
ス可能なアクセス単位を可及的に迅速にアクセスするよ
うに起動制御して高速化を図ることが可能となる。
うに起動制御するに要するアドレスバスの占有マシンサ
イクル数を少なくすることが可能となると共に、アクセ
ス可能なアクセス単位を可及的に迅速にアクセスするよ
うに起動制御して高速化を図ることが可能となる。
第１図は本発明の原理ブロック図、第２図は本発明の１
実施例要部構成図を示す。 図中、１は記憶装置（ＭＳＵ）、２は記憶制御装置（Ｍ
ＣＵ）、２−１はアクセス可能拭態管理部、２−２はタ
イミング制御部、２−３はＢＵＳＹセント／リセット部
、 ２−４． ２−５． ６−２はアドレス比較部、
２−６はＭＳＵ起動部、３はＣＰＵ （中央処理装置）
、４はＣＨＰ （チャネル処理装置）５はバッファレジ
スタ、６−１は命令デコーダ、７はビジー比較部、８−
１ないし８−ｎ、９−１ないし９−ｎはビジーランチ、
１０はビジーセット部、１１はデコーダ、１２は優先選
択回路を表す。
実施例要部構成図を示す。 図中、１は記憶装置（ＭＳＵ）、２は記憶制御装置（Ｍ
ＣＵ）、２−１はアクセス可能拭態管理部、２−２はタ
イミング制御部、２−３はＢＵＳＹセント／リセット部
、 ２−４． ２−５． ６−２はアドレス比較部、
２−６はＭＳＵ起動部、３はＣＰＵ （中央処理装置）
、４はＣＨＰ （チャネル処理装置）５はバッファレジ
スタ、６−１は命令デコーダ、７はビジー比較部、８−
１ないし８−ｎ、９−１ないし９−ｎはビジーランチ、
１０はビジーセット部、１１はデコーダ、１２は優先選
択回路を表す。
Claims (1)
- 【特許請求の範囲】 複数の独立動作可能なアクセス単位をアクセスするよう
に起動制御するメモリアクセス制御処理方式において、 前記複数の独立動作可能なアクセス単位が夫々使用中で
あるか否かを管理するアクセス可能状態管理部２−１と
、 アクセス要求元から通知されたアクセス要求に対してア
クセスしようとする前記アクセス単位が使用中であるか
否かを前記該アクセス可能状態管理部２−１を参照して
判別するアドレス比較部２−４と、 該アドレス比較部２−４によって判別された結果に基づ
いて前記アクセス単位をアクセスするように起動制御を
行うＭＳＵ起動部２−６と、該ＭＳＵ起動部２−６によ
って起動制御されたアクセス単位に対して使用中である
旨および当該起動制御されたアクセス単位に対して既に
アクセスを終了した旨を前記アクセス可能状態管理部２
−１中に格納するビジーセット／リセット部２−３とを
備え、 アクセス要求元から連続する複数のアクセス単位に対し
てアクセス要求があった場合に、前記アドレス比較部２
−４によって当該連続する複数のアクセス単位が共に使
用中でないと判別されたときに前記ＭＳＵ起動部２−６
を用いて当該連続する複数のアクセス単位を一度にアク
セスするように起動制御を行い、前記アドレス比較部２
−４によって当該連続する複数のアクセス単位のうちい
ずれかが使用中でないと判別されたときに前記ＭＳＵ起
動部２−６を用いて当該使用中でないと判別されたアク
セス単位をアクセスするように起動制御を行うと共に使
用中であると判別されたアクセス単位に対しては使用中
でないと判別された後に前記ＭＳＵ起動部２−６を用い
て起動制御を行うように処理を行うことを特徴とするメ
モリアクセス制御処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12892485A JPS61286943A (ja) | 1985-06-13 | 1985-06-13 | メモリアクセス制御処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12892485A JPS61286943A (ja) | 1985-06-13 | 1985-06-13 | メモリアクセス制御処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61286943A true JPS61286943A (ja) | 1986-12-17 |
| JPH0350299B2 JPH0350299B2 (ja) | 1991-08-01 |
Family
ID=14996746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12892485A Granted JPS61286943A (ja) | 1985-06-13 | 1985-06-13 | メモリアクセス制御処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61286943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520183A (ja) * | 1991-07-17 | 1993-01-29 | Fujitsu Ltd | メモリアクセス制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142441A (en) * | 1976-05-21 | 1977-11-28 | Fujitsu Ltd | Memory . access control method |
| JPS58166585A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | バッファ記憶制御方式 |
-
1985
- 1985-06-13 JP JP12892485A patent/JPS61286943A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142441A (en) * | 1976-05-21 | 1977-11-28 | Fujitsu Ltd | Memory . access control method |
| JPS58166585A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | バッファ記憶制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520183A (ja) * | 1991-07-17 | 1993-01-29 | Fujitsu Ltd | メモリアクセス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350299B2 (ja) | 1991-08-01 |
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