JPS58166585A

JPS58166585A - バッファ記憶制御方式

Info

Publication number: JPS58166585A
Application number: JP57049124A
Authority: JP
Inventors: Kanji Kubo; 久保　完次; Chikahiko Izumi; 泉　千賀彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-03-29
Filing date: 1982-03-29
Publication date: 1983-10-01
Also published as: JPS6049947B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の対象本発明はバッファ記！を備えたデータ処理システムに係
り、特にバッファ記憶に対して読出しと書込みが同時に
発生するパイプライン方式のデータ処理システムに好適
なバッファ記憶９制御方式に関する。

従来技術従来のバッファ記憶（Ｂｕｆｆｅｒ　Ｓｔｏｒａｇｅ以
下ＢＳという）へのデータの書込み方法は演算装置にお
いてストアデータを求める演算を完了した後、ストアデ
ータをＢＳ制御ユニｙトに転送してただちにＢ８に書込
む方法がとられている。

ＢＳは主記憶装置のコピーという性格をもつので、主記
憶装置からブロックを読出してＢＳに登録する、いわゆ
るブロック転送による書込み動作が必要であり、更にＢ
Ｓの本来の目的である、命令やオペランドの読出し動作
が必要である。同一マシンサイクルに上記ブロックの書
込・み、命令やオペランドの読出しと上記ストアによる
Ｂ８への書込みが重なると、優先順位がつけられて、通
常（１）ブロック転送、（２）ストア、（３）オペラン
ド続出し、（４）命令読出しの順でＢＳがアクセスされ
る。このようなり８アクセス要求がぶつかると優先順位
の低い処理が遅らされて命令処理性能が低下する。この
ＢＳアクセス要求のぶつかりを減少する為に、１マシン
サイクルの前半をＢＳへの書込みに、後半をＢＳからの
読出しに割当ててストアとオペランド命令の読出しのぶ
つかりが発生しないよう改善した方式が提案されている
か、ＢＳアクセス時間が半マシンサイクルとなり、高速
のＢＳ構成素子が必要になるのが欠点である。

発明の目的本発明の目的はＢＳアクセスのぶつかり、特にストアと
オペランドや命令の読出しのぶつかりを減少させるバッ
ファ記憶制御方式を提供することにある− 本発明は、演算装置からバッファ記憶の各バンクに書込
むストア・データおよびアドレスを含む制御情報を保持
する保持手段を各バンク対応に設け、演算装置からのス
トア要求内容に応じて、単一のバンクに対して書込みを
行なうか、複数バンクに対するストア・データが保持手
段に揃った時点で複数バンク−盾に書込みを行なうかを
制御することを特徴とし、これによってストアによるＢ
８のアクセス頻度を減少する。

発明の実施例以下、本発明の一実施例を第１図〜第７図を用いて詳細
に説明する。

第１図は演算装置ｌとＢＳを含むバッファ記憶制御装置
２及びメモリ装置３の間の信号のやりとりを表わしたも
のであり、本発明に直接関係する信号の冬を記述しであ
る。ライン４〜１１は演算装置１とバッファ記憶制御装
置２の間でやりとりされる信号線とデータ線で、ライン
４′はバッファ・ストアリクエスト線、ライン５はオフ
の時バッファ記憶にｓＢ（ベイト）をストアし、オンの
時１６Ｂをストアすることを表わすバッファストア・リ
クエストのオーダー線、ライン６はオペランド・アドレ
ス線、ライン７はストア・マーク線、ライン８はストア
・データ線、ライン９はオペラッド読み出しリクエスト
線、ライン３１５はオフの時、オペランド・アドレスが
オペランドの先頭バイト位置を指定することを表わし、
オンの時、オペランド・アドレスがオペランドの後端の
バイト位置を指定することを表わすシフト方向オーダ線
、ライン１０はオペランドを演算装置１に送出すること
を伝えるバッファアドバンス線、ライン１１はオペラン
ド・データ線である。ライン１２〜１８はバッファ記憶
制御装置“２とメモリ装置３の間でやりとりされる信号
線とデータ線で、ライン１２はメモリ・ストアリクエス
ト線、ライン１３はメモリ・アドレス線、ライン１４は
ストア・マーク線、う４ン１５はストア・データ巌、ラ
イン１６はブロック続出しリクエスト線、ライン１７は
ブロック内の８Ｂのデータをバッファ記憶制御装置２に
送出することを伝えるメモリ・アトパンＸａ、ライン１
８はブロック内の８Ｂメモリデータ線である。

第２図はＢＳに登録するデータめ単位であるブロックを
バンク分けした場合のデータの並べ方を説明したもので
あり、１ブロツクを６４Ｂとし、各々あ・・ンクに一度
に書き込めるデータ巾を８Ｂとした時、１ブロツクは８
つの８Ｂのグループ■〜■に分割される。ここで■〜（
８）のデータはアドレス昇順に順次■、■、・・・■の
ようにアクセスされるものとｒる。ＢＳが２つのバンク
から成る場合、第０バンク側のＢＳにはデータ０）、■
、■、■がバッファされ、第１バンク側のＢＳにはデー
タ■、■、■、■がバッファされる。

ｉ＠３図は、第２図で例示したバンク構成をもつバッフ
ァ記憶制御装置２の内部をブロック図で表わしたもので
ある。ｗＪ３〆１においてライン４〜１８は、１１図の
ライン４〜１８と同一のものである。論理アト７ス・レ
ジスタ（ｉ、ＡＲ）１９の入力はτペラノド番アドレス
線６であり、出力線２２はアドレス変換バノノア（’ｒ
　Ｌ　Ｂ　）　２０ト／（ツファ・アドレス・アレイ（
ｉ３ＡＡ）２１の参照アドレスとｆぶる。’Ｉ’　Ｌ　
Ｂ　２１）はライフ２２上の論理アドレスを実アドレス
に°に挨し、実アドレスを→イン２３により実アドレス
・レジスタ（Ｒ，ＡＲ）２５と比較器２６に送出する。

ＢＡＡ２１はＢＳ内にバッファされているデータのメモ
リ上の位置を表わす実アドレスをバッファしており、Ｂ
ＡＡ（７）参照番こより、実アドレスをライン２４上に
出力する。比較器２６はライン２３と２４上の実アドレ
スを比較し、一致した時は出力＠２７をオン、不一致の
時は出力＠２７をオフとする。出力＠２７は８８書込み
制御装［２８の入力に接続８れてブロック転送及びスト
アの制御に使われる。ＲＡＲ２５の出力は実アドレスで
あり、ライン２９によってＢＳ書込み制御装置２８、メ
モリ・アドレス・レジスタ（ＭＡＲ）３０、フロック転
送アドレス中レジスタ（ＢＴＡＲ）３１、ｐ＋　８　Ｏ
バンク用のＢ８γトレス・インクリメンタ３２、及びＢ
Ｓ１バンク用の）３８ア）−レス・インクリメンタ３３
の各入力に接続される。

演算装＆　ｌ　ｙ’ｙｓらオペランド読み出し要求があ
る場合、オペランド読出しリクエスト線９がオントなり
、オペランド・アドレス線６にオペランド・アドレスが
確定する。Ｔｌ、Ｂ２０．ＢＡＡ２１の参照と比較器２
６による比較動作により要求オペランドが８８内φこバ
ンフ７されている場合、ライン２７がオンとなり、ライ
ン２９上の実アドレスが８８アドレス・インクリメンタ
３２７ｉび３３を経由して８８アドレスレジスタ（ＢＡ
Ｒ）３４と３５にそれぞれセットされる。ＨＳアト１／
ス・インクリメンタ３２と３３はアドレスがＢ８０パン
ク３８である偶数８Ｂ境界内をさしＣいろ時、３２を十
へ３３を＋８とし、アドレスがＢＳｌバンク３９である
奇数８Ｂ境界内をざしている時、３２を＋８．３３を十
〇として、ＢＳの両バンクから連続した１６Ｂのオペラ
ンドを読み出すために設けられている。アドレスがオペ
ランドの後端を指定する場ｆｔ（例ｉば→逆波Ｗ命令）
は＋８の代オ）りに−８が使われる。ｌＢＳ了；ｌ−ス
・イン・クリメンタ３２と３３の十〇。

＋８の指示は８８書込み制御装置２８で作成される制御
に６２と１１３によって行なわれる。ＢＡＲ３４の出力
線３６はＢＳＯバンク３８のカラムアドレスであり誓読
み出された８Ｂのオペランドはうイン４０によってフェ
ッチ・データφレジスタ（Ｆ″Ｄ　Ｒ）４２の入力に接
続される。ｔ３　Ａ　ＦＬ３５の出力＄３７は１Ｊｓ１
バ：／り３９のカラムアドレスであり、読み出された８
Ｂのオペランドはライン４１によってＦＤＲ４３の入力
に接続される。ＦＤＲ４２と４３の出力線４４と４５は
アライナ４６の入力に接続される。

アライナ４６は入力１６Ｂのうち所望の８Ｂをとり出す
為の１６Ｂ入力８Ｂ出力のシフタである。アライナ４６
の出力８Ｂはオペランド・データ線１１により演算装置
に送出される。この時、オペランドの送出を演算装置に
伝えるためバッファ・アドバンス信号１０がオンとなる
。

一方、ＴＬＢ２０．ＢＡＡ２１の参照と比較器２６によ
る比較動作により要求オペランドがＢ８内にバッファさ
れていないことが判明した場合（ライン２７がオフ）は
ライン２９上の実アドレスをＭＡＲ３０にセットしてメ
モリ装置３からブロック転送を開始する。Ｂ８書込み制
御装置２８はブロック読み出しリクエスト線１６をオン
にして、メモリ装置３にブロック転送の開始を要求する
。

これにより、メモリ装置３はメモリより１ブロツク（６
４Ｂ　）を読み出し８Ｂのデータを８回に分けて、ライ
ン１８より転送してくる。１回の８８データの転送毎に
メモリアドバンス線１７がオンになりデータの転送がＢ
Ｓ書込み制御装−２８に伝えられる。Ｂ　Ｔ　Ａ　Ｒ３
１は転送されてくる８Ｂのデータのアドレスを保持して
おくレジスタで、最スはＢ８書込み制御装置２８により
作成される・ＢＴＡＲ入力制御信号６１によってＲＡＲ
２５の内容が入力されて要求するブロックの先１１１８
Ｂのアドレス（偶数８Ｂ）を保持する。メモリ装置３は
第２図のブロックのＢＳＯバンクの最初の８Ｂから順次
（り、■、・・・・・・■のデータを送出するように構
成されているので、１回目のメモリ・アドバンス・サイ
クルではＢ　Ｔ　Ａ　Ｒ３１の内容をライン４７にてＢ
ＡＲ３４に移し、メモリ・データ線１８上の内容（最初
の８Ｂ）をＢＳデータ・レジスタ（ＢＤＲ）４８に移す
。又、この時、ＢＳマーク・レジスタ（ＢＭＲ，）４９
９よ、ＦＦ（８バイト全ての書込みを意味する）に強制
セットしておき、全バイ１−（８Ｂ）のＢＳ書込みを指
示する。Ｂ８０バンク３８の人力にはカラム・アドレス
線３６゜データ＠ＳＯ，マーク線５１が接続されている
ので、書込みパルス５２がオンの時、指定された８Ｂが
更新される。この場合の書込みパルス５２はメモリ・ア
ドバンス線１７がオンになった時、ＢＳ書込み制御装置
２８によって作成される。Ｂ　Ｔ　Ａ　Ｒ３１の出力線
４７はプラス８回路５３の入力に接続されており、常時
Ｂ　Ｔ　Ａ　Ｒ３１の内容に８を加えており、その結果
はライン５４に反映されている。１回目のメモリ・アド
バンスに同期してＢＳ書込み制御装置２８がＢＴＡＢ入
力制御信号５５をセットするとＢ　Ｔ　Ａ　Ｒ３１の内
容は＋８される。２回目のメモリ・アドバンス・サイク
ルでは＋８されて要求ブロックの２番目の８Ｂのアドレ
ス（奇数８Ｂ）ヲ保持しているＢ　Ｔ　Ａ　Ｒ３１の内
容をライン４７にてＢＡＲ３５に移し、メモリ・データ
線１８上の内容（２番目の８Ｂ）をＢＤＲ５６に移す。

８ＭＲ５７は１回目と同様、ＸＦＦｖに強制セットされ
る。Ｒ８１バンク３９の入力にはカラム−アドレス線３
７゜データ線５８．゛マーク４Ｉ５９が接続されている
ので、書込みパルス６０がオンの時、指定された８Ｂが
更新される。書込みパルス６０は１回目と同様にしで作
成される。

以降、同様にして交互にＢＳの第０バンクと第１バンク
が更新され、８回の更新でブロック転送が完了する。

次に演算装置１からストア要求がある場合の動作につい
て説明する。この場合、バッファ・ストア・リクエスト
線４がオンとなり、オペランド・アドレスｉ１６にスト
アーアドレスが確定する。オペランド読み出しの時と同
様にして、Ｌ　Ａ　Ｒ１９にストア・アドレスが人力さ
れ、ＴＬＢ２０　、　Ｂ　Ａ　Ａ２１の参照と比較器２
６による比較動作が行なわれる。ストアするオペランド
がＢＳ内にバッファされている場合はライン２７がオン
となる。ライン２７がオフの場合はＲ８に対する書込み
は行なわれない。ストアするオペランドが８８０パンク
３８にバッファされている場合は、ストアの実アドレス
がライン２９によって８８０バンク用のＢＳアドレスイ
ンクリメンタ３２に送られる。この時、インクリメンタ
３′２では十〇の加算が行なわれて出力がストア・アド
レス・レジスタ（８ＡＲ）６４に入力される。この時、
同時にストア・データ線８とストア・マーク線７の内容
がそれぞれストア・データ・レジスタ（Ｓ１３Ｒ）６５
及びストア・マーク・レジスタ（８ＭＲ）６６に入力さ
れる。５ＡＲ６４，８１）Ｒ６５，８ＭＲ６６への入力
はＢＳ書込み制御装置２８により作成される制御線６７
により指示される。バッファ・ストア・リクエスト線４
のオーダ線５がオフの場合はＲ８に８Ｂをストアするこ
とになるので、この場合は５ＡＲ６４，５ＤＲ６５，８
ＭＲ６６の内容が引き続いてそれぞれ、ライン６８，６
９゜７０によりＢＡＲ３４，ＢＤＲ４８，８ＭＲ４９に
移され、書込みパルス５２がオンとなり、Ｒ８０バンク
３８への書込みが行なわれる。オーダ線５がオフでスト
アするオペランドがＢＳＩバンク３９にバッファされて
いる場合は、ストアの実アドレスがライン２９によって
８８１バンク用のＢＳアドレスインクリメンタ３３に送
られる。この時、インクリメンタ３３では＋０の加算が
行なわれて出力が８Ａ　Ｒ７１に入力さ゛れる。この時
、同時にストア・データ線８とストアーマーク＠７の内
容がそれぞれ８ＤＲ７２及び８　Ｍ　Ｒ７３に入力され
る。８ＡＲ７１、８ＤＲ７２，８ＭＲ７３への入力はＲ
８書込み制御装置２８シこより作成される制御線７４に
より指示される。引き続いて８ＡＲ７１，８ＤＲ７２゜
８ＭＲ７３の内容はそれぞれ、ライン、７５．７６．７
７によりＢ　Ａ　Ｒ３５，Ｂ　Ｄ　Ｒ５６，Ｂ　Ｍ　Ｒ
５７に移され、書込みパルス６０がオンとなり、Ｒ８１
バンク３９への書込みが行なわれる。

ストアの実アドレス、ストア・データ、ストアーマーク
はそれぞれライン２９，８．７によってメモリ・アドレ
ス・レジスタ（ＭＡＲ）３０、メモリ自データ・レジス
タ（ＭＤＲ）７８、メモリ・マーク・レジスタ（ＭＭＲ
，）７９にも入力される。これらは、Ｒ８書込み制御装
置２８によって作成されるメモリ・ストア・リクエスト
１１１１２とともにそれぞれライン１３，１５．１４に
よりメモリ装置３に送出し、メモリへのストアを指示す
る。

以上述べたように、オーダ線５がオフの場合は、ストア
・リクエストに同期してＢＳのバンク０又はバンクｌの
いずれかが書込まれ、同時に書込まれる−こＸはない。

一方、オーダ線５がオンの場合はＢＳのバンクＯと１が
同時に書込まれる。以下、これについて説明する。

ストア・リクエスト線４とオーダ＃ｓ５がとも番εオン
の時、ＢＳには一度に１６Ｂのデー夛が書込まれるが、
演算装置１からのストア・リクエストは２度発行さ尻る
。１回目は最初の８Ｂのストア情報の送出、２回目は残
りの８Ｂのストア情報の送出である。最初にスーア・リ
クエスト線４とオーダ線５がともにオンになると、ＢＳ
書込み制御装置２８ｔｌライン２９上のストア・アドレ
ス（ビット８〜３１）のビット２８によってＢＳのバン
ク０／１のいずれに対す゛る書込みかを判定する。ビッ
ト２８が＠ＯＩｌの時は１回目のスートアがバンク０に
始するものであり、・１・の時はバンクｌに対するもの
であることがわかる。ストア・アドレスのピッド２８が
・・岬であった場合、オペランド争アドレス＃Ｉ６に１
回目のストア・アドレスが確定する。これがＬＡＲ１９
に入力され、ＴＬＢ２０．ＢＡＡ２１の参照と比較器２
６による比較動作が行なわれる。１回目にストアするオ
ペランドが８８内にバッファされている場合はライン２
７がＡンとなる。ライン２７がオデの場合はバンク０の
８８に対する書込みは行なわれない。ライン２７がオン
の時、ストアの実アドレズがライン２９によって８８０
バンク用のＢＳアドレス・インクリメンタ３２に送られ
る。この時、￥シクリメンタ３２では＋０の加算が行な
われて出力がＳ　Ａ　Ｒ６４に入力される。同時（こス
トア・データ線８とストア・マーク線７の内容がそれぞ
れ５ＤＲ６５及びｆ９ＭＲ６６に制御線６７の制御によ
り入力される。こめ時、８ＡＲ６４，５ＤＲ６５，８Ｍ
−Ｒ６６はそれぞれ１回目のストアのアト゛レス・デー
タ及びマーク情報を保持している。これらの情報は２回
目のストア・リクエストが演算装置ｌ゛より発行される
ま−で、それぞれ８に几ａ、ａ、５ｎＩｊｓｓ　、　Ｓ
　Ｍ　Ｒ６６で待機し、Ｂ　ＡＲ３４”、　Ｓ　Ｄ　Ｒ
４８゜Ｂ　Ｍ　Ｒ４９に移されない。従ってＢＳＯバン
ク３８に対する書込みは、この時点では行なわれない。

一方、メモリ装置３に対して、ストア・リクエストが発
行され、１回目のストアが行なわれる。

オーダ線５がオルのストア・リクエストが発行されたこ
とはＢＳ書込み制御装置２８が記憶しているので、次に
発行されるストア・リクエストは２回目のストアとして
扱われる。オーダ線５は２回目のストア・り色エスト発
行時もオフになる。

２回目にストア・リクエストａ４がオンになった時、オ
ペランド−アドレス線６に２回目のストア・アドレスが
確定する。これがＬ　Ａ　Ｒ１９に入力され、ＴＬＢ２
０．ＢＡＡ２１の参照と比較器２６による比較動作が行
なわれる。２回目にストアするオペランドが８８内にバ
ッファされている場合はライン２７がオン止なる。ライ
ン２７がオフの場合は、この２回目のストアはＢＳに対
して実行されないＰライン２７がオンの場合、ストアの
実アドレスがライン２９上に確定しているので、このア
ドレスのビット２８によって８８のバンク０／１のいず
れに対する書込みかが判定される。この場合、１回目に
バンク０に書込むことにしたので２回目はビット２８が
＠１帥となり、バンク目こ書込、むものと判定される。

従うエライン２９上のストアの実アドレスが８８１バン
ク用のＢＳアドレス″・インクリメンタ３３に送られ十
〇の加算が行なわれて出力が８　Ａ　Ｒ７１に入力され
る。同時にストア・データ線８とストア・マーク線７の
内容がそれぞれＳ　Ｄ　Ｒ７２及び８ＭＲ７３に制御線
７４の制御により入力される。この時、８ＡＲ７１，８
ＤＲ７２，５ＭＲ７３はそれぞれ２回目のストアのアド
レス、データ及びマーク情報を保持している。この時点
で、８ＡＲ６４゜５ＤＲ６５，８ＭＲ６６，８ＡＲ７１
，ＳＤＲニア２及び”８　Ｍ　Ｒ７３の内容が同時に、
それぞれＢ　Ａ　Ｒ３４。

ＢＤＲ４８，８ＭＲ４９，ＢＡＲ，３５，ＢＤＲ５６及
びＢ　Ｍ　Ｒ５７に移される。更に書込みパルス５２と
６０が同時にオンとなりＢ８０パンｄ３８とＢ８１バン
ク。

３９に対する書込みが同時に行なわれる。この時、メモ
リ装置目こ対して、スト、ア・リクエストが発行され、
２回目のストアが行なわれる。

ストア・アドレスのビット２８が１回目に−１−であっ
た場合は最初にストア・アドレス・データ及びマーク情
報がそれぞれ５ＡＲ７１，８ＤＲ７２８Ｍ　Ｒ７３で保
持され、２回目のストア・リクエストが発行された時点
で、８ＡＲ６４，８ＤＲ６５及びＳ　Ｍ　Ｒ６６にそれ
ぞれストア・アドレス、データ、マーク情報が入力され
た後、ＢＡＲ３４゜ＢＤＲ４８，８ＭＲ４９，ＢＡＲ３
５，ＢＤＲ５６及びＢＭＲ５７にこれらの値が同時に移
されてバンク０と１のＢＳに対する書込みが行なわれる
。

第４図は第３図の８８書込み制御装置の内部をブロック
図で表わしたものである。

第４図において、ライン４　、５　、９，１０，１２゜
１６．１７，２７，２９，５２，５５．６０〜６３．６
７及び７４は第３図の上記番号をもつラインと同一のも
のである□。

ＢＳに該当オペランドが登録されていることを表わす信
号線（Ｉｎ　Ｂｕｆｆｅｒ線）２７、オペランド読出し
リクエスト線９、メモリのアドバンス線１７及びアドレ
ス線２９（ビット２８のみ）及びシフト方向オーダ＠　
３１５がブロック転送制御部２８１の入力に接続される
。ブロック転送制御部２８１はこれらの人力をもとにし
てバッファ・アドバンス線ｌＯ、ブロック読出しリフニ
スｌ−＠１６、ＲＡＲ。

２５の出力をＢ　Ｔ　Ａ　Ｒ３１に入力することを指示
する制御４９６１、ＢＴＡＲ３１のインクリメントを指
示する制御線５５、インクリメンタ３２のインクリメン
ト値ヲ［示ｔル２　本０）制御＠６２　（６２０，６２
１）及びインクリメンタ３３のインクリメント値を指示
する２本の制御線６３　（６３０，６３１）を作成し出
力する。ブロック転送制御部２８１の内部ブロック図を
第５図に示す。

第５図において、フリップフロップ（ＦＦ）３１６はオ
ペランド読出しリクエスト線９を位相ＴＡでラッチし、
その出力４Ｉ３１７はアンド回路３１８と３１９の片方
の入力にそれぞれ接続される。

アンド回路３１８の他方の入力はＩｎ　Ｂｕｆｆｅｒ線
２７で、アンド回路３１８の出力線１０はオペランド読
出しリクエストに対するバッファ・アドバンス線となる
。アンド回路３１９の他方の入力はＩｎＢｕｆｆｅｒ線
２７を否定回路３２０で反転した出力ノット・イン・バ
ッファ　（ＮＯＴ　Ｉｎ　Ｂｕｆｆｅｒ）　（Ｒ８に該
当オペランドが登録されていないことを示す）ｌｉ３２
１でアンド回路３１９の出力線１６はメモリ装置３に対
するブロック読めしリクエスト１）１６となる。ブロッ
ク続出しりクエス１１６はＦＦ３２２により位相ＴＢに
てラッチされ、その出力線６１はオンの時ＲＡＲ２５の
内容をＢ　Ｔ　Ａ　Ｒ３１へ移す指示を行なう。この時
、ＢＴＡＲ３１のビット２６〜２８はゼロに初期設定さ
れるのでＢＴＡＲ３１はブロック内の先頭の８Ｂを示す
アドレスが確定することになる。メモリ・アドバンス線
１７はＦ　Ｆ　３３０により位相ＴＡにてラッチされ、
ｉの出力線３３１は更にＦ　Ｆ　３２３により位相ＴＢ
でラッチされる。Ｆ　Ｆ　３２３の出力線５５はオンの
時Ｂ　Ｔ　Ａ　Ｒ３１の内容に８を加えた値をセットす
る指示を行なう。メモリ・アドバンスはメモリ装置３よ
りブロック内の８Ｂのデータが転送される毎にオンにな
り、上記８Ｂのデータはブロック内の先頭から順次、転
送されるので、上記、増加されたＢ　Ｔ　Ａ　Ｒ３１の
アドレスは、常に次に転送されて来る８Ｂのデータのア
ドレスと一致する。Ｐ　Ｆ　３３０の出力線３３１は第
４図のオア回路３３２の入力に接続されるオア回路３３
２の出力はＢＳのバンクＯ又はバンク１の書込みパルス
を作成するのに用いられる。

ＲＡＲ２５のビット２８を表わすアドレス線２９とシフ
ト方向オーダー線３１５は２つの否定回路３２４゜３２
５と４つのアンド回路３２６〜３２９によりデコードさ
れ、インクリメンタ３２のインクリメント値（＋０　、
＋８、−８　）を指示する２本の制御、＠　６２０，６
２１とインクリメンタ３３のインクリメント値（＋ｏ　
、＋ｓ　、−ｇ　＞を指示する２本の制御４Ｉ６３０，
６３１を出力する。制御線６２０はＲ，ＡＲ。

２５のビット２８とシフト方向オーダ線３１５の組が（
オン、オフ）の時オンとなりインクリメンタ３２のイン
クリメント値を＋８に設定する。上記の組が（オン、オ
ン）の時は制御線６２１がオンとなりインクリメンタ３
２のインクリメント値を−８に設定する。制御線６２０
，６２１はそれぞれよ記の組合せ以外ではオフとなり、
制御線６２０　、６λ ２１がともにオフの時はインクリメンタ３２のインクリ
メント値は十〇に設定される。

制御線６３０と６３１は上記の組が（オフ、オフ）（オ
フ、オン）の時それぞれオンとなり、インクリメンタ３
３のインクリメント値は制御線６３０がオンの時、＋８
、制御線６３１がオンの時、−８制御線６３０と６３１
がともにオフの時、十〇にそれぞれ設定される。

再たび第４図を参照するに、ランチ２８２はタイミング
ＴＡでＤ入力に接続されたライン４の値を１サイクル保
持するＦＦである。ライン４はバッファ・ストア・リク
エスト線であり、ラッチ２８２の出力線１２はメモリ・
ストア・リクエスト線である。即ち、メモリ拳ストア・
リクエストはバッファ・ストア・リクエストと１対ｌに
対応する。

ラッチ２８３はタイミングＴＡで０人力に接続されたラ
イン２９の値を１サイクル保持するＦＦである。ライン
２９はアドレスのビット２８でアル。

従って、ラッチ２８３の出力線２８４はアドレスが偶数
８Ｂ境界上にあるとき＠０評、奇数８Ｂ境界上にあると
き・１・となり、書込むべきＢＳのバンクを決定する際
に使用される。

ラツｆ　２８５はタイミングＴＡでＤ入力に接続された
ＡＮＤ回路２８６の出力線２８７の値を１サイクル保持
するＦＦである。ＡＮＤ回路２８６の入力はバッファ・
ストア・リクエスト線４とＮ６Ｔ回路２８８の出力線２
８９である。更に、ＮＯＴ回路２８８の入力はオーダ線
５である。オーダ線５は８Ｂストアの時・０・・、１６
Ｂストアの時・１鰐どなるから、ＡＮＤ回路２８６のＡ
ＮＤは８ＢストアΦリクエストが発行された時成立する
。従って、ラッチ２８５は８Ｂストア・リクエストが発
行されたサイクルに１サイクルその出力線２９０をオン
にする。

ラッチ２９１はタイミングＴＡでＤ入力に接続されたＡ
ＮＤ回路２９２の出力線２９３の値を１サイクル保持す
るＦＰである。ＡＮＤ回路２９２の入力はバッファ・ス
トア・リクエスト線４とオーダ線５及びＮＣ）Ｔ回路３
０１の出力線３０２である。従ってＡＮＤ回路２９２の
ＡＮＤはラッチ２９８の出力１Ｉ２９９がオフの状態で
１６Ｂストア・リクエストが発行された時成立し、ラッ
チ２９Ｎ’！この時１サイクルその出力線２９４をオン
にする。

ラッチ２９５はタイミングＴＡでＤ入力に接続されたＡ
ＮＤ回路２９６の出力線２９７の値を１サイクル保持す
るＦＦである。ＡＮＤ回路２９６の入力はバッファ・ス
トア・リクエスト線４とラッチ２９８の出力線２９９で
ある。ラッチ２９８はタイミングＴＢでライン２９４が
オンの時セットされ、ライン２９４がオフでラッチ２９
５の出力線３００がオンの時リセットされるセット優先
型のＦＦである。従って、ラッチ２９８は１６Ｂストア
の１回目のリクエストが発行された時、ラッチ２９１が
オンになったサイクルのタイミングＴＢでセットされ、
１６Ｂストアの１回目のリクエストが発行されたことを
記憶する機能をもつ。ラッチ２９８がオンの状態でオー
ダ線５がオンであるストア・リクエストが発行されると
ＡＮＤ回路２９６のＡＮＤが成立してラッチ２９５がそ
の出力線３００をオンにする。

従って、１回目の１６ｏストア・リクエストが発行され
た場合、最初（こラッチ２９１がセットされ、次にラッ
チ２９８がセットされる。２回目の１６Ｂストア・リク
エストが発行されると、ラッチ２９８の出力ａ２９９が
オンとなっている為、ラッチ２９１はセットされず、代
わりにラッチ２９５がセントされる。この後、ラッチ２
９５の出力線３００によってラッチ２９８がリセットさ
れるのでラッチ２９１が１回目の１６Ｂストア・リクエ
スト、ラッチ２９５が２回目の１６Ｂストア・リクエス
トを反映することになる。バンクＯのＢＳの書込みのた
めに設けられた８ＡＲ６４，５ＤＦＬ６５，５ＭＲ６６
の入力を指示する制御線６７はＡ　Ｎ　Ｄ回路３０３の
出力線であり、ＡＮＤ回路３０３の入力にハＯＲ回路３
０４）出力線３０５トＮＯＴ回路３０６の出力線３０７
が接続される。ＯＲ回路３０４の入力は８Ｂストア・リ
クエスト線２９０．１回目の１６Ｂストア・リクエスト
線２９４及び２回目の１６Ｂストア拳すクエスト線３０
０である。これらのリクエスト線のいずれか１つがオン
であるとＯＲが成立し、出力Ｉｗ３０５がオンになる。

この時、ラッチ２８３の出力線２８４がオフであるとラ
イン３０７がオンとなつ’［ＡＮＤ回路３０３のＡＮＤ
が成立し出力線６７をオンにする。ラッチ２８３の出力
はアドレスが偶数８Ｂ境界上にある時オフになるので、
ライン６７は該ストア・リクエストのアドレス、データ
及びマークをバンク０（７）ＢＳのストア情報として取
り込むことを指示することになる。ＡＮＤ回路３０８の
出力線７４はバンク１のＢＳの書込みのために設けられ
たＳ　Ａ　Ｒ７１ＳＤＲ７２，ＳＭＱ７．３の入力を指
示し、ライン６７と同様にして、該ストア・リクエスト
のアドレス、データ及びマニツをバンクｌのＢＳのスト
ア情報として取り込むことを指示することになる。

０バンクのＢＳの書込みパルス５２はＯＲ回路３１１と
ライン３００のいずれか一方がオンの時、オン番こなる
８、Ａ　Ｎ　、Ｄ回路３１０のＡＮＤはライン３０７と
３３３がともにオンの時成立する。ライン３３３ハＯＲ
回路３３２ノ出力線テ、”ｆＬ回路３３２の人力線はラ
イン２９０サリイン３３１である。従って、８Ｂストア
・リクエスト（ライン２９０がすン）又はブロック転送
による８Ｂのブロックデータ書込みサイクル（ライン３
３１がオン）でアドレスが偶数８Ｂ境界上にある（ライ
ン３０７がオン）場合、又は２回目の１６Ｂストア・リ
クエストがある（ライン３００がオン）場合に８８のバ
ンクＯの書込みパルス５２がオンとなる。同様にして、
ＢＳのバンク１の書込みパルス６０モアドレスが奇数８
Ｂ境界上にある（ライン２８４がｆ））場合の８Ｂスト
ア・リクエスト（ライン２９０がずン）又はブロック転
送による８Ｂのブロックデータ書込みサイクル（ライン
３３１がオン）の場合（この時ＡＮＤ回路３１２の出力
線３１３がオンとなる）又は２回目の１６８ストア・リ
クエストがある（ライン３００がオン）場合にこの、よ
うにライン３００がオン時、書込みパルス５２と６０の
両方がオンとなり、両バンクに同時に書込みが行なわれ
る。

次に第６図と第７図を用いて２４Ｂのストア・データを
ＢＳに讐込む場合の動作例を説明する。

第６図はストア曇こよって変更されるメモリーヒの領域
を示したものご、２４バイトのストア領域が４′つの８
バイト境界をまたがっＣい、る。よ記ストア領域を８バ
イト境界で区切ると、図示された４つの部分Ａ、Ｂ、Ｃ
，Ｄに分けらｔする。

Ａが偶数８Ｂに含まれるとすればこ５れらをＢＳ上の領
域に対応さぜるとＡとＣはＢＳのバンク０、ＢとＤはＢ
Ｓのバンク１の変艶される領域を示している。

！＠７図は第３図で示した本発明の実施例を用いて第６
図で示されたストア領域を変更するストア動作を行なわ
せた場曾のタイミンク・チャー　１・である。

第７図においＪ１サイクル２で発行されたストア領域Ａ
に対憎るバッファストア・リクエストＡ（ライン４）に
伴なうストアアドレスＡ（う、イン６）１．ストア゛・
マークＡ（ライン７）、ストア・データＡ（ライン８）
がサイクル１でそれぞれ確定する。ストア・アドレスＡ
で更にＴＬＢ２！０．ＢＡＡ２１を今照し、ＢＳのカラ
ム・アドレスを生成する。この８８カラム・アドレスと
ストア・マークＡ及びストア・データＡはサイクル２で
それぞれバンクＯのストア３．・アドレス・レジスタ（
Ｓ　Ａ　Ｒ６４、ストア・マーク・Ｌ／ジス−タ（８Ｍ
ＦＬ６６）、ストアΦデータ・レジスタ（ＳＤＲ６５）
に入力される。サイクル２では書込みパルスＡ（ライン
５２）はオフとなり、このサイクルでの８８の書込みは
行なわれない。

サイクル３ではストア領域Ｂに対するバッファストア・
リクエストＢ（ライン４）と１込ミハルスＡ（ライン５
２）、Ｂ（ライン６０）が、オンになる。これに伴なう
ストアのアドレス、マーク及びデータはサイクル２で確
定し、前−己Ａの動作と同様にして、サイクル３でそれ
ぞれバンクｌのストア・アドレス・レジスタ（ＳＡｉ（
７１）、ストア・マーク・レジス５Ｉ（ＳＭＩＬ７３）
、ストアーデータ・レジスタ（ＳＤＲ７２）に入力され
る。サイクル３で書込みパルスＡ（ライン５２）Ｂ（ラ
イン６０）がオンとなっているので、このサイクルでＢ
８バンクＯと１の書込みが同時に行なわれる。サイクル
４と５に２けるストア・リクエストＣとＤの動作も上記
ＡとＢの動作と同様に行なわれる。従って４つのストア
・リクエストＡ、Ｂ、Ｃ，Ｄに対してＢＳの書込みサイ
クルはサイクル３と５の２回となり、ＢＳに対するスト
アのアクセス頻度は半分になる。

発明の効果本発明によれば、ＢＳに対するストアｉこよるアクセス
頻度を減少できるので、ＢＳに対するストアと命令やオ
ペランドの続出し要求の競合を減少させることができ、
上記競合による命令やオペランドの続出しの遅れを小さ
くする効果がある。

【図面の簡単な説明】

第１図は演算装置とバッファ記憶制御装置とのインタフ
ェースを表わしたブロック図、第２図はブロックとバン
クの対応を説明する図、第３図はＩＩＩ図のバッファ記
憶制御装置の内部ブロック図、第４図は第３図のＢＳ書
込み制御装置の内部ブロック図、Ｉｓｓ図は第４図のブ
ロツ多転送制御部の内部ブＱ）り図、ａｌ！６図はスト
ア領域の起重を説明する図、第７図はストアによるＢＳ
書込みの動作を説明するタイミングチＶ−トである。１・・・演算装置　　　　３・・・メモリ装置２・・・
バッファ記憶制御装置２０・・・Ｔ　Ｌ　Ｂ　　　　　　２１．・・・ＢＡＡ
６４と７１・・ストア・アドレス・レジスタ（８ＡＲ）
６５と７２・・・ストア・データ・レジスタ（ＳＤＲ）
６６と７３・・ストア・マーク・レジスタ（８ＭＲ）３
８　、、、　Ｈ，８°）４７９、．３９　°Ｈ８”ｔ４
７　／７２８・・・ＢＳ書込み制御装置。ＩＩＩＵオ　２図第３　図＋　４　図オ　５　図

Claims

【特許請求の範囲】

各々独立に動作可能な複数のバンクからなるバッファ記
憶の制御方式において、演算装置から各バンクに書込む
ストア・データおよびアドレスを含む制御情報を保持す
る保持手段を各バンク対応に設け、ストア・データおよ
び制御情報を与える演算装置からのストア要求内容に応
じて、単一のバンクに対して書込みを行なう力Ｎ複数バ
ンクに対するストア・データが上記保持手段に揃った時
点で複数バンク−斎に書込みを行なうかを制御すること
を特徴とするバッファ記憶制御方式。