JPH03209546A

JPH03209546A - 高速データ転送処理装置

Info

Publication number: JPH03209546A
Application number: JP411690A
Authority: JP
Inventors: Mikio Ogisu; 荻須　幹雄
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-01-11
Filing date: 1990-01-11
Publication date: 1991-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、メモリ・メモリ間等のデータ転送において、
ソースデータのライトサイクルとデスティネーションの
リードサイクルをオーバーラツプさせることにより、高
速にデータを転送することができる高速データ転送処理
装置に関するものである。

従来の技術従来、メモリ・メモリ間等の転送における、ソースアド
レスとデスティネーションアドレスを指定する２アドレ
ス方式の場合、１番目の転送データをまず、読み出し、
次のサイクルで該データを書き込み、一連のデータの読
み出しと書き込みサイクルが終ったあと続けて２番目の
転送データの処理サイクルを行なう。第３図は従来のデ
ータ転送のシーケンスを示した図である。まずデータ１
読み出し用のソースアドレス（図示せず）を発生し、デ
ータ１を読み出す。次にデータ１を格納するデスティネ
ーションアドレス（図示せず）を発生し、データ１を書
き込む。データ１の転送が終わったあと次にデータ２の
転送を開始する。データ１の転送サイクルとデータ２の
転送サイクルは重ならないため、１データ当たり、リー
ドサイクルとライトサイクルの２サイクルを要し、全体
としては、データ数の２倍のサイクルが必要となる。一
般にデータ転送装置はソースデータのアドレスとデステ
ィネーションのアドレス等の指定のみでデータ数分を自
動で転送するので、大量データの転送で使用されている
。従って、大量データを取り扱う為、バースト転送モー
ドでは、システムはデータ転送に集中し、長期間にわた
り別の処理を受は付けない。このため、システムの応答
性が悪くなり、またデータ転送自体にも冥大な時間を費
やしていた。

発明が解決しようとする課題本発明は上記従来の課題を解決するもので、データ転送
の時間を従来の半分程度に短縮することにより、システ
ム応答性を向上させる高速データ転送処理装置を提供す
ることを目的としている。

課題を解決するための手段この課題を解決するために、本発明の高速データ転送処
理装置は、ライトサイクルと次のデータのリードサイク
ルをオーバーラツプさせることにより、データの転送時
間を短縮する様に構成されている。

作用この構成によれば、１つ前のリード／ライトサイクルが
終了するまえに次のリード／ライトサイクルを開始する
のでデータ転送サイクルを短縮することができ、システ
ムの応答性を向上させることができる。

実施例以下、本発明の実施例について説明する。

第１図は本発明一実施例の高速データ転送処理装置の構
成を示した図である。ソースデータ開始アドレス指定レ
ジスタ１は加算器ａ５にデスティネーション開始アドレ
ス指定レジスタ３は加算器ｂ６にそれぞれ入力されてい
る。被加算データはデータサイズ指定サイズレジスタの
値が入力される。加算器ａ５と加算器ｂ６の値はアドレ
スラッチａｌＯ，アドレスラッチｂｌｌにそれぞれ入力
され、メモリ２０やｌ１０２１をアクセスする際のアド
レスデータを格納する。アドレスラッチａｌｏの値はソ
ースデータ終了アドレス２と共に比較器に入力され、そ
の結果は加算器制御部にさらに入力される。転送制御レ
ジスタ１３は転送開始を設定するレジスタであり、転送
動作のスタートを制御する。データラッチａ１８とデー
タラッチｂ１９はソースデータ或いはライトデータをラ
ッチする。加算器ａ５とアドレスラッチａｌ。

はソースデータの処理を行ない、加算器ｂ６とアドレス
ラッチｂｌｌはデスティネーションデータの処理をする
様に構成されている。この様に構成された高速データ転
送処理装置の動作を説明する３まず、データの転送をど
このアドレスから開始するかをソース開始アドレス指定
レジスタ１に設定し、データをどこから格納するかをデ
スティネーション開始アドレス指定レジスタ３に設定す
る。また、どこまでのデータを転送するかをソースデー
タ終了アドレス指定レジスタ２に設定する。ここでソー
スデータ終了アドレス指定レジスタ２というハードウェ
アの替わりに転送データの回数＝データの個数を指定す
る転送回数レジスタ（図示せず）を用いても良い。次に
転送するデータのサイズ８ビツト、１６ビツト、３２ビ
ツトのいずれかを指定するデータサイズ指定レジスタ９
を設定する。以上の４種のレジスタを設定したあとに転
送制御レジスタ１３をセットする。転送制御レジスタ１
３はデータ転送の開始をさせるレジスタである。ソース
データ終了アドレス指定レジスタ２は比較器４でアドレ
スラッチａｌｏのデータとの比較が行なわれる。転送ス
タート時点では比較器４の結果は不一致となり加算器制
御部１４に入力される。一方、転送制御レジスタ１３の
値も加算器制御部１４に入力され、データ転送動作が開
始される。加算器制御部１４の制御により、加算器ａ５
がまず動作する。加算の一人力としてソースデータ開始
アドレス指定レジスタ１の値が入力される。また一方の
入力としてデータサイズ指定レジスタ９の値が入力され
る。データサイズを８ビツト指定した場合、加算器ａに
は±１が、１６ビツトの場合±２が、３２ビツトの場合
±４が入力される。まず第１データのアドレスとして、
ソースアドレスによりデータがアクセスするが、加算器
制御部１４の制御により、加算器ａ５はスルーになり、
ソース開始アドレス指定レジスタｌの値がアドレスラッ
チａｌｏに格納される。

以上が最初の１サイクル内で行なわれる。２番目のサイ
クルにおいて加算器制御部１４とクロック２４を入力と
するＡＮＤ回路とフリップフロップ８によるデイレイ回
路により加算器ｂ６が動作を開始する。加算器ｂ６はデ
スティネーション開始アドレス指定レジスタ３とデータ
サイズ指定レジスタ９を入力とするが、該デイレイ回路
により、１サイクル遅れてきた加算器制御部１４からの
制御信号にスルーとなり、デスティネーション開始アド
レス指定レジスタ３がそのままアドレスラッチｂｌｌに
格納される。一方、同サイクルにおいてアドレスラッチ
ａｌｏに格納されたアドレスデータによりアドレスが選
択され、加算器制御部１４からのデータ転送開始を受け
たＲ／Ｗ制御部１５はメモリ或いはＩｌｏにリード制御
信号を送ると共にデータラッチａ１８を制御する。すな
わちアドレスラッチａｌｏに格納データであるソースデ
ータアドレスにより選択され、リードされたデータがデ
ータラッチａ１８に格納される。また加算器ａ５では次
の２番目のデータのソースアドレスが計算され、前の１
番目のデータの読み出し直後の、アドレスラッチａ１８
の内容が不必要になったあとでこの２番目のデータのソ
ースアドレスがラッチされる。以上により２番目のステ
ップが終了する。３番目のステップでは、アドレスラッ
チｂｌｌに格納されたデスティネーションアドレスによ
りデータ転送先アドレスが選択され、データラッチａ１
８の値がデスティネーションに書き込まれる。ここで第
１のデータの転送が完了する。一方、アドレスラッチａ
ｌｏにラッチされた２番目のソースアドレス（こよりソ
ースデータが選択されデータラッチｂ１９に格納される
。また、加算器ｂ６では第２データのデスティネーショ
ンアドレスが計算されアドレスラッチｂｌｌに格納され
る。また、加算器ａ５では第３データのソースアドレス
が計算され、アドレスラッチａｌＯに格納される。以上
の動作を繰り返し、ソースデータ終了アドレス指定レジ
スタ２とアドレスラッチａｌｏの値が一致したときに加
算器制御部１４から終了信号を出力し、データ転送を終
了する。

第２図は本発明のデータ転送のシーケンスを示した図で
ある。加算器ａとアドレスラッチａはソースデータ（リ
ードデータ）のアドレス処理を行ない、加算器すとアド
レスラッチｂはデスティネーションデータ（ライトデー
タ）のアドレス処理を行なう。データラッチａ　／　ｂ
には上記データの区別はない。まず、データ１のアドレ
ス計算が加算器ａでデータＩＲのシーケンスで行なわれ
る。

本サイクルの最後にアドレスラッチａにデータ１のアド
レスがラッチされる。次のシーケンスでは実際にデータ
１のリードが行なわれる。アドレスラッチａにラッチさ
れたデータ１のアドレスデータにより、データ１がリー
ドされ、データラッチａにラッチされる。一方、加算器
ａではデータ２のソースアドレスが計算され、本サイク
ルの最後にアドレスラッチａにデータ２のソースアドレ
スがラッチされる。また、加算器すではデータ１のデス
ティネーションアドレスが計算され、本サイクルの最後
にアドレスラッチｂにデータ１のデスティネーションア
ドレスがラッチされる。次のシーケンスで、アドレスラ
ッチｂにラッチされたデータ１のデスティネーションア
ドレスにより、データ１がライトされ、また、アドレス
ラッチａにラッチされたデータ２のソースアドレスによ
りデータ２がリードされる。この際、データ１とデータ
２は時間的にオーバーラツプし、資源としてデータラッ
チａ／ｂの２つのデータラッチが必要である。以下、こ
のシーケンスを繰り返し、データを高速に転送すること
ができる。システムを構成するデータバスのサイズとデ
ータサイズにより興なるが、例えばデータバスが１６ビ
ツト幅、データサイズが１６ビツトの場合、（データ数
＋１）サイクルで転送が済み、データ転送にかけるサイ
クル、時間を短縮することができ、システムの応答性を
向上させることができる。

発明の効果以上の様に本発明によれば従来（データ数×２）サイク
ルかかっていたデータ転送を（データ数＋１）サイクル
で済ませることができ、データ転送にかける時間を半分
近くにすることができる。これにより、データ転送を高
速に対応できるとともに、他の処理に、早くとりかかれ
、システムのスルーブツト、応答性を向上することがで
きる。

【図面の簡単な説明】

第１図は本発明の高速データ転送処理装置の構成図、第
２図は本発明のデータ転送のシーケンス図、第３図は従
来のデータ転送のシーケンス図である。１・・・・・・ソース開始アドレス指定レジスタ、２・
・・・・・ソース終了アドレス指定レジスタ（或いは転
送回数指定レジスタ）、３・・・・・・デスティネーシ
ョン開始アドレス指定レジスタ、４・・・・・・比較器
、５゜６・・・・・・加算器、？、１６．１７・・・・
・・ＡＮＤ回路、８・・・・・・フリップ７０ツブ、９
・・・・・・データサイズ指定レジスタ、１０．１１・
・・・・・アドレスラッチ、１２・・・・・・インバー
タ、１３・・・・・・転送制御レジスタ、１４・・・・
・・加算器制御部、１５・・・・・・Ｒ／Ｗ制御部、１
８゜１９・・・・・・データラッチ、２０・−・・・・
メモリ、２１・・・・・・Ｉｌｏ、２２．２５・・・・
・・アドレスバス、２３゜２６・・・・・・データバス
、２４・・・・・・クロック。

Claims

【特許請求の範囲】

（１）ソースアドレスとデスティネーションアドレスを
指定するデータ転送において、データのライトサイクル
と次のデータのリードサイクルをオーバーラップさせる
ことを特徴とする高速データ転送処理装置。
（２）２つのアドレス生成ユニットにより求められたア
ドレスを格納する２つのアドレスラッチを備え、該アド
レスラッチと２つのデータラッチを交互に切り替えるこ
とにより、２バス構成のシステムにおいてソースアドレ
スとデスティネーションアドレスが存在する２アドレス
方式のデータ転送をする際、データのライトサイクルと
次のデータのリードサイクルをオーバーラップさせるこ
とを特徴とする請求項１記載の高速データ転送処理装置
。