JPH01196643A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPH01196643A JPH01196643A JP63021698A JP2169888A JPH01196643A JP H01196643 A JPH01196643 A JP H01196643A JP 63021698 A JP63021698 A JP 63021698A JP 2169888 A JP2169888 A JP 2169888A JP H01196643 A JPH01196643 A JP H01196643A
- Authority
- JP
- Japan
- Prior art keywords
- address
- operand
- port
- circuit
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 5
- 230000007246 mechanism Effects 0.000 abstract description 16
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
オペランド側と命令側とで個別に仮想アドレスと実アド
レスとの対応情報を管理するＴＬＢを持つアドレス変換
機構を有し、ＴＬＢのミスヒツト時に、動的アドレス変
換を行う情報処理装置におけるアドレス変換方式に関し
９ アドレス変換機構を、わずかな物量の増加で。
レスとの対応情報を管理するＴＬＢを持つアドレス変換
機構を有し、ＴＬＢのミスヒツト時に、動的アドレス変
換を行う情報処理装置におけるアドレス変換方式に関し
９ アドレス変換機構を、わずかな物量の増加で。
命令側とオペランド側との並行処理を可能とし。
互いのＴＬＢミスヒツト時のアドレス変換の処理が重な
っても、処理を効率よく進めることができるようにする
ことを目的とし。
っても、処理を効率よく進めることができるようにする
ことを目的とし。
テーブルエントリアドレス算出手段における仮想アドレ
スを保持するボートを、オペランド側と命令側とで分離
し、アドレス変換テーブルを参照することによるアドレ
ス変換を、オペランド側からの要求および命令側からの
要求の競合時に並行して処理するようにモード切り換え
によって制御する制御信号を、テーブルエントリアドレ
ス算出手段に対し供給する制御手段を備えるように構成
する。
スを保持するボートを、オペランド側と命令側とで分離
し、アドレス変換テーブルを参照することによるアドレ
ス変換を、オペランド側からの要求および命令側からの
要求の競合時に並行して処理するようにモード切り換え
によって制御する制御信号を、テーブルエントリアドレ
ス算出手段に対し供給する制御手段を備えるように構成
する。
本発明は、オペランド側と命令側とで個別に仮想アドレ
スと実アドレスとの対応情報を管理するＴＬＢを持つア
ドレス変換機構を有し、ＴＬＢのミスヒツト時に、動的
アドレス変換を行う情報処理装置におけるアドレス変換
方式に関する。
スと実アドレスとの対応情報を管理するＴＬＢを持つア
ドレス変換機構を有し、ＴＬＢのミスヒツト時に、動的
アドレス変換を行う情報処理装置におけるアドレス変換
方式に関する。
通常の情報処理装置において、仮想アドレスを実アドレ
スに変換するアドレス変換機構は、必須ともいえるもの
であるが、このアドレス変換の効率は、スループットに
直接的に形容するので、できるだけ無駄な時間が生じな
い変換方式が望まれている。
スに変換するアドレス変換機構は、必須ともいえるもの
であるが、このアドレス変換の効率は、スループットに
直接的に形容するので、できるだけ無駄な時間が生じな
い変換方式が望まれている。
第５図は従来のアドレス変ＦＩＡ機構の例、第６図は従
来のテーブルエントリアドレス算出部の例。
来のテーブルエントリアドレス算出部の例。
第７図は従来の制御回路の例１第８図は従来方式による
タイムチャートを示す。
タイムチャートを示す。
第５図において、１１はオペランド用ＴＬＢ。
１２はオペランド用キャッシュメモリ、１４は命令用Ｔ
ＬＢ、１５は命令用キャッシュメモリ、１６はテーブル
エントリアドレス算出部、５１はオペランドアドレスと
テーブルエントリアドレスとを切り換えるセレクタ、５
２はオペランドワードレジスタ、５３は命令ワードレジ
スタを表す。
ＬＢ、１５は命令用キャッシュメモリ、１６はテーブル
エントリアドレス算出部、５１はオペランドアドレスと
テーブルエントリアドレスとを切り換えるセレクタ、５
２はオペランドワードレジスタ、５３は命令ワードレジ
スタを表す。
従来、処理の多重化と共に、第５図に示すように、オペ
ランド専用のＴ Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ
Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ） １１およびキ
ャッシュメモリ１２と、命令フェッチ専用のＴＬＢ１４
およびキャッシュメモリ１５とをそれぞれ別々に設け、
アクセス系統をオペランド側と命令側とで、できるだけ
独立させて、別個にアクセス可能とすることによって２
処理速度の高速化が図られてきた。しかしながら、アド
レス変換機構におけるテーブルエントリアドレス算出部
（ＤＡＴ回路）１６はオペランド側と命令側とで共有さ
れており、オペランドと命令とが同時にＴＬＢにおいて
ミスヒツトした場合には、どちらか一方（例えばオペラ
ンド側）を優先させ、他方の変換要求は、優先的に選択
された一方のアドレス変換動作の終了を待たなければな
らなかった。
ランド専用のＴ Ｌ Ｂ （Ｔｒａｎｓｌａｔｉｏｎ
Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ） １１およびキ
ャッシュメモリ１２と、命令フェッチ専用のＴＬＢ１４
およびキャッシュメモリ１５とをそれぞれ別々に設け、
アクセス系統をオペランド側と命令側とで、できるだけ
独立させて、別個にアクセス可能とすることによって２
処理速度の高速化が図られてきた。しかしながら、アド
レス変換機構におけるテーブルエントリアドレス算出部
（ＤＡＴ回路）１６はオペランド側と命令側とで共有さ
れており、オペランドと命令とが同時にＴＬＢにおいて
ミスヒツトした場合には、どちらか一方（例えばオペラ
ンド側）を優先させ、他方の変換要求は、優先的に選択
された一方のアドレス変換動作の終了を待たなければな
らなかった。
仮想記憶方式を実現するための動的アドレス変ｍ （Ｄ
ＡＴ）の場合、従来のテーブルエントリアドレス算出部
１６は２例えば第６図に示すようになっている。
ＡＴ）の場合、従来のテーブルエントリアドレス算出部
１６は２例えば第６図に示すようになっている。
その手順は、２レベルのテーブル検索によって仮！（論
理）アドレスをシステムアドレスに変換するものであり
、まず仮想アドレスの一部を、セグメントテーブルイン
デックス５ＥＧ−ＩＮＤＥＸとして。
理）アドレスをシステムアドレスに変換するものであり
、まず仮想アドレスの一部を、セグメントテーブルイン
デックス５ＥＧ−ＩＮＤＥＸとして。
これと所定のレジスタ５ＴＯＩ？に格納されたセグメン
トテーブル先頭アドレスとを加算器ＡＤＤＩＥＲにより
加算し、そのアドレスからセグメントテーブルをフェッ
チする。続いて仮想アドレスの別の一部をページテーブ
ルインデックスＰＡＧＥ−ＩＮＤＥＸとして。
トテーブル先頭アドレスとを加算器ＡＤＤＩＥＲにより
加算し、そのアドレスからセグメントテーブルをフェッ
チする。続いて仮想アドレスの別の一部をページテーブ
ルインデックスＰＡＧＥ−ＩＮＤＥＸとして。
これをセグメントテーブル内にあるページテーブル先頭
アドレスに加算したアドレスから、ページアドレスをフ
ェッチする。このページテーブル内のシステムページア
ドレス上位部に対し、先の仮想アドレスの一部を下位に
付加してシステムアドレスを作成し、要求元に返却する
。
アドレスに加算したアドレスから、ページアドレスをフ
ェッチする。このページテーブル内のシステムページア
ドレス上位部に対し、先の仮想アドレスの一部を下位に
付加してシステムアドレスを作成し、要求元に返却する
。
第７図は、第６図に示す回路を制御する制御回路である
。
。
命令とオペランドのアクセスは、それぞれ専用のＴＬＢ
およびキャッシュメモリを有しているため、並列に処理
される。今、命令側でＴＬＢがミスヒットしたとすると
、このアドレス変換機構に対し、アドレス変換要求（Ｉ
Ｐ−ＤＡＴ−ＲＥＱ）が出される。
およびキャッシュメモリを有しているため、並列に処理
される。今、命令側でＴＬＢがミスヒットしたとすると
、このアドレス変換機構に対し、アドレス変換要求（Ｉ
Ｐ−ＤＡＴ−ＲＥＱ）が出される。
このとき、オペランド側からの要求（ＯＰ−ＤＡＴ−Ｒ
Ｅ［ｌ）が出されていなければ、命令側の要求は受は付
けられ（ＩＰ−ＤＡＴ−ＭＯＤＥ） 、それ以後は、命
令側のアドレス変換が終了するまで、命令側がアドレス
変換機構を内存する。
Ｅ［ｌ）が出されていなければ、命令側の要求は受は付
けられ（ＩＰ−ＤＡＴ−ＭＯＤＥ） 、それ以後は、命
令側のアドレス変換が終了するまで、命令側がアドレス
変換機構を内存する。
第７図（イ）は、アドレス変換機構のビジーを管理する
制御回路であり、アドレス変換機構がレディ状態（０１
−ＤＡＴ−ＲＥＡＤＹ）であり、オペランドまたは命令
側からのリクエスト（ＯＰ−ＤＡＴ−ＲＥＱ、 ＩＰ−
ＤＡＴ−ＲＥ（１）があると、ビジー（Ｏｒ−ＤＡＴ−
ＢＵＳＹ）になる、変換終了（０１−ＤＡＴ−ＥＮＤ）
により、ビジーは解除される。
制御回路であり、アドレス変換機構がレディ状態（０１
−ＤＡＴ−ＲＥＡＤＹ）であり、オペランドまたは命令
側からのリクエスト（ＯＰ−ＤＡＴ−ＲＥＱ、 ＩＰ−
ＤＡＴ−ＲＥ（１）があると、ビジー（Ｏｒ−ＤＡＴ−
ＢＵＳＹ）になる、変換終了（０１−ＤＡＴ−ＥＮＤ）
により、ビジーは解除される。
第７図（ロ）は、オペランドの処理をするか。
命令の処理をするかのモードを制御する回路である。オ
ペランドの場合、オペランド・モード（ＯＰ−ＤＡＴ−
ＭＯＤＥ）になり、命令の場合、命令モード（ＩＰ−Ｄ
ＡＴ−ＭＱＤＥ）になる。
ペランドの場合、オペランド・モード（ＯＰ−ＤＡＴ−
ＭＯＤＥ）になり、命令の場合、命令モード（ＩＰ−Ｄ
ＡＴ−ＭＱＤＥ）になる。
第７図（ハ）は、アドレス変換におけるステータスを制
御する回路であり、第７図（ニ）は、キャッシュへのリ
クエスト（ＯＰ−（：ＡＣＨｉ！−ＲＥＱ）を出力する
回路である。
御する回路であり、第７図（ニ）は、キャッシュへのリ
クエスト（ＯＰ−（：ＡＣＨｉ！−ＲＥＱ）を出力する
回路である。
これらの制御信号により、第６図に示すテーブルエント
リアドレス算出部は１次のように動作する。加算器ＡＤ
ＤＥＲには、テーブルの先頭アドレスとインデックスと
が入力され、エントリアドレスが計算される。結果のエ
ントリアドレスは、−旦ラッチされ、その後に、第５図
に示すオペランド用キャッシュメモリ１２に対して、テ
ーブルエントリの読出し要求（ＯＰ−ＣＡＣＨＥ−ＲＥ
Ｑ）が出される。そして、テーブルエントリが読み出さ
れると同時に。
リアドレス算出部は１次のように動作する。加算器ＡＤ
ＤＥＲには、テーブルの先頭アドレスとインデックスと
が入力され、エントリアドレスが計算される。結果のエ
ントリアドレスは、−旦ラッチされ、その後に、第５図
に示すオペランド用キャッシュメモリ１２に対して、テ
ーブルエントリの読出し要求（ＯＰ−ＣＡＣＨＥ−ＲＥ
Ｑ）が出される。そして、テーブルエントリが読み出さ
れると同時に。
データ有効（ＯＰ−ＣＡＣＩＩＥ−ＩＩＡＴＡ−ＶＡＬ
）の信号が上がる。
）の信号が上がる。
セグメントモード（Ｏｆ−ＤＡＴ−５ＥＧ−？１ＯＤＢ
）の場合には、読み出されたエントリアドレスをテーブ
ルアドレスとして、ページモード（Ｏｒ−ＤＡＴ−ＰＡ
ＧＥ−ＭＯＤＥ）に移り、加算器ＡＤＤＥＲより同様な
動作を繰り返す。
）の場合には、読み出されたエントリアドレスをテーブ
ルアドレスとして、ページモード（Ｏｒ−ＤＡＴ−ＰＡ
ＧＥ−ＭＯＤＥ）に移り、加算器ＡＤＤＥＲより同様な
動作を繰り返す。
ページモードの場合には、読み出されたエントリアドレ
スに、ページテーブルインデックスを付加してシステム
アドレスを作成し、その結果を、オペランド側または命
令側のＴＬＢに書き込む。
スに、ページテーブルインデックスを付加してシステム
アドレスを作成し、その結果を、オペランド側または命
令側のＴＬＢに書き込む。
第８図は、オペランド側と命令側のアドレス変換要求が
同時に出された場合のタイムチャートを示しているが、
このように従来方式によれば、競合した場合に、命令側
は、オペランド側のアドレス変換が終了するまで待たさ
れ１次の動作に移ることができないという問題があつた
。すなわち。
同時に出された場合のタイムチャートを示しているが、
このように従来方式によれば、競合した場合に、命令側
は、オペランド側のアドレス変換が終了するまで待たさ
れ１次の動作に移ることができないという問題があつた
。すなわち。
従来、ＴＬＢの容量を十分なものとして、アドレス変換
機構の起動をできるだけ少なくするなどの努力はなされ
ているが、−旦、ＴＬＢミスヒットが生じた場合には、
多くの時間を要するという問題があった。今後、さらに
アドレッシング機構が複雑になることも予想されるが、
その場合、さらに多くの時間を要することになる。この
ように。
機構の起動をできるだけ少なくするなどの努力はなされ
ているが、−旦、ＴＬＢミスヒットが生じた場合には、
多くの時間を要するという問題があった。今後、さらに
アドレッシング機構が複雑になることも予想されるが、
その場合、さらに多くの時間を要することになる。この
ように。
従来、一方がテーブル参照により、アドレス変換を行っ
ている間、他方は待たされてしまい、実行効率が悪いと
いう問題があった。
ている間、他方は待たされてしまい、実行効率が悪いと
いう問題があった。
本発明は上記問題点の解決を図り、アドレス変換機構を
、わずかな物量の増加で、命令側とオペランド側との並
行処理を可能とし、互いのＴＬＢミスヒット時のアドレ
ス変換の処理が重なっても。
、わずかな物量の増加で、命令側とオペランド側との並
行処理を可能とし、互いのＴＬＢミスヒット時のアドレ
ス変換の処理が重なっても。
処理を効率よく進めることができるような手段を提供す
ることを目的としている。
ることを目的としている。
第１図は本発明の原理ブロフク図を示す。
第１図において、１０はオペランドをフｘツチするため
のオペランド側のアクセス回路、１１はオペランドの仮
想アドレスを実アドレスに変換するオペランド用ＴＬＢ
、１２はオペランド用キャッシュメモリ、１３は命令を
フェッチするための命令側のアクセス回路、１４は命令
の仮想アドレスを実アドレスに変換する命令用ＴＬＢ、
１５は命令用キャッシュメモリ、１６はＴＬＢミスヒッ
ト時にアドレス変換テーブル（図示省略）によって仮想
アドレスを実アドレスに変換するテーブルエントリアド
レス算出部、１７はオペランド側の要求を受は付ける第
１ポート １８は命令側の要求を受は付ける第２ボート
、１９は第１ボートまたは第２ボートの選択を切り換え
る選択回路、２０はテーブルエントリアドレスを発生す
るアドレス発生回路、２１はアドレス変換結果をＴＬＢ
に書き込むＴＬＢ書き込み回路２２２は制御回路。
のオペランド側のアクセス回路、１１はオペランドの仮
想アドレスを実アドレスに変換するオペランド用ＴＬＢ
、１２はオペランド用キャッシュメモリ、１３は命令を
フェッチするための命令側のアクセス回路、１４は命令
の仮想アドレスを実アドレスに変換する命令用ＴＬＢ、
１５は命令用キャッシュメモリ、１６はＴＬＢミスヒッ
ト時にアドレス変換テーブル（図示省略）によって仮想
アドレスを実アドレスに変換するテーブルエントリアド
レス算出部、１７はオペランド側の要求を受は付ける第
１ポート １８は命令側の要求を受は付ける第２ボート
、１９は第１ボートまたは第２ボートの選択を切り換え
る選択回路、２０はテーブルエントリアドレスを発生す
るアドレス発生回路、２１はアドレス変換結果をＴＬＢ
に書き込むＴＬＢ書き込み回路２２２は制御回路。
２３はオペランド側と命令側とのモードを切り換えるモ
ード切換え回路を表す。
ード切換え回路を表す。
本発明では、テーブルエントリアドレス算出部１６に、
オペランド用ＴＬＢＩＩのミスヒツト時における要求を
受は付け、少なくともその仮想アドレスの一部を保持す
る第１ボート１７と、命令用ＴＬＢ１４のミスヒット時
における要求を受は付け、少なくともその仮想アドレス
の一部を保持する第２ボート１８とが設けられる。
オペランド用ＴＬＢＩＩのミスヒツト時における要求を
受は付け、少なくともその仮想アドレスの一部を保持す
る第１ボート１７と、命令用ＴＬＢ１４のミスヒット時
における要求を受は付け、少なくともその仮想アドレス
の一部を保持する第２ボート１８とが設けられる。
制御回路２２は、要求の受け付け状態やビジー状態のチ
エツクを行い、オペランド側の処理または命令側の処理
に関するモードを切り換える。選択回路１９は、制御回
路２２からの制御信号によって、第１ボート１７または
第２ボート１８からの入力を、アドレス発生回路２０に
供給し、アドレス発生回路２０は、アドレス変換テーブ
ル（例えばセグメントテーブル／ページテーブル）のエ
ントリアドレスを発生する。そして１例えばオペランド
側のアクセス回路１０側から、エントリの内容をフェッ
チする。そのフェッチの間、第１ボート１７または第２
ボート１８のいずれかに他の要求があれば、制御回路２
２の制御信号により。
エツクを行い、オペランド側の処理または命令側の処理
に関するモードを切り換える。選択回路１９は、制御回
路２２からの制御信号によって、第１ボート１７または
第２ボート１８からの入力を、アドレス発生回路２０に
供給し、アドレス発生回路２０は、アドレス変換テーブ
ル（例えばセグメントテーブル／ページテーブル）のエ
ントリアドレスを発生する。そして１例えばオペランド
側のアクセス回路１０側から、エントリの内容をフェッ
チする。そのフェッチの間、第１ボート１７または第２
ボート１８のいずれかに他の要求があれば、制御回路２
２の制御信号により。
選択回路１９を切り換え、同様にアドレス発生回路２０
を介してアドレス変換を行う。
を介してアドレス変換を行う。
従来方式では、テーブルエントリアドレス算出部は、命
令側またはオペランド側の一方のアドレス変換の要求を
受は付けると、その変換が完了するまで、他方を待たせ
るようにされていた。
令側またはオペランド側の一方のアドレス変換の要求を
受は付けると、その変換が完了するまで、他方を待たせ
るようにされていた。
テーブルエントリアドレス算出部１６による基本となる
動作は２種々のアドレス変換に必要となる主記憶上のテ
ーブルの先頭アドレスとそのエントリアドレスとを求め
、エントリをフェッチするというものであり、テーブル
の多重度に応じて。
動作は２種々のアドレス変換に必要となる主記憶上のテ
ーブルの先頭アドレスとそのエントリアドレスとを求め
、エントリをフェッチするというものであり、テーブル
の多重度に応じて。
この動作を繰り返すものである。このような変換では、
エントリアドレスの算出よりも、フェッチ期間のほうが
より長く時間がかかるうえ、テーブルの多重度にも関連
して、全変換期間のかなりの部分が、このエントリフェ
ッチに要する時間となる。言いかえれば、テーブルエン
トリアドレス算出部１６の実質的な使用期間は短いと考
えられる。
エントリアドレスの算出よりも、フェッチ期間のほうが
より長く時間がかかるうえ、テーブルの多重度にも関連
して、全変換期間のかなりの部分が、このエントリフェ
ッチに要する時間となる。言いかえれば、テーブルエン
トリアドレス算出部１６の実質的な使用期間は短いと考
えられる。
本発明はこの点に着目したもので、テーブルエントリア
ドレス算出部１６のボートを、オペランド側と命令側の
双方に別々に用意し、エントリアドレスの算出で競合が
生じないように制御を行う。
ドレス算出部１６のボートを、オペランド側と命令側の
双方に別々に用意し、エントリアドレスの算出で競合が
生じないように制御を行う。
これにより、アドレス発生回路２０等を別個に用意する
ことなく、物量をかけないで、アドレス変換機構のオペ
ランド側および命令側の並行処理を行うことができる。
ことなく、物量をかけないで、アドレス変換機構のオペ
ランド側および命令側の並行処理を行うことができる。
従って、効率的なアドレス変換が可能になる。
第２図は本発明の一実施例に係るテーブルエントリアド
レス算出部の例、第３図は本発明の一実施例に係る制御
回路の例、第４図は本発明の一実施例タイムチャートを
示す。
レス算出部の例、第３図は本発明の一実施例に係る制御
回路の例、第４図は本発明の一実施例タイムチャートを
示す。
第２図において、３０はセグメントテーブルのアドレス
を持つレジスタ（ＳＴＯＲ）、３１はオペランドについ
てのページテーブルの先頭アドレスがセットされるレジ
スタ（ＯＰ−ＰＴＯＲ）。
を持つレジスタ（ＳＴＯＲ）、３１はオペランドについ
てのページテーブルの先頭アドレスがセットされるレジ
スタ（ＯＰ−ＰＴＯＲ）。
３２は命令についてのページテーブルの先頭アドレスカ
セットサれる（ＩＦ−ＰＴＯＲ）、３３および３４はそ
れぞれオペランド側のセグメントテーブルインデックス
およびページテーブルインデックスがセットされるレジ
スタ、３５および３６はそれぞれ命令側のセグメントテ
ーブルインデックスおよびページテーブルインデックス
がセットされるレジスタ、３７はテーブルエントリアド
レスがセントされるレジスタ、３８はＴＬＢへの書き込
みデータがセットされるレジスタ、４０ないし４５は選
択回路、４６は加算器を表す。
セットサれる（ＩＦ−ＰＴＯＲ）、３３および３４はそ
れぞれオペランド側のセグメントテーブルインデックス
およびページテーブルインデックスがセットされるレジ
スタ、３５および３６はそれぞれ命令側のセグメントテ
ーブルインデックスおよびページテーブルインデックス
がセットされるレジスタ、３７はテーブルエントリアド
レスがセントされるレジスタ、３８はＴＬＢへの書き込
みデータがセットされるレジスタ、４０ないし４５は選
択回路、４６は加算器を表す。
本発明では１例えば第２図に示すように、オペランド側
からの仮想アドレス（ＯＰ−ＤＡＴ−ＡＤＲ３） と。
からの仮想アドレス（ＯＰ−ＤＡＴ−ＡＤＲ３） と。
命令側からの仮想アドレス（ＩＦ−ＤＡＴ−ＡＤＲ５）
のボートが二重化され、またキャッシュ等からの読出し
データ、すなわち変換に用いるアドレス（ＯＰ−ＣＡＣ
）Ｉ［！−ＤＡＴＡ）も、ボートが二重化されている。
のボートが二重化され、またキャッシュ等からの読出し
データ、すなわち変換に用いるアドレス（ＯＰ−ＣＡＣ
）Ｉ［！−ＤＡＴＡ）も、ボートが二重化されている。
すなわち、オペランド側と命令側とで、インタフェース
が分離されている。
が分離されている。
第２図に示す回路は、第３図に示す制御回路が発生する
制御信号によって制御される。
制御信号によって制御される。
今、命令側のＴＬＢでミスヒットが発生し、アドレス変
換要求（ＩＰ−ＤＡＴ−ＲＥＱ）が出されると、直ちに
、命令側のアドレス変換開始（ＩＰ−ＤＡＴ−ＡＣＫ）
が通知されると共に、その仮想アドレスのセグメントテ
ーブルインデックス部分がレジスタ３５に格納サレ、ペ
ージテーブルインデックス部分がレジスタ３６に格納さ
れる。このとき、もしもオペランド側も同時に変換要求
を出した場合、もしくはすでにアドレス変換を実行中で
ある場合には１次のサイクルの加算器４６の使用は、オ
ペランド側が優先される。しかし、このように競合して
も、加算器４６は、１サイクル（１τ）で動作するので
。
換要求（ＩＰ−ＤＡＴ−ＲＥＱ）が出されると、直ちに
、命令側のアドレス変換開始（ＩＰ−ＤＡＴ−ＡＣＫ）
が通知されると共に、その仮想アドレスのセグメントテ
ーブルインデックス部分がレジスタ３５に格納サレ、ペ
ージテーブルインデックス部分がレジスタ３６に格納さ
れる。このとき、もしもオペランド側も同時に変換要求
を出した場合、もしくはすでにアドレス変換を実行中で
ある場合には１次のサイクルの加算器４６の使用は、オ
ペランド側が優先される。しかし、このように競合して
も、加算器４６は、１サイクル（１τ）で動作するので
。
命令側が待つ時間は高々１τである。
第３図において、０１ないし０８はオア回路。
ＡＩないし八８はアンド回路、ＬＬないしＬＩＯはラン
チを表す。
チを表す。
第３図（イ）に示す回路は、オペランド側のアドレス変
換開始（ＯＰ−ＤＡＴ−ＡＣＫ）とビジー（ＯＰ−ＤＡ
Ｔ−ＢＵＳＹ）を指示する回路である。オペランド側の
アドレス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ）があり、こ
のときオペランド側がビジーでないか、変換が終了（Ｏ
Ｐ−ＤＡＴ−ＥＮＤ） していれば、変換開始となり、
ラッチＬ１がセントされる。変換終了により、ラッチＬ
１はリセツトされる。なお、ラッチＬｌ（他のラッチも
同様）はセット優先である。
換開始（ＯＰ−ＤＡＴ−ＡＣＫ）とビジー（ＯＰ−ＤＡ
Ｔ−ＢＵＳＹ）を指示する回路である。オペランド側の
アドレス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ）があり、こ
のときオペランド側がビジーでないか、変換が終了（Ｏ
Ｐ−ＤＡＴ−ＥＮＤ） していれば、変換開始となり、
ラッチＬ１がセントされる。変換終了により、ラッチＬ
１はリセツトされる。なお、ラッチＬｌ（他のラッチも
同様）はセット優先である。
第３図（ロ）に示す回路は、第３図（イ）に示す回路と
同様な命令側の回路である。
同様な命令側の回路である。
第３図（ハ）に示す回路は、オペランド側のセグメント
テーブルへのアクセスモード（ＯＰ−ＤＡＴ−５ＥＧ−
ＭＯＤＥ）およびページテーブルへのアクセスモード（
ＯＰ−ＯＡＴ−ＰＡＧＥ−ＭＯＤＥ）の信号を作り出す
回路である。オペランド側のアドレス変換開始（ＯＰ−
ＤＡＴ−ＡＣＫ）の信号によって、ラッチＬ３はセット
され、セグメントテーブルのアクセスモードになる。セ
グメントテーブルからの読出しデータが有効（ＯＰ−Ｃ
ＡＣＨＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ） ニなる
と、ランチＬ３はリセツトされ、ラッチＬ４がセットさ
れて、ページテーブルのアクセスモードに変わる。次に
、ページテーブルからの読出しデータが有効（ＯＰ−Ｃ
ＡＣＨＥＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ）になっ
た時点で、ランチＬ４がリセツトされ、動的アドレス変
換終了（ＯＰ−ＤＡＴ−ＥＮＤ）となる。
テーブルへのアクセスモード（ＯＰ−ＤＡＴ−５ＥＧ−
ＭＯＤＥ）およびページテーブルへのアクセスモード（
ＯＰ−ＯＡＴ−ＰＡＧＥ−ＭＯＤＥ）の信号を作り出す
回路である。オペランド側のアドレス変換開始（ＯＰ−
ＤＡＴ−ＡＣＫ）の信号によって、ラッチＬ３はセット
され、セグメントテーブルのアクセスモードになる。セ
グメントテーブルからの読出しデータが有効（ＯＰ−Ｃ
ＡＣＨＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ） ニなる
と、ランチＬ３はリセツトされ、ラッチＬ４がセットさ
れて、ページテーブルのアクセスモードに変わる。次に
、ページテーブルからの読出しデータが有効（ＯＰ−Ｃ
ＡＣＨＥＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ）になっ
た時点で、ランチＬ４がリセツトされ、動的アドレス変
換終了（ＯＰ−ＤＡＴ−ＥＮＤ）となる。
第３図（ニ）に示す回路は、第３図（ハ）に示す回路と
同様な命令側のアクセスモードを管理する回路である。
同様な命令側のアクセスモードを管理する回路である。
ただし、オペランド側と命令側との加算器使用要求が同
時に発生した場合、オペランド側を優先させるために、
ラッチＬ６． ラッチＬ８のセット条件には、第２図に
示す加算器４６が次のサイクルにオペランド側に使われ
るという信号（ＯＰ−ＤＡＴ−ＭＯＤＥ）がないことが
含まれている。
時に発生した場合、オペランド側を優先させるために、
ラッチＬ６． ラッチＬ８のセット条件には、第２図に
示す加算器４６が次のサイクルにオペランド側に使われ
るという信号（ＯＰ−ＤＡＴ−ＭＯＤＥ）がないことが
含まれている。
この競合時のために、ラッチＬ５． ラッチＬ７により
１次のモードに移ることを指示する信号を。
１次のモードに移ることを指示する信号を。
１τ分、保持するようにしている。
第３図（ホ）に示す回路は、アドレス変換テーブルのア
クセスのための、キャッシュへのリクエスト信号（ＯＰ
−ＣＡＣ）ＩＥ−ＲＥＱ−ＦＯＲ−ＯＰ、 ０Ｐ−ＣＡ
ＣＨＥ−ＲＥＱ−ＦＯＲ−ＩＰ）を作り出す回路である
。また、セグメントモードとベージモードに関する全体
のモード信号（０１−ＤＡＴ−５ＥＧ−ＭＯＤＥ、 ０
Ｉ−ＤＡＴ−ＰＡＧＥ−１１０ＤＢ）を作り出す。これ
らの信号によって、第２図に示す切り換え信号（＋ＳＥ
Ｇ−ＴＡＢＬＥ−ＭＯＤＥ）が作り出される。
クセスのための、キャッシュへのリクエスト信号（ＯＰ
−ＣＡＣ）ＩＥ−ＲＥＱ−ＦＯＲ−ＯＰ、 ０Ｐ−ＣＡ
ＣＨＥ−ＲＥＱ−ＦＯＲ−ＩＰ）を作り出す回路である
。また、セグメントモードとベージモードに関する全体
のモード信号（０１−ＤＡＴ−５ＥＧ−ＭＯＤＥ、 ０
Ｉ−ＤＡＴ−ＰＡＧＥ−１１０ＤＢ）を作り出す。これ
らの信号によって、第２図に示す切り換え信号（＋ＳＥ
Ｇ−ＴＡＢＬＥ−ＭＯＤＥ）が作り出される。
第３図に示す制御回路により、第２図に示すテーブルエ
ントリアドレス算出部を動作させる。これによって、オ
ペランド側のアドレス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ
）と命令側のアドレス変換要求（ＩＰ−ＤＡＴ−ＲＥＱ
）とが同時に発生した場合、その動作は、第４図に示す
タイムチャートのようになる。
ントリアドレス算出部を動作させる。これによって、オ
ペランド側のアドレス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ
）と命令側のアドレス変換要求（ＩＰ−ＤＡＴ−ＲＥＱ
）とが同時に発生した場合、その動作は、第４図に示す
タイムチャートのようになる。
０Ｐ−ＤＡＴ−ＲＥＱおよびＩＰ−ＤＡＴ−ＲＥＱによ
り、 ０Ｐ−ＤＡＴ−ＡＣＫおよびＩＰ−ＤＡＴ−ＡＣ
Ｋが立ち１次に０Ｐ−ＤＡＴ−ＢＵＳＹおよびＩＰ−Ｄ
ＡＴ−ＢＵＳＹになる。しかし、オペランド側が優先し
て、その要求が取り上げられ、 ＯＰ−ＤＡＴ−ＭＯＤ
Ｅになり、その後１τ遅れて、 ＩＰ−ＤＡＴ−ＭＯＤ
Ｅになる。そして、順次、セグメントテーブルのエント
リへのアクセスが行われ、データが読み出された時点で
、それぞれページテーブルへのアクセスが行われる。
り、 ０Ｐ−ＤＡＴ−ＡＣＫおよびＩＰ−ＤＡＴ−ＡＣ
Ｋが立ち１次に０Ｐ−ＤＡＴ−ＢＵＳＹおよびＩＰ−Ｄ
ＡＴ−ＢＵＳＹになる。しかし、オペランド側が優先し
て、その要求が取り上げられ、 ＯＰ−ＤＡＴ−ＭＯＤ
Ｅになり、その後１τ遅れて、 ＩＰ−ＤＡＴ−ＭＯＤ
Ｅになる。そして、順次、セグメントテーブルのエント
リへのアクセスが行われ、データが読み出された時点で
、それぞれページテーブルへのアクセスが行われる。
本実施例の場合、オペランド側と命令側との競合により
、加算器の使用要求が重なったとしても。
、加算器の使用要求が重なったとしても。
その待ち時間は高々１τであり、それ以外のキヤ・７シ
ユからのフェッチ時間等は、オペランド側と命令側とで
完全に並行して実行される。従って。
ユからのフェッチ時間等は、オペランド側と命令側とで
完全に並行して実行される。従って。
第８図に示した従来方式のように、一方が他方の変換終
了を待つということが、はとんどなくなる。
了を待つということが、はとんどなくなる。
以上説明したように１本発明によれば、アドレス変換機
構のわずかな物量の増加で、オペランド側と命令側との
並行処理が可能になり、互いのＴＬＢミスヒツト時にお
けるアドレス変換の処理が重なっても、処理をスムーズ
に行うことができるようになるので、処理効率が向上す
る。
構のわずかな物量の増加で、オペランド側と命令側との
並行処理が可能になり、互いのＴＬＢミスヒツト時にお
けるアドレス変換の処理が重なっても、処理をスムーズ
に行うことができるようになるので、処理効率が向上す
る。
第１図は本発明の原理ブロック図。
第２図は本発明の一実施例に係るテーブルエントリアド
レス算出部の例。 第３図は本発明の一実施例に係る制御回路の例。 第４図は本発明の一実施例タイムチャート。 第５図は従来のアドレス変換機構の例。 第６図は従来のテーブルエントリアドレス算出部の例。 第７図は従来の制御回路の例。 第８図は従来方式によるタイムチャートを示す。 図中、１０はオペランド側のアクセス回路、１１はオペ
ランド用ＴＬＢ、１２はオペランド用キャッシュメモリ
、１３は命令側のアクセス回路。 １４は命令用ＴＬＢ、１５は命令用キャッシュメモリ、
１６はテーブルエントリアドレス算出部。 １７は第１ポート １８は第２ポート、１９は選択回路
、２０はアドレス発生回路、２１はＴＬＢ書き込み回路
、２２は制御回路、２３はモード切換え回路を表す。
レス算出部の例。 第３図は本発明の一実施例に係る制御回路の例。 第４図は本発明の一実施例タイムチャート。 第５図は従来のアドレス変換機構の例。 第６図は従来のテーブルエントリアドレス算出部の例。 第７図は従来の制御回路の例。 第８図は従来方式によるタイムチャートを示す。 図中、１０はオペランド側のアクセス回路、１１はオペ
ランド用ＴＬＢ、１２はオペランド用キャッシュメモリ
、１３は命令側のアクセス回路。 １４は命令用ＴＬＢ、１５は命令用キャッシュメモリ、
１６はテーブルエントリアドレス算出部。 １７は第１ポート １８は第２ポート、１９は選択回路
、２０はアドレス発生回路、２１はＴＬＢ書き込み回路
、２２は制御回路、２３はモード切換え回路を表す。
Claims (1)
- 【特許請求の範囲】 オペランド側と命令側とで個別に仮想アドレスと実アド
レスとの対応情報を持つＴＬＢ（１１、１４）を有し、
該ＴＬＢのミスヒット時に、実アドレスを仮想アドレス
に変換するための所定のアドレス変換テーブルのエント
リアドレスを算出するテーブルエントリアドレス算出手
段（１６）を備えた情報処理装置におけるアドレス変換
方式において、前記テーブルエントリアドレス算出手段
は、オペランド側のＴＬＢミスヒット時における要求を
受け付け少なくともその仮想アドレスの一部を保持する
第１のポート（１７）と、命令側のＴＬＢミスヒット時
における要求を受け付け少なくともその仮想アドレスの
一部を保持する第２のポート（１８）と、該第１のポー
トおよび該第２のポートからの入力をモードによって切
り換える選択回路（１９）とを備えると共に、 前記テーブルエントリアドレス算出手段によってアドレ
ス変換テーブルを参照することによるアドレス変換を、
オペランド側からの要求および命令側からの要求の競合
時に並行して処理するようにモード切り換えによって制
御する制御信号を、前記テーブルエントリアドレス算出
手段に対し供給する制御手段（２２）を備えたことを特
徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021698A JP2523152B2 (ja) | 1988-02-01 | 1988-02-01 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021698A JP2523152B2 (ja) | 1988-02-01 | 1988-02-01 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196643A true JPH01196643A (ja) | 1989-08-08 |
| JP2523152B2 JP2523152B2 (ja) | 1996-08-07 |
Family
ID=12062289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021698A Expired - Fee Related JP2523152B2 (ja) | 1988-02-01 | 1988-02-01 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523152B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155551A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | アドレス変換方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
| JPS6266350A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | キヤツシユ・メモリ |
-
1988
- 1988-02-01 JP JP63021698A patent/JP2523152B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
| JPS6266350A (ja) * | 1985-09-18 | 1987-03-25 | Nec Corp | キヤツシユ・メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155551A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | アドレス変換方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2523152B2 (ja) | 1996-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4722049A (en) | Apparatus for out-of-order program execution | |
| US4524416A (en) | Stack mechanism with the ability to dynamically alter the size of a stack in a data processing system | |
| US4989140A (en) | Single chip pipeline data processor using instruction and operand cache memories for parallel operation of instruction control and executions unit | |
| JPH0361214B2 (ja) | ||
| TWI666551B (zh) | 以複數個引擎作資源與互連結構的分散式分配以支援指令序列的執行 | |
| US4348724A (en) | Address pairing apparatus for a control store of a data processing system | |
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| JPH05508495A (ja) | 多重プロセッサ用大域レジスタ | |
| US5339397A (en) | Hardware primary directory lock | |
| US5420997A (en) | Memory having concurrent read and writing from different addresses | |
| US5197145A (en) | Buffer storage system using parallel buffer storage units and move-out buffer registers | |
| JPH01196643A (ja) | アドレス変換方式 | |
| JPS626261B2 (ja) | ||
| US6195747B1 (en) | System and method for reducing data traffic between a processor and a system controller in a data processing system | |
| JPS63284648A (ja) | キャッシュメモリ制御方法 | |
| US4348723A (en) | Control store test selection logic for a data processing system | |
| JPH1097465A (ja) | マルチプロセッサシステム | |
| JP7006858B1 (ja) | 情報処理装置及び情報処理方法 | |
| JPH0552539B2 (ja) | ||
| JPH01177145A (ja) | 情報処理装置 | |
| JPH0285943A (ja) | データ処理装置 | |
| JPH0452986B2 (ja) | ||
| JPS58166585A (ja) | バッファ記憶制御方式 | |
| JPH01226056A (ja) | アドレス変換回路 | |
| JPH0679296B2 (ja) | 多重仮想アドレス空間アクセス方法およびデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |