JPH04155551A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 オペランド用と命令用の２系統のＴＬＢとキャッシュメ
モリをもち、　　ＴＬＢのミスヒツト時に、共有の変換
テーブルをもつ動的アドレス変換機構（ＤＡＴ）により
アドレス変換を行う情報処理装置におけるアドレス変換
方式に関し。

ＤＡＴ変換において変換テーブルのエントリ読み出しの
際のキャッシュミス発生時のりトライでエントリアドレ
スの再計算を不要にすることを目的とし。

上記変換テーブルの読み出しアドレスを記憶する読み出
しアドレス記憶手段を設け、変換テーブルの読み出しの
際にキャンシュメモリのミスヒツトが発生し、そのリト
ライのため変換テーブルの再読み出し要求が行われた時
、上記読み出しアドレス記憶手段に先に記憶された読み
出しアドレスを読み出して出力するように構成した。

〔産業上の利用分野〕

本発明は、オペランド用と命令用の２系統のＴＬＢとキ
ヤ・７シユメモリをもち、　　ＴＬＢのミスヒツト時に
、共有の変換テーブルをもつ動的アドレス変換機構（Ｄ
ＡＴ）によりアドレス変換を行う情報処理装置における
アドレス変換方式に関する。

オペランドや命令のフェンチ要求があるとフェッチ要求
アドレスの仮想、アドレスを実アドレスに変換しなけれ
ばならない。この変換はＤＡＴを用いて行われるが、変
換結果の仮想アドレスと実アドレスの対応情報はＴＬＢ
に登録され１次に同しアドレスについて変換要求があっ
た場合には、　　ＴＬＢから迅速に変換結果が得られる
ようになっている。

しかしＴＬＢの参照でＴＬＢに対応情報がなくミスヒツ
トとなった場合には、　　ＤＡＴを用いてアドレス変換
が行われる。

ＤＡＴのアドレス変換では、変換テーブルのエントリア
ドレスを求める演算が行われ、得られたエントリアドレ
スを用いて変換テーブルが参照される。変換テーブルは
主記憶上にあり、アクセスはオペランド用のキャッシュ
メモリを介して行われる。しかしキャッシュメモリの参
照で、キャッシュメモリ上に要求データがないときミス
ヒツトとなり、主記憶から要求データをムーブインした
あと再度参照（リトライ）が行われる。このキャソノユ
メモリ参照のりトライ時に変換テーブルのエントリアド
レスを求める演算が再度行われ１時間がかかっていた。

本発明は、このようなりＡＴの変換テーブルアクセス時
におけるキャッシュメモリのミスヒツトの際の処理を効
率化する手段を提供する６ 〔従来の技術〕 従来、処理の多様化と共に、命令専用のＴＬＢおよびＣ
ＡＣＨＥと、オペランド専用のＴＬＢおよびＣＡＣＨＥ
をそれぞれ別々に設け、アクセス系統を命令側よオペラ
ンド側とで出来るかぎり独立させ。

別個にアクセス可能とする事によって、処理速度の高速
化が図られてきた。アドレス変換機構も例外ではなく、
双方の変換要求を並列に処理しろる機構を備えることで
、高速化が図られてきた（特開平１−１９６６４３号公
報参照）。この命令とオペランドとで並列にアドレス変
換を行える機構を並列ＤＡＴ　（Ｐａｒａｌｌｅｌ−Ｄ
ＡＴ）　　と呼ぶ。

アドレス変換機構は、仮想記憶方式を実現するための動
的アドレス変換（ＤＡＴ）を行うものである。

その手順は、第４図に示すようにセグメントテーブルＳ
ＴとページテーブルＰＴの２レヘルのテーブル検索によ
って論理アドレスをシステムアドレスに変換するもので
ある。まず論理アドレスの一部をセグメントテーブルイ
ンデソクスとして、これをセグメントテーブルオリジン
アドレスＳＴＯに加算したアドレスでセグメントテーブ
ルエントリをフェッチしてページテーブルオリジンアド
レスＰＴＯを求め、続いて論理アドレスの別の一部をペ
ージテーブルインデックスとしてページテーブルオリジ
ンアドレスＰＴＯに加算したアドレスでページテーブル
エントリをフェッチしてページフレームアドレスを求め
、先の論理アドレスの一部（ページ内インデツクス）を
ページフレームアドレスの下位に付加する事でシステム
アドレス（実アドレス）を作成して、要求元に返却する
ものである。

第５図は従来のアドレス変換機構の例、第６図は従来の
テーブルエントリアドレス算出部の例。

第７図は従来の制御回路の例、第８図は従来方式による
タイムチャートを示す。

第５図において、　　１１はオペランド用ＴＬＢ。

１２はオペランド用キャッシュメモリ、１４　は命令用
ＴＬＢ、　　１５は命令用キャンシュメモリ、１６はテ
ーブルエントリアドレス算出部、５１はオペランドアド
レスとテーブルエントリアドレスとを切り換えるセレク
タ、５２はオペランドワードレジスタ、５３は命令ワー
ドレジスタを表す。

従来、処理の多様化と共に、第５図が示すように、オペ
ランド専用のＴＬＢ　（ＴｒａｎｓｌａｔｉｏｎＬｏｏ
ｋａｓｉｄｅ　Ｂｕｆｆｅｒ）１１およびキャンシュメ
モリ１２と、命令フエ・ソチ専用のＴＬＢ　１４および
キャッシュメモリ　１５とをそれぞれ別々に設け、アク
セス系統をオペランド側と命令側とで、できるだけ独立
させて、別個にアクセス可能とすることによって、処理
速度の高速化が図られてきた。しかしながら、アドレス
変換機構におけるテーブルエントリアドレス算出部（Ｄ
ＡＴ回路）１６はオペランド側と命令側とで共有されて
おり、命令側でＴＬＢがミスヒントしたとするとこのア
ドレス変換機構に対してアドレス変換要求（ＩＰ−ＤＡ
Ｔ−ＲＥＱ）が出され。

別の命令のアドレス変換が実行中でなければ該要求は直
ちに受け付けられる　（ＩＦ−ＤＡＴ−ＡＣＫ）。しか
し、オペランドと命令とが同時にＴＬＨにおいてミスヒ
ントした場合には、どちらか一方（例えばオペランド側
）を優先させ、他方の変換要求は、優先的に選択された
一方のアドレス変換動作の紡了を待たなければならなか
った。

仮想記憶方式を実現するために動的アドレス変換（ＤＡ
Ｔ）の場合、従来のテーブルエントリアドレス算出部１
６は１例えば第６図に示すようになっている。

第６図において、　十〇Ｐ−ＤＡＴ−ＡＤＲ５と＋ＩＦ
−ＤＡＴ−ＡＤＲ３は、それぞれオペランドアドレスと
命令フェッチアドレスの仮想アドレスの一部であり。

ＳＴＯはセグメントテーブルの先頭アドレスを示すセグ
メントテーブルオリジンであり、　＋　０Ｐ−ＣＡＣＨ
Ｅ−ＤＡＴＡは、オペランド用キャッシュメモリから読
み出されたページテーブルオリジンＰＴＯのデータであ
る。

また０Ｐ−５ＴＯＲはオペランド・セグメントテーブル
オリジンレジスタ、　ＩＰ−３ＴＯＲは命令・オペラン
ド・セグメントテーブルオリジンレジスタ、０ｐＰＴＯ
Ｒはオペランド・ページテーブルオリジンレジスタ、Ｉ
Ｆ−ＰＴＯＲは命令ページテーブルオリジンレジスタ、
　０Ｐ−５ＥＧ４Ｘはオペランド・セグメントテーブル
インデノクスレジスク、　０Ｐ−ＰＡＧＥ−１χはオペ
ランド・ページテーブルインデックス、　ＩＰ−ＳＥＧ
−ＩＸは命令・セグメントインデックスレジスタ。

ＩＰ−ＰＡＧＥ−ＩＸは命令・ページインデックスレジ
スタである。

またＳＥＬ　１は、オペランドＤＡＴ変換モード十ＯＰ
−ＤＡＴ−ＭＯＤＥがＯＮのときａ側を選択し、　ＯＦ
Ｆのときｂ側を選択するセレクタであり、　　５ＥＬ２
はオペランドおよび命令ＤＡＴセグメントモードＯ１−
ＤＡＴ−５ＥＧ−ＭＯＤＥがＯＮのときａ側を選択し、
　　ＯＦＦのときｄ側を選択するセレクタである。

更に、　ＡＤＤＥＲはテーブルエントリアドレスを演算
する加算器であり、　　ＴＡＢＬＥ−ＥＮＴＲＹ−ＡＤ
Ｒ３は演算結果を格納するテーブルエントリアドレスレ
ジスタである。

動作手順は、２レヘルのテーブル検索によって仮想（論
理）アドレスをシステムアドレスに変換するものであり
、まず仮想アドレスの一部を、セグメントテーブルイン
デックス５ＥＧ−ＴＮＤＥＸとして。

これと所定のレジスタ５ＴＯＰに格納されたセグメント
テーブル先頭アドレスとを加算器ＡＤＤＥＲにより加算
し、エントリアドレスが計算される。

エントリアドレスは一部ランチされた後に、オペランド
用キャッシュメモリに対してテーブルエントリの読み出
しを要求（ＯＰ−ＣＡＣＨＥ−ＲＥ（］−ＦＯＲ−ＩＰ
）し、　　０Ｐ−ＣＡＣＨＥ−ＤＡＴＡ−ＶＡＬ−ＰＯ
ｌｌｉＦ　カ上カルと同時にオペランド用キャッシュメ
モリよりテーブルエントリを読み出す。

セグメントモード（０１−ＤＡＴＳＥＧ−ＭＯＤＥ　；
セグメントテーブル−ページテーブル）の場合には、読
み出されたエントリアドレス（−ページテーブル先頭ア
ドレス）をテーブルアドレスとしてページモード（０１
−ＤＡＴ−ＰＡＧＥ−ＭＯＤＥ　、ページテーブル−ベ
ージフレームアドレス）に移り、　　ＭＤＩ）Ｅｌ？よ
り上記の動作を繰り返す。

ページモードの場合には、読み出されたエントリアドレ
ス（−ページフレームアドレス）に、ページ内インデッ
クスを付加し、システムアドレスを作成しＩＰ側に返却
する。オペランド側の動作も命令側と同様である。第７
図に以上の制御回路を示す。

第６図に示す回路は、第７Ａ図ないし第７Ｃ図に示す各
制御回路が発生する制御信号ムこまって制御される。

第７Ａ図ないし第７Ｃ図において、０１ないし０１３は
オア回路、ＡｌないしＡ１２はアンド回路。

ＬｌないしＬＩＯはラッチを表す。次に各回路の基本的
な機能を説明する（キャッシュミスに基づくりトライ機
能については後述）。

第７Ａ図（イ）に示す回路は、オペランド側のアドレス
変換開始（ＯＰ−ＤＡＴ−ＡＣＫ）とビジー（ＯＰ−Ｄ
ＡＴ−ＢＵＳＹ）を指示する回路である。オペランド側
のアドレス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ）があり、
このときオペランド側がビジーでないか、変換が終了（
ＯＰ−ＤＡＴ−ＥＮＤ）　　していれば、変換開始とな
り、ラッチＬ１がセントされる。変換終了により、う。

チＬ１はリセットされる。なお、ランチＬｌ（他のラッ
チも同様ンは七／ト優先である。

第７ＡＩＦ（ロ）に示す回路は、第７Ａ図（イ）に示す
回路と同様な命令側の回路である。

第７Ａ［Ｆ（ハ）に示す回路は、オペランド側のセグメ
ントテーブルへのアクセスモード（ＯＰ−ＤＡＴ−３Ｅ
Ｇ−ＭＯＤＥ）およびページテーブルへのアクセスモー
ド（ＯＰ−ＤＡＴ−ＰＡＧＥ−ＭＯＤＥ）の信号を作り
出す回路である。オペランド側のアドレス変換開始（Ｏ
Ｐ−ＤＡＴ−ＡＣＫ）の信号によって、ラッチＬ３はセ
ットされ、セグメントテーブルのアクセスモードになる
。セグメントテーブルからの読み出しデータが有効（Ｏ
Ｐ−ＣＡＣ）ＩＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ）
　ニなると、ラッチＬ３はリセットされ、ラッチＬ４が
セットされて、ページテーブルのアクセスモードに変わ
る。

次に、ページテーブルからの読み出しデータが有効（Ｏ
Ｐ−ＣＡＣＨＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ）　
ニなツタ時点で。

ラッチＬ４がリセットされ、動的アドレス変換終了（Ｏ
Ｐ−ＤＡＴ−ＥＮＤ）　　となる。

第７Ｂ図（ニ）に示す回路は、第７Ａ図（ハ）に示す回
路と同様な命令側のアクセスモードを管理する回路であ
る。ただし、オペランド側と命令側との加算器使用要求
が同時に発生した場合、オペランド側を優先させるため
に、ランチＬ６．　ランチＬ８のセット条件には、第６
図に示す加算器が次のサイクルにオペランド側に使われ
るという信号（ＯＰ−ＤＡＴ−ＭＯＤＥ）がないことが
含まれている。

この競合時のために、ラッチＬ５．ラッチＬ７により９
次のモードに移ることを指示する信号を。

１τ分、保持するようにしている。

第７Ｂ図（ホ）に示す回路は、アドレス変換テーブルの
アクセスのための、キャッシュへのリクエスト信号（Ｏ
Ｐ−ＣＡＣＨＥ−ＲＥＱ−ＦＯＲ−ＯＰ、　０Ｐ−ＣＡ
Ｃ）ＩＥ−ＲＥＱ−ＦＯＲ−ＩＰ）を作り出す回路であ
る。また、セグメントモードとページモードに関する全
体のモード信号＜Ｏｒ−ＤＡＴ−５ＥＧ−ＭＯＤＥ、θ
Ｉ−ＤＡＴ−ＰＡＧＥ−ＭＯＤＥ）を作り出す。これら
の信号によって、第６図に示すＳＥＬ　１　、　ＳＥＬ
　２の切り換え信号（＋　ＯＰ−ＤＡＴ−ＭＯＤＥ、　
＋０ｌ−１）ＡＴ−５ＥＧ−門０［ＩＥ）が作り出され
る。

第７Ｃ図（へ）は、オペランドと命令側の動的アドレス
変換のセグメントテーブルアクセスおよびページテーブ
ルアクセスのりトライ信号と。

５ＴＯＲ，ＰＴＯＲ，セグメントテーブルインデックス
。

ページテーブルインデックスなどに対するセット信号を
発生する回路である。

たとえばラッチＬ９は１オペランド側のＤＡＴのセグメ
ントモード゛Ｊしへのアクセスモード＋ＯＰ−ＤＡＴ−
５ＥＧ−ＭＯＤＥの中にキャッシュミス十〇Ｐ−ＣＡＣ
）ＩＥ−ＤＡＴＡ−ＭＩＳＳ−ＦＯＲ−ＯＰが発生する
と、セグメントテーブルアクセスのりトライ信号子ＲＥ
ＴＲＹ−ＯＰ−ＤＡＴ−５ＥＧを出力する。またオペラ
ンド側のＤＡＴ変換開始信号十〇Ｐ−ＤＡＴ−ＡＣＫに
基づいて、オペランド側のセグメントテーブルオリジン
レジスタセット信号＋５ＥＴ−ＯＰ−５ＴＯＲ、セグメ
ントテーブルインデックスセット信号子５ＥＴ−ＯＰ−
ＰＡＧＥ−ＩＸを発生する。

次にキャッシュミス発生時のりトライについて説明する
。第７Ｃ図（へ）で０Ｐ−ＣＡＣＨＥ−ＤＡＴＡ。

ＭＸｓｓ−ＦＯＲ−ＯＰまたはＯＰ−ＣＡＣｆｌＥ−１
１ＡＴＡ−ＭＩＳＳ−ＦＯＲ−ＩＰがＯＮになると、そ
のときのテーブルアクセスモ−ドにより定まるＡ９〜Ａ
１２０１つからりトライ要求が生じ、第７Ａ図（ハ）あ
るいは第７Ｂｌｆｆｌ（ニ）の０９〜０１２のいずれか
の入力がＯＮになり、変換テーブルアクセスの実行指示
が出される。

この結果、リトライ要求は通常のＤＡＴ変換要求と同し
ように処理され、第６図の加算器ＡＤＤＥＲにより、テ
ーブルエントリアドレスの再計算が行われ。

キャッシュアクセスが実行される。

第７Ａ図ないし第７Ｃ図に示す各制御回路により、第６
図に示すテーブルエントリアドレス算出部を動作させる
ことによって、オペランド側のアドレス変換要求（ＯＰ
−ＤＡＴ−ＲＥＱ）と命令側のアドレス変換要求（ＩＰ
−ＤＡＴ−ＲＥＱ）とが同時に発生した場合、その動作
は、第８図に示すタイムチャートのようになる。

０Ｐ−ＤＡＴ−ＲＥＱおよびＩＰ−ＤＡＴ−ＲＥＱによ
り、０Ｐ−ＤＡＴ−＾ＣにおよびＩＰ−ＤＡＴ−ＡＣ）
［が立ち９次に叶−ＤＡＴ−ＢＵＳＹおよびＩＰ−ＤＡ
Ｔ−ＢＵＳＹになる。しかし、オペランド側が優先して
、その要求が取り上げられ。

ＯＰ−ＤＡＴ−ＭＯＤＥになり、その後１τ連れて、　
　ＩＦ−ＤＡＴ−ＭＯＤＥになる。そして、順次、セグ
メントテーブルのエントリへのアクセスが行われ、デー
タが読み出された時点で、それぞれページテーブルへの
アクセスが行われる。

ところで、オペランド用キャッシュメモリに対してテー
ブルエントリの読み出しを要求しても。

キャッシュメモリからのテーブルの読み出しに失敗する
場合がある。

この場合第７Ｃ図（へ）で、　　０Ｐ−ＣＡＣＦＩＥ−
ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＩＰが上がらずにＯＰ−Ｃ
ＡＣＨＥ−ＤＡＴＡ−ＭＩＳＳ−ＦＯＲ−ＩＦが上がり
、テーブルエントリの要求をやりなおさなければならな
い。

この場合、従来方式においては再度ＡＤＤＥＲを使用し
エントリアドレスを求めなおしていた。この際１丁度オ
ペランド側のＤＡＴ要求と重なると両方同時には八〇Ｄ
ＥＲを使用できないために、一方が待たなければならな
いという欠点があった。

また、命令側とオペランド側とでセグメントテーブルオ
リジンレジスタ５ＴＯＲ（ＳＥＧＭＥＮＴ　ＴＡＢＬＥ
ＯＲＩＧＩＮ　ＲＥＧＩＳＴＥＲ）　　とページテーブ
ルオリジンレジスタＰＴＯＲ（ＰＡＧＥ　ＴＡＢＬＥ　
０ＲｒＧ４Ｎ　ＲＥＧＩＳＴＥＲ）を別個に持たねばな
らず、そのセレクタを含めて物量が多くなるという問題
があった。

〔発明が解決しようとする課題〕

本発明は、動的アドレス変換において３変換テーブルの
エントリを読み出す際のキャンシュミスの発生によるリ
トライでエントリアドレスの再計算を不要にすることを
目的としている。

〔課題を解決するための手段〕

本発明は、変換テーブルのエントリアドレス算出結果を
、そのアドレスを用いてキャッシュを参照した際に生じ
得るキャッシュミスのりトライ使用可能にするもので、
動的アドレス変換機構では。

オペランド用だけあるいは命令用だけのテーブルエント
リアドレスを連続して算出させないことに着目して、算
出結果のテーブルエントリアドレスをオペランド用と命
令用とで別々に記憶するアドレス記憶手段（レジスタ）
を設け、たとえばオペランド用のテーブルエントリアド
レスを算出してオペランド用のアドレス記憶手段に記憶
させた後命令用のテーブルエントリアドレスが算出され
たなら命令用のアドレス記憶手段に格納し、先行するオ
ペランド用のテーブルエントリアドレスの値が破壊され
ないように、リトライ時のアドレスに使用できるように
するものである。

第１図は１本発明の原理構成図である。

第１図において、　　１１はオペランド用ＴＬＢ　（Ｏ
Ｐ−ＴＬＢ）　、　　１２はオペランド用キャッシュメ
モリ（ＯＰ−ＣＡＣＨｆり　、　　１６はテーブルエン
トリアドレス算出部、　　１７はテーブルエントリアド
レスを算出するための演算要素のテーブル先頭アドレス
とインデックスをオペランド用と命令用あるいはセグメ
ントテーブル用とページテーブル用に選択入力する入力
選択回路、１８はテーブル先頭アドレスとインデックス
とを加算してテーブルエントリアドレスを求める加算器
、１９と２０は算出結果のオペランド用と命令用のテー
ブルエントリアドレスを格納するオペランド・テーブル
エントリアドレスレジスタと命令・テーブルエントリア
ドレスレジスタ、　　２１　はテーブルエントリアドレ
ス夏山の手順を制御する制御回路である。また５１はオ
ペランドアドレスとテーブルエントリアドレスとを切り
換えるセレクタ、５２はオペランドワードレジスタ、５
３は命令ワードレジスタである。

制御回路２１は、要求の受け付は状態やビジー状態のチ
エツクを行い、オペランド側の処理または命令側の処理
に関するモードを切り換える。またこのとき、オペラン
ド・テーブルエントリアドレスレジスタ１９と命令・テ
ーブルエントリアドレスレジスタ２０の書き込みと読み
出しをモードにしたがって制御する。

制御回路２１は、オペランドと命令について。

動的アドレス変換要求があった場合、直前に受け付けた
要求と同種のものが処理中であれば受け付けを禁止し、
異種のもののみを受け付は可能にする。ただしアドレス
変換処理が終了すれば異種。

同種を問わず要求を受け付ける。

〔作　用］ 第１図において、命令制御部ＩＩからオペランドあるい
は命令のフェッチ要求があると、０Ｐ−ＴＬＢ　１１あ
るいはＩＦ−ＴＬＢ　１４の対応するもので仮想アドレ
スを実アドレスに変換される。次に変換結果の実アドレ
スを用いて対応する０Ｐ−ＣＡＣＨＥ　１２あるいはＩ
Ｐ−ＣＡＣＨＥ　１５をアクセスし、読み出されたオペ
ランドあるいは命令がそれぞれＴＷＲ５２あるいはＩＷ
）ｌ　５３を経由して出力される。

しかしＴＬＢ変換に失敗した場合には、テーブルエント
リアドレス算出部１６に対して動的アドレス変換ＤＡＴ
要求が出される。

テーブルエントリアドレス算出部１６の制御回路２１は
、　　ＤＡＴ要求の受け付は制御を行い、受け付けた後
モード設定を行い、入力選択回路１７を制御して、加算
器１８にテーブルエントリアドレスの算出に必要なデー
タを入力させる。加算器１８で算出されたテーブルエン
トリアドレスはテーブルエントリアドレスレジスタ１９
と２０のいずれか対応するものに書き込ませる。書き込
まれたテーブルエントリアドレスレジスタ１９あるいは
２０のテーブルエントリアドレスは０Ｐ−ＴＬＢ　１１
に送られ、　　０Ｐ−ＣＡＣ）ＩＥ　１２上のテーブル
のアクセスが行われる。

テーブルエントリアドレス算出部１６による基本となる
動作は１種々のアドレス変換に必要となる主記憶上のセ
グメントテーブルやページテーブルなどの先頭アドレス
とそのエントリアドレスとを求め、エントリをフェッチ
するというものであり、テーブルの多重度に応して、こ
の動作を繰り返すものである。そして最終的にＤＡＴ要
求された仮想アドレスに対応する実アドレスが求められ
。

ＤＡＴ要求元のＴＬＢに書き込みが行われる。

このようなりＡＴ変換の過程で変換テーブルのエントリ
をキャッシュから読み出すのに失敗した場合には、リト
ライが行われるが、そのときの再要求に用いるエントリ
アドレスは、前回の読み出しで用いたテーブルエントリ
アドレスレジスタ１９または２０に保持されているもの
が直ちに読み出され、　　ＴＬＢへ送出される。このと
きオペランド側あるいは命令側から次のＤＡＴ要求があ
れば１通常と同様の受け付は制御が行われる。

このように本発明では、　　ＤＡＴ変換におけるエント
リ読み出しの際にリトライが発生してもエントリアドレ
スの再計算は不要となるので加算器は他のＤＡＴ要求の
処理に使用できる。

〔実施例〕

第２図は、第１図のテーブルエントリアドレス算出部１
６において、制御回路２１を除いた残りのテーブルエン
トリアドレス発生回路の実施例構成を示したものである
。

この第２図の実施例構成が第６図に示されている従来例
の構成と異なる点は、第６図のオペランド用と命令州別
々のセグメントテーブルオリジンレジスタ０Ｐ−３ＴＯ
Ｒ，ＩＰ−５ＴＯＲおよびページテーブルオリジンレジ
スタ０Ｐ−ＰＴＯＲ，ＩＦ−ＰＴＯＲが、第２図の実施
例ではそれぞれオペランド・命令共用の０ｒ−５ＴＯＲ
および０ｌ−ＰＴＯＩ？に単一化されていること。

したがってこれらを選択するセレクタＳＥＬ　１も除か
れていること、他方、第６図の従来例では単一であった
テーブルエントリアドレスレジスタＴＡＢＬＥ−ＥＮＴ
ＲＹ−ＡＤＲＳが、第２図の実施例では、オペランド・
テーブルエントリアドレスレジスタ０Ｐ−ＴＡＢＬＥ−
ＥＮＴＲＹ−ＡＤＲＳと命令・テーブルエントリアドレ
スレジスタＩＰ−ＴＡＢＬＥ−ＥＮＴＲＹ−ＡＤＲＳと
に２重化され、オペランド用のテーブルエントリアドレ
スと命令用のテーブルエントリアドレスとを分離して保
持できるようにしたこと、である、その他の共通の構成
については、第６図について説明した内容が基本的には
第２図にも適用できるものである。

第２図の構成により、たとえば命令側のアドレス変換中
のｏｐｌｃＡｃｕＥへのエントリ読み出し要求で、キャ
ッシュミスが発生し、　　０Ｐ−ＣＡＣＨＥ−ＤＡＴＡ
−台ｌ５Ｓ−ＦＯＲ−ＩＰが返されると（第３図により
後述）。

ＩＰ−ＴＡＢＬＥ−ＥＮＴＲＹ−ＡＤＲＳより直接、再
度のｏｐ−ＣＡＣ）ＩＥへのエントリ読み出し要求が出
される。

第３Ａ図ないし第３Ｃ図は、第２図のテーブルエントリ
アドレス発生回路を制御する制御回路（第１図の２１）
の実施例構成を示したものである。

第３Ａ図および第３ＢｌｌｉｌＯの（イ）ないしくチ）
は要素となる論理回路であり、各論理回路（イ）ないし
くチ）の相互接続関係は第３Ｃ図に示されている。

第３Ａ図ないし第３Ｃ［ｉ４の番号のないし［相］は各
制御信号と一義的に対応づけられている。またＱ内の番
号は論理回路出力の同一番号の制御信号が入力されたも
のであることを示している。

第３Ｃ図において、制御回路２１の左側の信号が入力信
号であり右側の信号が出力信号である。

出力信号［相］、［相］、■ないし［相］は、第２図の
テーブルエントリアドレス発生回路のセレクタ切り換え
信号およびレジスタのセット信号となり、第２図中に対
応する番号を用いて示しである。

第３Ａ図（イ）の論理回路は、オペランド側のアドレス
変換開始（ＯＰ−ＤＡＴ−八Ｃ１■）とビジー（ＯＰ−
ＤＡＴ−ＢＵＳＹ■）を指示する。オペランド側のアド
レス変換要求（ＯＰ−ＤＡＴ−ＲＥＱ■）があり、この
ときオペランド側がビジーでないか、変換が終了（ＯＰ
−ＤＡＴ−ＥＮＤ■′）シていれば、変換開始となり、
ラッチＬ１がセットされる。変換終了（ＯＰ−ＤＡＴ−
ＥＮＤ［相］′）により、ラッチＬ１はリセットされる
。なお、ラッチＬｌ（他のラッチも同様）はセット優先
である。

第３Ａ図（ロ）の論理回路は、命令側のアドレス変換要
求（ＩＰ−ＤＡＴ−ＲＥＱ■）がある場合の受け付け、
つまりアドレス変換開始（ＩＰ−ＤＡＴ−八ＣＫ■）と
ビジー（ＩＰ−ＤＡＴ−Ｂ［ＩＳＹ■）を指示し、変換
終了（ＩＦ−ＤＡＴ−ＥＮＤ［相］′）によりリセット
される。

第３Ａ図（ハ）の論理回路は、オペランド側のセグメン
トテーブルへのアクセスモード（ＯＰ−ＤＡＴ−３ＥＧ
−ＭＯＤＥ■）およびページテーブルへのアクセスモー
ド（ＯＰ−ＤＡＴ−ＰＡＧＥ−）’ｌ０ＤＥ　＠）の信
号を作り出す。

オペランド側のアドレス変換開始（ＯＰ−ＤＡＴ−ＡＣ
Ｋ■′）の信号によって、セグメントテーブルアクセス
実行（ＯＰ−ＤＡＴ−３ＥＧ−Ｇｏ■）となり、ラッチ
Ｌ３はセットされ、セグメントテーブルのアクセスモー
ドになる。キャッシュからのセグメントテーブル読み出
しデータが有効（ＯＰ−ＣＡＣＨＥ−ＤＡＴＡ−ＶＡＬ
−ＦＯＲ’−ＯＰ■）になると、ラッチＬ３はリセット
され、ページテーブルアクセス実行（ＯＰ−ＤＡＴ−Ｐ
ＡＧＥ−ＧＯ［相１）となりラッチＬ４がセントされて
、ページテーブルのアクセスモード（ＯＰ−ＤＡＴ−Ｐ
ＡＧＥ−ＭＯＤＥ■）に変わる０次に、キャッシュから
のページチーフル読み出シデータが有効（ＯＰ−ＣＡＣ
ＨＥ−ＤＡＴＡ−ＶＡＬ−ＦＯＲ−ＯＰ■）になった時
点で、ラッチＬ４がリセットされ、動的アドレス変換終
了（ＯＰ−ＤＡＴ−ＥＮＤ■）となる。

第３Ａ図（ニ）の論理回路は、第３Ａ図（ハ）に示す回
路と同様な命令側のアクセスモードを管理する回路であ
る。ただし、オペランド側と命令側との加算器使用要求
が同時に発生した場合、オペランド側を優先させるため
に、ラッチＬ６．ラッチＬ８のセット条件には、第２図
に示す加算器が次のサイクルにオペランド側に使われる
という信号（ＯＰ−ＤＡＴ−ＭＯＤＥ　＠）がないこと
が含まれている。この競合時のために、ラッチＬ５．　
ラッチＬ７により１次のモードに移るこよを指示する信
号を、１τ分、保持する。

第３Ｂ図（ホ）論理回路は、アドレス変換テーブルのア
クセスのための、キャッシュへのリクエスト信号（ＯＰ
−ＣＡＣＨＥ−ＲＥＱ−ＦＯＲ−ＯＰ　＠、　０Ｐ−Ｃ
ＡＣＨＥ−ＲＥＱ−ＦＯＲ−ＩＦ［相１）を作り出す回
路である。

オペランド側の信号■′、■′および命令側の信号［相
］ｒ　、　＠＋　によってそれぞれオペランドモード（
ＯＰ−ＤＡＴ−ＭＯＤＥ　＠）または、命令モード（１
Ｆ−ＤＡＴ−ＭＯＤＥ　＠）　　になり、前記したキャ
ッシュへのリクエスト信号＠、＠が設定される。リクエ
スト信号＠、［相］は、それぞれキャッシュミス　（Ｏ
Ｐ−ＣＡＣＨＥ−ＤＡＴＡ−ＭＩＳＳ−ＦＯＲ−ＯＰ［
相］、　ＯＰ−ＣＡＣＨＥ−ＤＡＴＡ−ＭＩＳＳ−ＦＯ
Ｉ？−ＩＦ［相１）によっても設定さる。

また■′、［相］′の信号によって、オペランド命令共
通のセグメントモード（Ｏｒ−ＤＡＴ−５ＥＧ−ＭＯＩ
）Ｅ＠）が設定され、そして［相］′■′の信号によっ
て。

オペランド・命令共通のページモード（Ｏｌ−ＤＡＴ−
ＰＡＧＥ−ＭＯＤＥ　＠）が設定される。０と＠のモー
ド信号は、第２図のセレクタＳＥＬ　１　、　ＳＥＬ　
２を切り換える信号として使用される。

第３Ｂ図（へ）の論理回路は■′、■′の信号から、第
２図ｆ７）レジスタ０Ｐ−５ＥＧ−ＩＸ、　０Ｐ−ＰＡ
ＧＥ−ＩＸ。

ＩＰ−５ＥＧ−ＩＸ、　　ＩＰ−ＰＡＧＥ４に、　０ｌ
−５ＴＯＲをセットする信号［株］、Ｏ，＠、＠、Ｏが
作られる。

第３Ｂ図（ト）の論理回路は、■、［相］のキ’ｒ　７
シユ・バリッド信号から、第２図のレジスタ０ｌ−ＰＴ
ＯＲをセットする信号［相］が作られる。

第３Ｂ図（チ）の回路は、オペランドモード信号＠′と
命令モード信号Φ′から、それぞれ第２図のオペランド
・テーブルエントリアドレスレジスタ０Ｐ−ＴＡＢＬＨ
−ＥＮＴＲＹ−ＡＤＲ３と命令・テーブルエントリアド
レスレジスタＩＦ−ＴＡＢＬＥ−ＥＮＴＲＹ−ＡＤＲ３
をセットする信号０．Ｏを作っている。

次にキャッシュミスによるエントリ読み出し失敗時の制
御について説明する。

第３Ｂ図（ホ）の回路において、　　０Ｐ−ＣＡＣ）Ｉ
Ｅにミスヒツトが生しると、信号［相］、＠のいずれか
がＯＮになり、キャッシュへのリクエスト信号［相］。

＠のいずれかがＯＮになる。これにより第′２図のレジ
スタ０Ｆ−ＴＡＢＬＥ−ＥＮＴＲＹ−ＡＤＲ３とレジス
タＩＦ−ＴＡＢＬＥ−ＥＮＴＩ？Ｙ−ＡＤＲ５の一方か
らテーブルエントリアドレスが読み出され、キャッシュ
へのリクエストが行われる。このとき第３Ａ図（ハ）、
（ニ）のラッチＬ３．Ｌ４．Ｌ６．Ｌ８でセット状態に
あったものは、キャッシュ・バリッド信号■、＠がＯＮ
にならないことからリセットされず、モードは変化しな
い、他方、　（イ）、（ロ）の回路は。

通常と同様に他のＤＡＴ要求を受け付ける処理を行う。

〔発明の効果〕

以上の様に１本発明力式によれば、オペランド用のキャ
ッシュメモリに対するテーブルエントリの読み出しのや
りなおしが発生しても、加算器を使用する必要が無く、
オペランドと命令の一方が他方を必要以上に待たせる必
要が無くなり、また。

従来必要としていた５ＴＯＲ／ＰＴＯＲが命令側とオペ
ランド側とで共通化されるため、セレクタを含めた物量
が削減されるという効果がある。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明実施例に
よるテーブルエントリアドレス発生回路の構成図、第３
Ａ図、第３Ｂ図、第３Ｃ図は本発明実施例による制御回
路の構成図、第４図は動的アドレス変換の説明図、第５
図は従来のアドレス変換機構の例の説明図、第６図は従
来例のテーブルエントリアドレス発生回路の構成図、第
７Ａ図。 第７Ｂ図、第７Ｃ図は従来例の制御回路の構成図。 第８図は従来例のテーブルエントリアドレス算出部のタ
イムチャートである。 第１図中。 １１：オペランド用ＴＬＢ　（ＯＰ−ＴＬＢ）　。 １２：オペランド用キャッシュメモリ（ＯＰ−ＣＡＣ）
ＩＥ）　。 １４：命令用ＴＬＢ（ＩＰ−ＴＬＢ）。 １５：命令用キャッシュメモリ（ＩＰ−ＣＡＣＨＥ）。 １６：テーブルエントリアドレス算出部。 １ｌ二人力選択回路。 １８：加算器。 １９：オペランド・テーブルエントリアドレスレジスタ
。 ２０：命令・テーブルエントリアドレスレジスタ。 ２１：制御回路。 ５１：セレクタ。 ５２：オペランドワードレジスタ（ＯＷＲ）　。 ５３：命令ワードレジスタ（ＩｉｌＲ）。

Claims (3)

【特許請求の範囲】
1. （１）命令フェッチとオペランドフェッチのための別々
   のアクセス系を有し、それぞれのアクセス系が仮想アド
   レスと実アドレスとの対応情報を格納したＴＬＢと、キ
   ャッシュメモリを持ち、また両アクセス系に共通に仮想
   アドレスを実アドレスに変換する変換テーブルを持つ動
   的アドレス変換機構とを備えた情報処理装置において、
   上記変換テーブルの読み出しアドレスを記憶する読み出
   しアドレス記憶手段を設け、変換テーブルの読み出しの
   際にキャッシュメモリのミスヒットが発生し、そのリト
   ライのため変換テーブルの再読み出し要求が行われた時
   、上記読み出しアドレス記憶手段に先に記憶された読み
   出しアドレスを読み出して出力することを特徴とするア
   ドレス変換方式。
2. （２）請求項第（１）項において、アドレス記憶手段は
   オペランド用のアドレス記憶手段と命令用のアドレス記
   憶手段とを２重化して設けたものであり、これら２つの
   アドレス記憶手段を変換対象アドレスがオペランド用か
   命令用かにしたがって切り替え使用し、またオペランド
   側あるいは命令側からの動的アドレス変換要求は、現在
   同種の側からの要求を処理していない場合にのみ受け付
   けることを特徴とするアドレス変換方式。
3. （３）請求項第（２）項において、変換テーブルの先頭
   アドレスを保持するレジスタをオペランドと命令とで共
   用させることを特徴とするアドレス変換方式。