JPH0222750A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 命令側の主記憶アクセスと、オペランド側の主記憶アク
セスとを並列に行えるように、別個にアクセス系統を用
意し、且つ動的アドレス変換機構も命令側と、オペラン
ド側の双方で並列に変換処理を行うように構成されてい
て、仮想記憶方式をとる情報処理装置での、例えば、オ
ペランド側のアドレス変換方式に関し、 異なるページ間にまたがるオペランドデータ要求が出た
とき、或いは、ｎオペランド形式の命令を実行して、複
数個のオペランド要求が、別々のページ領域にあった場
合で、複数個のアドレス変換バッファ（ＴＬＢ）　　ミ
スが生じた場合の動的アドレス変換（ＤＡＴ）処理の効
率化を図ることを目的とし、例えば、該オペランド側の
アドレス変換を行う際、命令側の動的アドレス変換機構
を使用する手段を設けて、上記手段を用いて、オペラン
ド側の動的アドレス変換機構（ＯＡ−ＤＡＴ）で、オペ
ランド側の１つのアドレス変換処理を行うのに同期して
、命令側の動的アドレス変換機構（ＩＡ−ＤＡＴ）で、
他のオペランド側のアドレス変換処理を並列に行うよう
に構成する。

〔産業上の利用分野〕

本発明は、命令側の主記憶アクセスと、オペランド側の
主記憶アクセスとを並列に行えるように、別個にアクセ
ス系統を用意し、且つ動的アドレス変換機構も命令側と
、オペランド側の双方で並列に変換処理を行うよ・うに
構成されていて仮想記憶方式をとる情報処理装置での、
例えば、オペランド側のアドレス変換方式に関する。

従来から、データ処理の多重化（パイプライン化）と共
に、命令専用のアドレス変換バッファ（■へ−ＴＬＢ）
　、及びキャッシュメモリ（ＩＡ−ＣＡＣＨＥ）と、オ
ペランド専用のアドレス変換バッファ（ＯＡ−ＴＬＢ）
　。

及びキャッシュメモリ（ＯＡ−ＣＡＣＩＩＥ）とを、そ
れぞれ別々に設け、アクセス系統を命令側と、オペラン
ド側とでできる限り独立させ、別個にアクセスできるよ
うにすることによって、当該情報処理装置の処理速度の
高速化が図られてきた。

このような、命令とオペランドのアクセス経路を、それ
ぞれ、独立させ、双方での並列処理を可能とする方式を
、バーバード方式と呼んでいる。

この場合、動的アドレス変換機構（ＤＡＴ）は命令側と
オペランド側とで別個に用意する場合と、命令側とオペ
ランド側とで排他制御によって、使用時間の短い変換テ
ーブルエントリアドレスを算出するエントリアドレス算
出部（ＤＡＴ−Ａｄｄｅｒ）を共有する共有方式を採用
する場合とがある。

−ｉに、命令と、オペランドの双方でアドレス変換バッ
ファ（Ｔ’Ｌ、Ｂ）にミスヒントが生じた場合には、双
方のアドレス変換要求が重なることになるが、上記動的
アドレス変換機構（ＤＡＴ）を命令側と。

オペランド側とで別個に用意している場合には、該アド
レス変換の並列処理が可能である。

そして、上記共有方式を採っている場合においても、共
有部分は、前述のように使用時間の短いエントリアドレ
ス算出部（ＤＡＴ　−Ａｄｄｅｒ）だけであるので、ア
ドレス変換処理全体として見た場合には、やはり並列処
理が可能である。即ち、一方（例えば、オペランド）の
アドレス変換処理が終了してから他方（例えば、命令）
のアドレス変換を行う必要はない。

然して、オペランドアクセスで異なるページにまたがる
データアクセス要求が出された場合、それぞれのページ
でアドレス変換バッファ（ＴＬＢ）にミスヒツトすると
、オペランド側のアドレス変換要求が重なることになる
。又、２〜ｎオペランド形式の命令を実行して、オペラ
ンドアクセス要求が連続して出され、更に、それぞれが
別ページ領域にあり、且つ、アドレス変換バッファ（Ｔ
ＬＢ）にミスヒツトした場合にも同様の事態が生じる。

このような場合、該オペランドの動的アドレス変換機構
（ＯＡ−ＤＡＴ）は１つしかないので、逐次処理となり
、該オペランドのアドレス変換の処理効率が低下する問
題がある。

従って、このような場合にも、アドレス変換処理の効率
を低下させないアドレス変換方式が待たれていた。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来のアドレス変換方式を説明する図であって、（ａ）
は個別方式の場合を示し、（ｂ）は共有方式の場合を示
し、第４図は従来方式の問題点を説明する図であって、
（ａ）は個別方式の構成例を示し、（ｂ）は動作フロー
を示している。

先ず、第３図（ａ）に示した従来の個別方式のアドレス
変換方式について説明する。

この従来のアドレス変換方式においては、図示されてい
る如くに、アドレス変換バッファ（ＴＬＢ）と、キャッ
シュメモリ（ＣＡＣＨＥ）が、完全に、命令側とオペラ
ンド側とで切り離されており、別個のパイプラインとし
て並行動作が可能な構成になっている。

本図において、例えば、図示していない命令ユニット（
ＩＵ）からオペランドアクセス要求（オペランド要求と
もいう）（０＾−ＲＥＱ）があると、オペランド用アド
レス変換バッファ（ＯＡ−ＴＬＢ）　２１が参照され、
その仮想アドレス部が一致すると、その実アドレスによ
ってオペランド用キャッシュメモリ（ＯＡ−ＣＡＣＩＩ
Ｅ）　２３がアクセスされる。

該オペランド用アドレス変換バッファ（ＯＡ−ＴＬＢ）
２１の参照で、不一致が検出されると、オペランド用動
的アドレス変換機構（以下、０Ａ−ＤＡＴという）２２
に動的アドレス変換（以下、ＤＡＴという）要求が出さ
れ、該０Ａ−ＤＡＴ　２２からオペランド用キャッシュ
メモリ（ＯＡ−ＣＡＣ）ＩＥ）　２３にアドレス変換テ
ーブルのフェッチ要求が出され、何回かのテーブルフェ
ッチ後に得られた実アドレスを、ＤＡＴ変換結果として
、オペランド用アドレス変換バッファ（０＾−ＴＬＢ）
　２１に返送し、該オペランド用アドレス変換バッファ
（ＯＡ−ＴＬＢ）　２１に変換対として登録することで
、該ＤＡＴ変換処理が終了する。

命令要求の場合についても、同じように動作して、命令
用アドレス変換バッファ（ｌ＾−ＴＬＢ）　１１に変換
結果である変換対が登録される。

上記のようにして、この従来の個別方式によるＤＡＴで
は、オペランド側のアドレス変換処理と。

命令側のアドレス変換処理とが独立に動作することがで
きる。

尚、本図において、オペランド用キャッシュメモリ（Ｏ
Ａ−ＣＡＣＨＥ）　２３から命令用アドレス変換バッフ
ァ（ＩＡ−ＩＬＢ）　１１　＝＝＋メモリ用キャッシュ
メモリ（■Ａ−ＣＡＣＩ（Ｅ）　１３へのパス■は、オ
ペランドデータによる命令の書き換えの為のパスである
が、命令のオペランド側への書き込み処理は存在しない
ので、上記の逆のパスは存在しない。

次に、（ｂ）図によって、従来の共有方式によるアドレ
ス変換方式について説明する。

上記ＤＡＴの基本となる動作は、図示していない主記憶
上に用意されたアドレス変換テーブルの先頭アドレスを
求め、これに、仮想アドレスの一部をオフセットとして
加えることで、そのエントリアドレスを求め、該主記憶
（実際には、オペランドバッファメモリ（ＯＡ−ＣＡＣ
ＨＥ）　２３を通してアクセスされるが、以降において
は、該バッファメモリ（ＯＡ−ＣＡＣＨＥ）を主記憶を
含めた意味として使用する）より、該テーブルエントリ
をフェッチするというものであり、該アクセス変換テー
ブルの多重度に応じてこの動作を複数回繰り返すことに
なる。

通常、該エントリアドレスの算出よりもテーブルエント
リをフェッチする時間の方が長く、又、テーブルの多重
度も増加傾向にある（一般に、大きな仮想記憶空間に対
して、主記憶上に占める該アドレス変換テーブルの容量
を小さくしようとすると、この多重度が増加することに
なる）為、全アドレス変換期間のかなりの部分が、この
テーブルエントリのフェッチ時間となっている。

このテーブルフェッチ期間中、該アドレス変換機構（Ｏ
Ａ−ＤＡＴ）　２２はデータ待ちの状態で、上記エント
リアドレス算出部は使用されていないので、該エントリ
アドレス算出部の実質使用時間はかなり短いと考えられ
る。

この点に着目して、該エントリアドレス算出部（ＤＡＴ
−Ａｄｄｅｒ）の入力ポートを命令側と、オペランド側
で別々に用意し、該エントリアドレス算出部（ＤＡＴ−
Ａｄｄｅｒ）は、命令側と、オペランド側との排他制御
の下で共有する方式を、本願出願人は特願昭６３−２１
６９８号で開示している。

第３図（ｂ）に示した共有方式は、その概略ブロック図
で、オペランド用／命令用動的アドレス変換機構（０１
−ＤＡＴ）　４０の主体が上記エントリアドレス算出部
（ＤＡＴ−八ｄｄｅｒ）である。

このような共有方式においても、前述のように、咳エン
トリアドレス算出部（ＤＡＴ−Ａｄｄｅｒ）が動作する
時間は該テーブルフェッチ期間に比較して極めて短いの
で、実質的には、命令側とオペランド側でのアドレス変
換処理は並列動作が可能である。

以下、上記従来のアドレス変換方式での問題点を第４図
（ａ）に示した個別方式により説明する。

上述のように、個別方式、共有方式のいずれの方式でも
命令側、オペランド側のアドレス変換は並行に処理され
るので、下記の問題点については、両方式に共通である
。従って、以下の説明では共有方式については省略する
。

第４図（ａ）において、例えば、オペランドアクセス要
求により、オペランド用アドレス変換バッファ　（以下
、０＾−几Ｂという）　２１でミスヒツトが起きると、
０Ａ−ＤＡＴ　２２　ニ、８亥０Ａ−ＴＬＢ　２１より
オヘランドアドレス変換要求（以下、０Ａ−ＤＡＴ−Ｒ
Ｅ（］という）が出される。

該０Ａ−ＤＡＴ−ＲＥΩを受は取った０Ａ−ＤＡＴ　２
２は、０ＡＴＬＢ　２１に対して、ｌ０Ａ−ＤＡＴ−Ｇ
ｏ　Ｊを返し、自身はビジー状態となって、アドレス変
換部２２０でアドレス変換処理を開始する。

該アドレス変換処理が終了すると、ｒＯＡ−ＤＡＴＲＥ
Ｑ−Ｃ，ＰＬＴＪの信号と共に、変換結果くアドレス変
換対）を０Ａ−ＴＬＢ　２１に渡し、該ビジー状態を解
除する。

このような従来のアドレス変換方式では、前述のように
、例えば、異なるページ間にまたがるデータ要求が出さ
れた場合、それぞれのページにおいて、上記０Ａ−ＴＬ
Ｂ　２１でミスヒツトすると、該オペランド側のアドレ
ス変換要求（オペランドＤＡＴ＃１，１２）が重なるこ
とになり、第４図（ｂ）の動作フローに示した如くに逐
次処理となり、該オペランドアクセスでのアドレス変換
処理の効率が低下する。

この事象は、２〜ｎオペランド形式の命令で、そのオペ
ランドデータの主記憶要求が連続して出され、更に、そ
れぞれが別ページ領域にあり、且つ上記０Ａ−ＴＩ、Ｂ
　２１でミスヒツトした場合も同様である。

このようなケースは、通常のデータ処理で決して少ない
とは言えず、従来のアドレス変換方式での効率面での問
題点となっていた。

本発明は上記従来の欠点に鑑み、命令側の主記憶アクセ
スと、オペランド側の主記憶アクセスとを並列に行える
ように、別個にアクセス系統を用意し、且つ動的アドレ
ス変換機構も命令側と、オペランド側の双方で並列に変
換処理を行うように構成されていて仮想記憶方式をとる
情報処理装置における、例えば、オペランド側のアドレ
ス変換方式において、異なるページ間にまたがるオペラ
ンドデータ要求が出たとき、或いは、ｎオペランド形式
の命令を実行して、複数個のオペランド要求が、別々の
ページ領域にあった場合で、アドレス変換ミスが生じた
場合の動的アドレス変換（ＤＡＴ）処理の効率化を図る
アドレス変換方式を提供することを目的とするものであ
る。

〔課題を解決するだめの手段〕

第１図は本発明のアドレス変換方式の原理図である。

上記の問題点は下記の如くに構成されたアドレス変換方
式によって解決される。

命令側の主記憶アクセスと、オペランド側の主記憶アク
セスとを並列に行えるように、別個にアクセス系統１，
２を用意し、且つ動的アドレス変換機構も命令側１２と
、オペランド側２２の双方で並列に変換処理を行うよう
に構成されていて仮想記憶方式をとる情報処理装置にお
いて、オペランド側、又は命令側のアドレス変換を行う
際、命令側、又はオペランド側の動的アドレス変換機構
１２．又は２２を使用する手段■、　１２１．３を設け
て、 上記手段■、　１２１．３を用いて、オペランド側。

又は命令側の動的アドレス変換機構２２．又は１２で、
オペランド側、又は命令側の１つのアドレス変換処理を
行うのに同期して、命令側、又はオペランド側の動的ア
ドレス変換機構１２．又は２２で、他のオペランド側、
又は命令側のアドレス変換処理を並列に行うように構成
する。

〔作用〕

即ち、本発明によれば、命令側の主記憶アクセスと、オ
ペランド側の主記憶アクセスとを並列に行えるように、
別個にアクセス系統を用意し、且つ動的アドレス変換機
構も命令側と、オペランド側の双方で並列に変換処理を
行うように構成されていて仮想記憶方式をとる情報処理
装置での、例えば、オペランド側のアドレス変換方式に
おいて、通常、オペランドデータが現在実行中の命令で
、すぐに必要なデータであるのに対して、命令データは
少なくとも、現在の命令より後で使用される（実行され
る）データであることにより、命令と。

オペランドのアクセスでは、オペランドのアクセスが命
令のアクセスよりも優先されること、又、命令側もオペ
ランド側も同一の変換テーブル（主記憶上に存在する）
を参照するという点に着目して、本発明は、ＩＡ−ＤＡ
Ｔ　１２でオペランド側のアドレス変換をも実行できる
ようにすることで、オペランド同士の重複処理を行うよ
うにしたものである。

即ち、本発明においては、例えば、オペランド側のアド
レス変換要求（ＯＡ−ＤＡＴ−ＲＥＱ）は、０Ａ−ＤＡ
Ｔと、　ｒＡ−ＤＡＴのどちらでも受付ることができる
ように構成されている。

０Ａ−ＤＡＴ　テ受付た場合には、ｒＯＡ−ＤＡＴ−Ｇ
ＯＪ信号が、ＩＡ−ＤＡＴテ受付た場合には、ｒ　ＩＡ
−ＤＡＴ−Ｇｏ−ＢＹ−ＯＡ」信号が、０Ａ−ＴＬＢに
返され、それぞれにおいて並列にアドレス変換処理が開
始される。

該アドレス変換処理が終了すると、０Ａ−ＤＡＴ　。

又は、ＩＡ−ＤＡＴの変換結果（アドレス変換対）がセ
レクタ（ＳＥＬ−Ｄ）を制御する信号によって別々に選
択され、該変換対信号とｒＯＡ−ＤＡＴ−ＲＥＱ−ＣＰ
ＬＴ　Ｊ信号が０Ａ−ＴＬＢに送出され、０Ａ−ＤＡＴ
、及びＩＡ−ＤＡＴでのビジーが解除される。

又、命令側のアドレス変換要求が生起した場合について
も、ＩＡ−ＴＬＢにおいて連続してミスヒツトを起こし
た場合（例えば、多分岐命令で同時に複数個の分岐先の
命令がフェッチされ、それぞれが別々のページにあって
、且つ、ＴＬＢ　ミスヒツトとなった場合等’）　、［
Ａ−ＤＡＴと０Ａ−ＤＡＴを用いることで、該命令同士
のアドレス変換の重複処理が可能となる。

このように、本発明は、アドレス変換バッファ（ＴＬＢ
）でのミスヒツトが別々のページで発生したときのアド
レス変換処理の効率面での向上を図ることができる効果
がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明のアドレス変換方式の原理図であ
り、（ａ）は構成例を示し、（ｂ）は動作タイムチャー
トを示している。第２図は本発明の一実施例を示した図
であり、制御部の論理条件を示しており、例えば、第１
図（ａ）での０Ａ−ＴＬＢ　２１からＯＡ−ＤＡＴ　２
２と、ＩＡ−ＤＡＴ　１２の両方にアドレス変換要求（
ＯＡ−ＤＡＴ−ＲＥＱ）を送出する手段■、セレクタ（
ＳＥＬ−Ｃ，５ＥＬ−０）　１２Ｌ３．及び、Ｓ亥セレ
クタ（ＳＥＥ、−Ｃ，ＳＥＩ。

−Ｄ）　１２１．３に対する制御手段が本発明を実施す
るのに必要な手段である。尚、全図を通して同じ符号は
同じ対象物を示している。

以下、第１図、第２図によって、本発明のアドレス変換
方式を説明する。

本実施例においては、説明の便宜上、オペランド側での
アクセスを例にしているが、命令側についても、前述の
ように、多分岐命令で、同時に複数個の分岐先命令を読
み出し、それぞれの分岐先命令が互いに異なるページに
配置されていて、且つアドレス変換バッファ（ＴＬＢ）
でのミスヒツトが生じた場合には、連続してアドレス変
換が必要となることになるので、ＩＡ−ＤＡＴ　１２で
１つの分岐先命令のアドレス変換を行うのと並列に、０
Ａ−ＤＡＴ２２で他の分岐先命令のアドレス変換を行う
ような場合にも適用できることはいう迄もないことであ
る。

本実施例においては、０Ａ−ＤＡＴ　２２に１つのオペ
ランド側のアドレス変換要求（ＯＡ−ＤＡＴ−ＲＥＱ）
を送出すると同時に、ＩＡ−ＤＡＴ　１２で他のオペラ
ンド側のアドレス変換を実行するようにして、オペラン
ド同士の重複処理ができるようにしている。

先ず、第１図（ａ）の■に示したように、オペランド側
のアドレス変換要求（ＯＡ−ＤＡＴ−Ｉ？ＥＱ）は０Ａ
−ＤＡＴ　２２と、　ＩＡ−ＤＡＴ　１２のどちらでも
受付可能なように構成されている。

第２図に示した制御部の構成の内、論理積回路３０は０
Ａ−ＤＡＴ　２２での受付条件を示しており１、当３９
０Ａ−ＤＡＴ　２２がビジーでないと受付られて、０Ａ
ＴＬＢ　２１に対して、ｒＯＡ−ＤＡＴ−ＧＯＪ信号を
返送すると同時に、ｒＳｅｔ−Ａ　Ｊ信号で０Ａ−ＤＡ
Ｔ　２２内のラッチ（Ａ）　２２１に該要求の仮想アド
レスをセットしアドレス変換部２２０に入力され、アド
レス変換テーブルのフェッチ動作に入る。

このとき、第２図のラッチ３３が該ｒＯＡ−ＤＡＴ−Ｇ
Ｏ」信号でセットされることにより、ｒＯＡ−ＤＡＴ−
ＢＵＳＹ　Ｊを出力し、続くオペランド側のアドレス変
換要求（ＯＡ−ＤＡＴ−ＲＥＱ）が入力されるのを抑止
する。

このラッチ３３の出力（Ｓｅｌ−０＾−ＤＡＴ−Ｒｅｓ
ｕｌ　ｔ）により、本発明のセレクタ（ＳＥＬ−Ｄ）　
３においては、図示の上側の入力を選択し、該ラッチ３
３が、当該０Ａ−ＤＡＴ　２２での処理が完了したこと
を示すｒＯＡＤ／’、Ｔ−ＣＰＬＴ　Ｊ信号によってリ
セットされると、該セレクタ（ＳＥＬ−Ｄ）　３の下側
の入力を選択するように機能する。

該後続のアドレス変換要求（ＯＡ、、ＤＡＴ−ＲＥＶ）
は、若し、ＩＡ−ＤＡＴ　１２がビジーでなければ、上
記ＯＡ−ロＡＴ　２２がビジーであるという条件（上記
ｒＯＡ−ＤＡＴ−ＢＵＳＹ　Ｊ信号による）で、論理積
回路３１が付勢され、ＩＡ−ＤＡＴ　１２に受付られて
、０Ａ−ＴＬＢ　２１に対して、ｒｌＡ−ＤＡＴ−ＧＯ
−ＢＹ−ＯＡ　Ｊを返送すると同時に、ｒｓｅｔ−ＢＪ
倍信号ＩＡ−ＤＡＴ　１２内のラッチ（Ｂ）　１２２に
該要求をセットしアドレス変換部１２０に入力され、ア
ドレス変換テーブルのフェッチ動作に入る。

（このとき、セレクタ（ＳＥＬ−Ｃ）　１２１に対する
選択信号ｒＳＥＬ−ＩＡＪは出力されていないので、上
記オペランド側のアドレス変換要求（ＯＡ−ＤＡＴ−Ｒ
ＥＱ）が選択される） そして、ＩＡ−ＤＡＴ　１２自身は、ラッチ３４がセッ
トされることによりビジー状態（ＴＡ−ＤＡＴ−ＢＩＩ
ＳＹ）となる。

このようにして、例えば、２つのオペランド側のアドレ
ス変換要求（ＯＡ−ＤＡＴ−ＲＥＱ）　（オペランドＤ
ＡＴ　Ｉｌｌ、１２）が、図示していないパイプライン
のプライオリティステージ（Ｐステージ）でプライオリ
ティがとられ、第１図（ｂ）に示したタイムチャトで、
１τの遅れで、当該０Ａ−ＤＡＴ　２２．及び、ＩＡＤ
ＡＴ　１２に入力されることにより、並列に、同時処理
が行われる。

該アドレス変換処理が完了すると、上記のラッチ３３の
出力により、０Ａ−ＤＡＴ　２２．続いて、ＩＡ−ＤＡ
Ｔ１２の出力が選択され、論理回路３７によって、それ
ぞれの完了信号である［０＾−ＤＡＴ−ＣＰＬＴ　Ｊ　
　ｒｌＡＤＡＴ−ＣＰＬＴ　Ｊ信号により生成されたｒ
ＯＡ−ＤＡＴ−ＲＥＱ−ＣＰＬＴ　Ｊ信号が０Ａ−ＴＬ
Ｂ　２１に送出され、それぞれのビジーも解除される。

（ランチ３３，３４．及び論理和回路３６参照） 第２図の制御部に示されている他の論理回路として、ラ
ッチ３５．論理積回路３２．３８があるが、これは、命
令側のアドレス変換要求（ＩＡ−ＤＡＴ−ＲＥＱ）が、
ＩＡ−ＯＡＴ　１２でのみ処理される場合の論理である
が、前述のように、本発明は、オペランド側のアドレス
変換要求（０＾−ＤＡＴ−ＲＥＱ）だけでなく、命令側
のアドレス変換要求（Ｉ　Ａ−ＤＡＴ−ＲＥＱ）に対し
ても適用可能であるので、この場合には、上記う・ステ
３５．論理積回路３２．３８は削除され、代わりに、本
図の制御回路群を命令側の連続したアドレス変換要求（
ＩＡ−ＤＡＴ−ＲＥＱ）に対して、同じようにして生成
することで対処することができる。

このように、本発明は、命令側の主記憶アクセスと、オ
ペランド側の主記憶アクセスとを並列に行えるように、
別個にアクセス系統を用意し、且つ動的アドレス変換機
構も命令側と、オペランド側の双方で並列に変換処理を
行うように構成されていて仮想記憶方式をとる情報処理
装置での、例えば、オペランド側のアドレス変換方式に
おいて、オペランド側のアドレス変換要求（ＯＡ−ＤＡ
Ｔ−ＲＥＱ）を、０Ａ−ＤＡＴと、　ＩＡ−ＤＡＴにも
入力することができるパス■を設けて、連続して該アド
レス変換要求（〇へ〜ＤＡＴ−ＲＥＱ）が発生したとき
、順序性を保つ為の、例えば、１τの遅延時間を設けて
、０Ａ−ＤＡＴ、　Ｉ八−ＤＡＴに並列に入力して同時
処理ができるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のアドレス変換方
式は、命令側の主記憶アクセスと、オペランド側の主記
憶アクセスとを並列に行えるように、別個にアクセス系
統を用意し、且つ動的アドレス変換機構も命令側と、オ
ペランド側の双方で並列に変換処理を行うように構成さ
れていて仮想記憶方式をとる情報処理装置での、例えば
、オペランド側のアドレス変換方式において、該オペラ
ンド側のアドレス変換を行う際、命令側の動的アドレス
変換機構を使用する手段を設けて、上記手段を用いて、
オペランド側の動的アドレス変換機構（ＯＡ−ＤＡＴ）
で、オペランド側の１つのアドレス変換処理を行うのに
同期して、命令側の動的アドレス変換機構（ＩＡ−ＤＡ
Ｔ）で、他のオペランド側のアドレス変換処理を並列に
行うようにしたものであるので、アドレス変換バッファ
（ＴＬＢ）でのミスヒツトが別々のページで発生したと
きのアドレス変換処理の効率面での向上を図ることがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明のアドレス変換方式の原理図。 第２図は本発明の一実施例を示した図。 第３図は従来のアドレス変換方式を説明する図。 第４図は従来方式の問題点を説明する図。 である。 図面において、 １１は命令用アドレス変換バッファ（ＩＡ−ＴＬＢ）　
。 １２は命令用動的アドレス変換機構、又は命令側の動的
アドレス変換機構（ＩＡ−ＤＡＴ）　。 １２０はアドレス変換部、１２１はセレクタ（ＳＥＬ−
Ｃ）。 １３は命令用キャッシュメモリ（ＩＡ−ＣＡＣＨＥ）　
。 ２１はオペランド用アドレス変換バッファ（ＯＡ−ＴＬ
Ｂ）　。 ２２はオペランド用動的アドレス変換機構、又はオペラ
ンド側の動的アドレス変換機構Ｃ４Ａ−ＤＡＴ）。 ２２０はアドレス変換部。 ２３はオペランド用キャッシュメモリ（ＯＡ−ＣＡＣ）
ＩＥ）　。 ３はセレクタ（ＳＥＬ−Ｄ）　。 ３０〜３２．３８は論理積回路。 ３７は論理回路。 ３３．３４，３５．及び１２２．２２１はラッチ。 ４０はオペランド用／メそり用動的アドレス変換機構（
０１−ＤＡＴ）。 ■、■はパス、又は手段。 ＤＡＴは動的アドレス変換機構。 をそれぞれ示す。 宍 くζ ／７ （グ） イ逍示のアトしス変撞方式Ｓ乞亥宅叫１するｚ車　３　
図　（し「） 従来（）アト乙ス壱５手央さ１に８兇日月する品ａ事３
６　　（む２）

Claims (1)

1. 【特許請求の範囲】 命令側の主記憶アクセスと、オペランド側の主記憶アク
   セスとを並列に行えるように、別個にアクセス系統（１
   、２）を用意し、且つ動的アドレス変換機構も命令側（
   １２）と、オペランド側（２２）の双方で並列に変換処
   理を行うように構成されていて、仮想記憶方式をとる情
   報処理装置において、オペランド側、又は命令側のアド
   レス変換を行う際、命令側、又はオペランド側の上記動
   的アドレス変換機構（１２、又は２２）を使用する手段
   （［２］、１２１、３）を設けて、 上記手段（［２］、１２１、３）を用いて、オペランド
   側、又は命令側の該動的アドレス変換機構（２２、又は
   １２）で、オペランド側、又は命令側の１つのアドレス
   変換処理を行うのに同期して、命令側、又はオペランド
   側の動的アドレス変換機構（１２、又は２２）で、他の
   オペランド側、又は命令側のアドレス変換処理を並列に
   行うことを特徴とするアドレス変換方式。