JPH03129525A

JPH03129525A - 情報処理装置の命令処理方式

Info

Publication number: JPH03129525A
Application number: JP26863189A
Authority: JP
Inventors: Makoto Yamagata; 良山縣; Naohiko Shimizu; 尚彦清水; Masabumi Shibata; 正文柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-16
Filing date: 1989-10-16
Publication date: 1991-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置の命令処理方式に係り、特に分岐
命令の処理高速化に好適な命令処理方式〔従来の技術〕情報処理装置において、パイプライン処理方式は命令処
理の高速化に有効であり、広く採用されている。これは
、ひとつの命令を複数のステージに分割して実行し、前
の命令が終了する以前に次の命令処理を開始することに
より、単位時間当たりに処理できる命令数を増やす方式
である。

パイプライン処理方式では、直前の命令の実行が終了す
る前に命令処理を開始する必要があるので、直前の命令
の結果が得られなくても次の命令を開始できる必要があ
る０通常の命令ではこの要求はほとんだ満たされるが、
分岐命令では満たされない０分岐命令では命令が終了す
るまで次に実行すべき命令が得られないため、パイプラ
イン処理を行うことができず、性能低下の大きな原因と
なっている。そのため１分岐命令の処理を高速化する方
法が、従来から種々提案されている。

第１の方法は、特開昭５０−３９４３７号公報に示され
るような分岐命令の先行デコードである。

これは、１回の命令取出しで複数の命令を取出さること
を利用して、現在実行している命令の後方にある分岐命
令を探索し、現在の命令実行と並行してその分岐命令の
分岐先命令を取出すというものである。こうすることに
より、命令の実行が分岐命令まで達した時には、その分
岐命令の分岐先命令が既に得られているため、分岐命令
の実行においてもパイプライン処理を行うことが可能で
ある。

第２の方法は、特公昭６３−１０４５１号公報に示され
るような分岐予測メモリ方式である。これは、ある分岐
命令が分岐を行うと１次回もその分岐命令は同一の分岐
先へ分岐する確率が高いという事実を利用するものであ
る。分岐命令が実行されると、その結果を分岐予測メモ
リに登録しておき、再びその命令を実行しようとする時
には、命令の実行結果を待たずに、分岐予測メモリの結
果により分岐先命令の取出しゃ実行を行う。こうするこ
とで、命令の実行とは独立に分岐先命令を取出せるので
、分岐命令の実行においてもパイプライン処理を行うこ
とが可能である。

第３の方法は、Ｉ　Ｂ　Ｍ　Ｊｏｕｒｎａｌ　ｏｆ　Ｒ
ｅ５ｅａｒｃｈａｎｄ　Ｄｅｖｅｌｏｐｍｅｎｔ、　Ｖ
ｏｌｕｍｅ　２７．、　Ｎｕｍｂｅｒ　３　。

Ｍａｙ　１９８３．　ｐｐ２３７〜２４６や、Ｃｏｍｐ
ｕｔｅｒ　。

Ｓｅｐ、　１９８２．　ｐｐ８〜２２に示されるような
ディレドジャンプ方式である。これは、分岐命令の次に
実行する命令を分岐先命令ではなく、通常の命令と同様
の後続する命令とし、その後続する命令の次に分岐先命
令を実行するというものである。

これによれば、分岐命令の後続命令を実行している間に
分岐先命令を取出すことができるため、パイプライン処
理を行うことが可能である。

〔発明が解決しようとする課題〕

上記従来技術においては、いずれも分岐命令の実行にお
いても性能を低下させることなくパイプライン処理を行
うことが一応可能であるが、次のような問題がある。

第１の分岐命令の先行デコード方式では、分岐命令の先
行処理を行う時には、それ以前に実行すべき命令が実行
されていないので、先行処理の結果が誤まっている可能
性があるという問題がある。

例えば、分岐命令の直前の命令で、分岐命令の分岐先ア
ドレスの計算に使用するペースレジスタを変更するよう
な場合には、分岐命令の先行処理を行った時点ではその
結果が反映されないので、先行処理を求めた分岐先アド
レスと正しい分岐先アドレスが異なってしまう。このよ
うな時には、先行処理を行わない、また、先行処理結果
と正しい実行結果を比較し異なっている時には、先行処
理の効果をキャンセルする等の対策が必要であり、その
ためのハードウェアの増大と性能の低下を起こすという
問題がある。

第２の分岐予測メモリ方式では１分岐命令の分岐先アド
レスが、以前にその分岐命令を実行した時と同一である
時にだけ性能の向上となるので、その効果がプログラム
の性質に依存するという問題がある。

第３のデイレイドジャンプ方式では、分岐命令の後続命
令の実行中に分岐先命令の取出しを完了しないと、処理
が遅れるという問題がある。一般に命令処理では、メモ
リをアクセスする命令（分岐命令のように分岐先命令を
取出すような場合を含む）の方が、単純なレジスタ間演
算命令よりも長い時間がかかるため、後続命令に処理時
間の短い命令があった場合には、分岐先命令の取出しが
間に合わずに、パイプライン処理が実現できなくなると
いう問題がある。

本発明の目的は、可能な限り分岐命令処理においてもパ
イプライン動作をさせることにある。また、本発明の他
の目的は、少ないハードウェア量で、効率の良い命令取
出しを行うことにある。

〔課題を解決するための手段〕

上記目的を遠戚するために、本発明では１分岐命令を、
分岐先アドレスを指定する命令と分岐を実行する命令と
に分けたことを特徴とする請求項において、第３の命令
が分岐先アドレスを指定する命令に対応し、第１の命令
が分岐を実行する命令に対応する。

〔作　用〕

分岐先アドレスを指定するための命令は、分岐先アドレ
スを保持する専用のレジスタへのロード命令として実現
され、分岐をいつ実行するか、とは無関係に分岐先アド
レスが決定した時点で発行することができる。この命令
が発行されると、分岐先命令の取出しが可能となるため
、分岐を実行する命令よりも前の時点で分岐先の命令を
得ておくことができる。一方、分岐を実行する命令は「
分岐先アドレスを保持する専用のレジスタの間接アドレ
スによる分岐命令」として実現され、従来の分岐命令と
同じように使用する。

一般にプログラムでは１分岐を行う場合、分岐先アドレ
スが決定するのは分岐実行のかなり前であり、分岐を実
行するか、しないかの決定のタイミングによって、分岐
命令の出現位置が制限されている。そのため、上記のよ
うに、分岐先アドレスを指定する命令と分岐を実行する
命令を分割すると、両者は距離を離すことが可能となり
、分岐先アドレスが決定してから分岐実行までの間に充
分時間が得られるので、その間に分岐先命令の取出しを
完了させることができる。

分岐実行命令の開始以前に、分岐先命令が取出されてい
れば１分岐命令であっても通常の命令と同様のパイプラ
イン処理が可能であり、命令処理性能が向上する。また
、事前に得られた分岐先アドレスは常に正しいので、正
しい結果と比較しキャンセルするような処理は不要であ
る。

〔実施例〕

以下１本発明の一実施例について図面により説明する。

第１図は本発明の一実施例のブロック図で、本発明を実
現するための中央処理装置の一部の構成を示したもので
ある。第１図では、分岐先アドレスを保持するために、
プログラムから見えるターゲットアドレスレジスタ（Ｔ
ＡＲ）５としてＴＡＲＯとＴＡＲｌの２個存在する。こ
のＴＡＲ５に分岐先アドレスをロードする命令としてＬ
ＴＡ（Ｌｏａｄ　Ｔａｒｇｅｔ　Ａｄｄｒｅｓｓ）命令
を、また、ＴＡＲ５で指定されたアドレスへの分岐を行
う命令としてＢＴＣ（Ｂｒａｎｃｈ　Ｔａｒｇｅｔ　ｏ
ｎ　Ｃｏｎｄｉｔｉｏｎ）命令を設ける。

第２図にＬＴＡ命令及びＢＴＣ命令の命令形式を示す、
ＬＴＡ命令はＲＸ形式の命令であり、後半２０ビツトの
部分で指定されたアドレス（Ｘフィールドの示すインデ
ックスレジスタの値とＢフィールドの示すペースレジス
タの値とｄｉｓｐフィールドの値を加算してアドレスを
求める。これは通常のＲＸ形式の命令と同じである）を
Ｒフィールドで指定されるＴＡＲ５ヘセットする。ＢＴ
Ｃ命令はＲＲ形式の命令であり、Ｍフィールドで指定さ
れた条件が成立した時に、Ｒフィールドで指定されるＴ
ＡＲ５の内容のアドレスへ分岐を行う。

これらのＬＴＡ命令及びＢＴＣ命令は、Ｒフィールドの
指定するレジスタが汎用レジスタではなくＴＡＲ５であ
るという点を除くと、従来から存在するＬ　Ａ　（Ｌ　
ｏａｄ　Ａ　ｄｄｒｅｓｓ）命令、及びＢＣＲ（Ｂｒａ
ｎｃｈ　ｏｎ　Ｃｏｎｄｉｔｉｏｎ）命令と同一の動作
である。

次に、ＬＴＡ命令及びＢＴＣ命令にかかわる第１図の動
作を説明する。

いま、ＬＴＡ命令が命令レジスタ（ＩＲ）ｌに取出され
たとする。命令は命令デコーダ２でデコードされ、オペ
ランドアドレス計算部３によりオペランドアドレスが計
算される０通常の命令の場合には、このオペランドアド
レスは、オペランドアドレスレジスタ（ＯＡＲ）４にセ
ットされ、オペランドアクセスに使用される。しかし、
ＬＴＡ命令では、オペランドアドレスは０ＡＲ４にセッ
トされずに、命令のＲフィールドで指定された側のＴＡ
Ｒ５にセットされる。ＴＡＲ５に新しく値がセットされ
ると、命令の取出しが起動する。ただし、命令の取出し
は、後続命令を取出すために。

次命令アドレスレジスタ（ＮＩＡＲ）６の内容のアドレ
スから行う場合や、他のＴＡＲの内容のアドレスから行
う場合なども存在するため、ＬＴＡ命令でＴＡＲ５に新
しい値がセットされた直後に、その命令の取出しが行わ
れるとは限らず、他の命令の取出しが無い時に起動され
る。したがって、ＬＴＡ命令自身は、オペランドアドレ
スをＴＡＲ５にセットすることにより完了して、命令の
実行は次命令へ進み、命令の取出しの起動は待たさせる
場合が存在する。

ＴＡＲ５による命令の取出しが可能となると、ＴＡＲ５
の内容（分岐先アドレス）がセレクタ７を通って、命令
用メモリ８に与えられ、該命令用メモリ８から命令（分
岐先命令）が取出される。

この取出された命令はターゲット命令バッファ（ＴＩＢ
）９にセットされる。ＴＩＢ９はＴＡＲ５に対応してＴ
ＩＢＯ，ＴＩＢＩの２個存在し。

命令の取出しを起動するのに使用したＴＡＲ５の番号と
同一の番号のＴｌＢ５が使用される。

次に、ＴＡＲ５の内容のアドレスへ分岐するためのＢＴ
Ｃ命令がＩＲＩに読出されたとする。この場合、ＬＴＡ
命令の実行で上記のように命令の取出しが行われるので
、ＴＡＲ５を使用するＢＴＣ命令が出現する以前に、命
令の取出しが完了していれば、該ＢＴＣ命令を実行する
時にはその分岐先の命令の取出しが完了しているため、
該ＢＴＣ命令の実行を遅滞なく行うことができる。すな
わち、通常の命令の場合、後続命令は次命令用命令バッ
フ７　（ＮＩＢ）１０より取出され、命令切出しアライ
ナ（ＡＬ）１１を通じてＩＲＩにセットされる。一方、
ＢＴＣ命令の次の命令は、ＴＩＢ９に存在しているので
、ＢＴＣ命令でＴＡＲ５に対応するＴＩＢ９を選択する
ことにより、ＢＴＣ命令の次の命令がＴＩＢ９よりＡＬ
王ｌを通じてＩＲＩにセットされる。

このように、従来−つであった分岐命令がＬＴＡ命令と
ＢＴＣ命令の二つに増えるので、命令数としては増える
が１個々の命令はいずれもパイプライン処理を遅滞なく
行うことができる。そのため、命令数は増えても処理性
能は向上する。また、ＬＴＡ命令とＢＴＣ命令の間に割
込み等の予期しない制御の移行があって、異なったプロ
セスが走行するような場合でも、Ｔａ２の内容を汎用レ
ジスタなどに退避し１次のプロセスのＴＡＲを回復する
ことにより、対応できる。この場合は１分岐先命令をあ
らかじめ取出しておくという性能上の効果はなくなるが
、ＢＴＣ命令を実行する時のＴＡＲの値は常に、プログ
ラムの意図した分岐先と等しいので誤動作することはな
い。

また、本実施例の変形として、ＢＴＣ命令を複数種類用
意し、ＢＴＣ命令の実行後、その命令で使用したＴＡＲ
５の値をクリア（Ｏや−１など分岐命令アドレスとして
使わないような値にセットする）方法が考えられる。こ
の方法によれば、使用しないＴＡＲ５をクリアしておく
ことが可能となる。プロセス切替えでＴＡＲ５の内容を
更新するような場合、使用されないＴＡＲ５の値はクリ
アされているので、Ｔ　Ａ　Ｒ５が更新されても命令の
取出しが不要な時は実行されないという効果がある。

上記の方法を実現するには、分岐条件の成立・不成立に
応じてＴＡＲ５のクリア制御を行うビットをＢＴＣ命令
に追加すればよい。第３図はこれを示したもので、ＢＴ
Ｃ命令のＲフィールドの最上位ビットを「分岐条件成立
時にＴＡＲ＠−クリアする」、次位のビットを「分岐条
件不成立時にＴＡＲをクリアする」と割り当て、４種類
のＢＴＣ命令を作る。これらの命令の使い分けの例を第
４図に示す、即ち、第４図（Ａ）に示すようなプログラ
ムを同図（Ｂ）のような機械語にした場合、ｒｅｐｅａ
ｔループの終端の分岐命令は、分岐した時は再度ループ
を実行することになるため、ＴＡＲ５の値は元のままを
残し１分岐しなかった時はループが完了しているので、
ＴＡＲ５をクリアする。

この場合、分岐を行ってもＴＡＲ５がクリアされない時
は、ＴＩＢ９の内容はそのまま残っているので、命令の
取出し処理も減らすことが可能となる。

また、本実施例の他の変形として、ＴＡＲ５の個数より
も少ないＴＩＢ９を備えることも考えられる。ＴＡＲ５
の個数はプログラムから見える（アーキテクチャとして
規定される）ので、ハードウェアの実現上の都合でその
個数を変えることは望ましくない、そこで、規定された
ＴＡＲ５の個数だけＴＩＢ９を備えることができないよ
うな場合、ＴＡＲ５は規定された数だけ備え、ＴＩＢ９
はそれよりも少ない個数だけ備える。この場合。

ＴＡＲ５とＴＩＢ９の関連は静的（一対一の対応）では
なく、ＴＡＲ５に有効な値がセットされると、その時点
で兜いているＴＩＢ９と動的に関連づける。もしＴＩＢ
９の空きが無い時には、ＴＡＲ５に値をセットするだけ
で、命令の取出しは起動しない、そして、ＴＩＢ９の空
きができた時点で、命令の取出しを起動する。こうする
ことにより、同一のプログラムであっても、異なったハ
ードウェア資源を持つ実現法で効率良く実行できるとい
う効果がある。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、分岐を
実行する前に分岐先命令の取出しを起動できるので、分
岐命令実行時には分岐先命令が取出し済である可能性が
高く、分岐命令の実行が高速にできるという効果がある
。

また、分岐先命令の取出しを行っている間に、後続の命
令の実行を続けることが可能であるので、分岐先命令の
取出しに必要な時間が無駄にならないという効果がある
。

さらに、分岐先命令の取出しを分岐命令の実行以前に可
能である多重ストリームの命令の取出しを、複雑な予測
制御なしで実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は分岐
アドレス記述命令（ＬＴＡ命令）及び分岐実行命令（Ｂ
ＴＣ命令）の形式を示す図、第３図はターゲットアドレ
スレジスタ　（ＴＡＲ）のクリア機能を持ったＢＴＣ命
令の形式を示す図、第４図はループ処理でのＴＡＲの使
用例を示した図である。１・・・命令レジスタ、　２・・・命令デコーダ。３・・・オペランドアドレス計算部、４・・・オペランドアドレスレジスタ、５・・・ターゲ
ットアドレスレジスタ。６・・・次命令アドレスレジスタ、７・・・セレクタ、　８・・・命令用メモリ。９・・・ターゲット命令バッファ、１０・・・次命令用命令バッファ、１１・・・命令切出しアライナ。第２図第３図 □□□七ニー豐持匹コ■醜４Ｎ硬仄′豆時、ＴＡＦ？’ｂクリアする會葭覚（生、
坏縞ｄ力；が〃＼わらテパし→Ｒ１り！Ｉアする（Ａ）ｉニー０；ｅｐｅａｔＩＪｎｔ＋１１＞／’ｌ；ＣＢ）

Claims

【特許請求の範囲】

（１）記憶装置に格納された命令を読出して実行する情
報処理装置において、第１の命令の次に実行すべき第２
の命令がどれであるかを指定する第３の命令を備え、前
記第１の命令を実行するより前に、前記第３の命令を実
行することを特徴とする情報処理装置の命令処理方式。
（２）前記第３の命令と前記第１の命令の組が複数存在
し、各々の組に番号を付け、同一の組の第３の命令と第
１の命令は同じ番号を参照することを特徴とする請求項
（１）記載の情報処理装置の命令処理方式。
（３）命令を指定するためのアドレスを保持するレジス
タを備え、前記第３の命令により前記第２の命令のアド
レスを指定し、該アドレスを前記レジスタに保持し、前
記第１の命令を実行した後に、前記レジスタの指定する
アドレスにより第２の命令を実行することを特徴とする
請求項（１）記載の情報処理装置の命令処理方式。
（４）前記レジスタを複数備え、前記命令の各々の組に
レジスタを割当てることを特徴とする請求項（２）及び
（３）記載の情報処理装置の命令処理方式。
（５）命令を保持するためのバッファを備え、前記第３
の命令が実行されると、前記第３の命令で指定された前
記第２の命令を記憶装置から取出し、前記バッファに格
納する動作を開始することを特徴とする請求項（１）記
載の情報処理装置の命令処理方式。
（６）前記バッファを複数備え、前記命令の各々の組に
バッファを割当てることを特徴とする請求項（２）及び
（５）記載の情報処理装置の命令処理方式。
（７）前記第２の命令のアドレスを保持するレジスタを
クリアするかどうか、前記第１の命令で指定することを
特徴とする請求項（３）もしくは（４）記載の情報処理
装置の命令処理方式。