JPS61279937A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、オペランド用バッファ記憶装置と命令及びオ
ペランド用バッファ記憶装置をもつデータ処理における
バッファ記憶制御方弐忙関するものである。

〔発明の背景〕

データ処理能力の向上方式の１つとしてパイプライン方
式がある。このパイプライン方式は、１つの命令実行シ
ーケンスを複数のフェーズに分けこれによって複数の命
令を同時に処理できるようにするものである。これを実
現するバッファ記憶制御方式とし、命令フェッチ用バッ
ファ記憶装置とオペランド用バッファ記憶装置をもつ方
式が知られている（特公昭４７−２９３３２　’ｊ。し
かし、この技術では、２つのメモリオペランドを必要と
する命令に対しては、最低でも２サイクルのオペランド
読出しを要していた。さらにこれを高速化する方式とし
て、前記命令フェッチ用バッファ記憶装置のかわりに、
命令７エツチとオペランドを兼用するバッファ記憶装置
を用りる方式が考えられる。

第１図はこの場合のパイプラインの例を示したものであ
る。命令は、Ｄ、Ａ、Ｌ、Ｅとよばれる４つのフェーズ
に分けられる。ここにＤは命令の解読ステージ、Ａはオ
ペランド読出しフェーズ。

Ｌはオペランド転送ステージ、Ｅは演算実行フェーズで
ある。命令読出しフェーズはこれらの７エーズと独立に
処理されるので省略している。さてこの方式において次
のプログラムを実行することを考える。

プログラム ＣＬＣ（Ｚ、Ｘ） ここＩＣＴＭは’ｌ’ｅｓｔ　ｕｎｄｅｒ　Ｍａｓｋ命
令であり、メモリオペランドＹをマスクのもとでテスト
する機能を４つ。ＢＣはＢｒａｎｃｈ　ｏｎ　Ｃｏｎｄ
ｉｔｉｏｎ　　命令でマスクに従って分岐するか分岐し
ない機能をもつ。ＣＬＣはＣｏｍｐａｒｅ　Ｌｏｇｉｃ
ａｌ命令で、２つのメモリオペランドｚ、Ｘを比較する
機能をもつ。

このプログラムの例ではＢＣ命令の分岐先命令はＴＭ命
令である。

さて、データ処理装置では入出力装置とメモリの間でデ
ータをやりとりすることが可能である。

今、入出力装置からＸ、Ｙの順序で（即ちＹよりもＸの
方が順序が前である）メモリにデータが書込まれるもの
とする。このプログラムではＴＭ命令で入出力装置から
Ｙに書込まれたか否かテストし、もしＹに書込まれてい
ない場合けＢＣ命令で分岐が成功してＴＭ命令を続ける
。吃しＹに書込まれているならばＢＣ命令で分岐が不成
功となって次のＣＬＣ命令を処理する。ＢＣ命令で分岐
が不成功となっている場合は、Ｙが更新されているので
それよシも書込み順序の前であるＸも更新されているこ
とを期待している。（これをｎｅｗ（Ｙ）とよび、入出
力装置からメモリに書込む前のデータをｏｌｄ（Ｙ）と
よぶ。Ｘについても同様にｎｅｗ（Ｘ）。

ｏｌｄ（）（）を定義する。） 従って、ＴＭ命令でｎｅｗ（Ｙ）を読み出し、ＢＣ命令
で分岐不成功の場合、ＣＬＣ命令でｎｅｗ（Ｘ）を読み
出すことをハードウェアは保証しなければならない。

さてこのプログラムを前記命令フェッチとオペランドを
兼用するバッファ記憶装置とオペランド用バッファ記憶
装置をもつデータ処理装置で処理される場合の動作を再
び第１図を用いて説明する。

この装置では入出力装置は主記憶装置とデータのやりと
シを行なう。入出力装置が書込んだデータがバッファ記
憶装置にとりこまれている場合はそのブロックをキャン
セルするという方式を採用している。この方式は公知の
よく知られた技術である。

命令１のＴＭ命令はＡステージでオペランド用バッファ
記憶装置からＹを読み出そうとするが、バッファ記憶装
置になかったためブロック転送を起こし主記憶装置よシ
データを読むために読み出しに時間がかかシ、図のＣＩ
ＧサイクルまでＥステージが待たされる。ここにＣ１は
命令１のＤステージを示し、以後、時間の経過をサイク
ル単位で示したものである。一方、図で入出力装置よシ
ＣｓサイクルにＸ％Ｃ６サイクルにＹへ書込みがなされ
ている。従って命令１のＴＭ命令のオペランドＹはブロ
ック転送により入出力装置よシ更新されたデータ、即ち
Ｎｅｗ　（Ｙ　）を読み出すことになる。

次に命令３のＣＬＣ命令の２つのメモリオペランドのう
ち、２は命令１のＹと同じくオペランド用バッファ記憶
装置から読み出され、Ｘはこれと別の命令フェッチとオ
ペランドを兼用するバッファ記憶装置から読み出される
とする。

命令２のＢＣ命令は条件付分岐命令であるので命令１の
演算結果に依存して分岐不成功／成功が決定される。従
って命令２０ＢＣ命令の分岐が決定されるのは命令１の
Ｅステージ即ちＣｔＯサイクル以降である。

しかし、高度のパイプライン制御方式を採用しているデ
ータ処理装置では分岐不成功を予測して次の分岐不成功
側命令（この例では命令３のＣＬＣ命令）の処理を始め
るのが公知の技術である。従って命令３は命令２に引続
いてＣ３サイクルでデコードされ％　Ｃ４サイクルで２
及びＹをそれぞれ前記のバッファ記憶装置より読み出そ
うとする。

しかし、２はＹと同じバッファ記憶装置であり、Ｙがブ
ロック転送中であるのでその処理が終了するまで２の読
み出しは待たされる。ＸはＹと別のバッファ記憶装置々
ので直ちに処理（読み出し）が行なわれる。しかるに、
入出力装置よりＸへの更新はＣ５サイクルに行なわれ、
同時刻にバッファ記憶装置を読み出すので、バッファの
ギャンセルは間に合わず命令３が読み出したＸは入出力
装置が更新する前のデータｏｌｄ（Ｘ）である。従って
命令１のＴＭ命令でｎｅｗ（Ｙ）を読み出し、ＢＣ命令
で分岐不成功の場合ＣＬＣ命令ではｏｌｄ（Ｘ）を読み
出すことによυ、前記のｎｅｗ（Ｘ）を読み出すという
約束を守れなくなる。

〔発明の目的〕

本発明の目的は、命令フェッチとオペランドを兼用する
バッファ記憶装置とオペランド用バッファ記憶装置を用
いた高度のパイプラインを採用したデータ処理装置にお
いて、性能の低下を招くことなしに、前記のメモリオペ
ランドの読み出し順序を保証する方式を提供することに
ある。

〔発明の概要〕

第１図で示した問題を解決する方法として、条件付分岐
命令の分岐判定が確定するまで次の命令（分岐不成功側
、成功側を間合わず）のデコードを遅らせる方式が考え
られる。しかし、この方式では条件付命令の性能が常に
低下するという欠点を有す。

命令フェッチとオペランドを兼用するバッファ記憶装置
を読み出すのは、２つのメモリオペランドを用いるｓｓ
型（３ｔｏｒａｇｅ　ｔｏ　Ｓｔｏｒａｇｅ　）命令で
あることに着目して、条件付分岐命令の分岐判定が確定
するまでＳＳ型命令のデコードを遅らせる方式も考えら
れる。しかし、ＳＳ型命令のみのデコードを遅らせるに
はこれを検出論理が必要なこと、及び性能の低下がある
という欠点を有す。

本発明では、一方のバッファ記憶装置がＮ０ｎＡｃｃｅ
ｐｔ状態になった場合に、他のバッファ記憶装置もＮｏ
ｎ　Ａｃｃｅｐｔ状態にさせるという方式を採用するこ
とによって問題の解決を計る。ここに、Ｎｏｎ　Ａｃｃ
ｅｐｔ状態は、受けつけたリクエストのデータがバッフ
ァ記憶装置にないためブロック転送を起こしたシ、リク
エストのアドレスがＴＬＢ（Ｔａｂｌｅ　Ｌｏｏｋａｓ
ｉｄｅ　Ｂｕｆｆｅｒ　１にないためにアドレス変換を
必要とした等により、後続のリクエストの処理をするこ
とができなくなった状態を示す。リクエストはＮｏｎ　
Ａｃｃｅｐｔ状態が解けるまで処理が待たされる。

Ｎｏｎ　Ａｃｃｅｐｔ状態の起こる確率は低いのでこの
ような方式を採用しては性能の低下は無視できる。

〔発明の実施例〕

以下、本発明の一実施例を第２〜４図を用いて説明する
。

第２図は本発明の一実施例の構成を示す。バッファ記憶
装置は命令７エツチとオペランドを兼用するバッファ記
憶装置９とその記憶制御９０、及びオペランド用バッフ
ァ記憶装置８とその記憶制御８０より構成される。

命令処理の動作を前記のパイプラインステージＤ、　Ａ
、　Ｌ、　Ｅを用いて説明する。命令はバッファ記憶装
置９より先読みされて命令バッファ１に貯わ見られる。

命令バッファ１から命令切出し回路２によシ１命ずつ切
出され、命令レジスタ３にセットされる。この状態でＤ
ステージの処理が開始される。今、命令レジスタ３にセ
ットされた命令が２つのメモリオペランドをもつ８８型
命令であるとする。ＳＳ型命令の形式は、命令コードを
示すＯＰ部、オペランド長を示すＬ部、第１オペランド
アドレスのペースアドレスを示ｆＢｉ部、ディスプレー
スメントを示すＢ１部、第２オペランドアドレスのベー
スアドレスを示すＢ２部、ディスプレースメントを示す
Ｂ２部に分かれる。

Ｄステージにおいて８１部を用いて汎用レジスタ４を読
出し、またＢ１部を入力としてアドレス加算器５で加算
を行なうことによシ第１オペランドアドレスが求まる。

同時にＢ２部を用いて汎用レジスタ４を読出し、またＤ
ａ部を入力としてアドレス加算器６で加算を行なうこと
Ｋよシ第２オペランドアドレスが求まる。この場合、分
岐命令でないので選択器６０ばＢ２部の出力を、選択器
６１はＢ２部を選択する。

また、メモリ制御７では加算器５の出力（第１オペラン
ドアドレス）に対してメモリリクエスト線７００を１１
”にすることによシパツファ記憶装置８からオペランド
読出しを要求する。同様にメモリ制御７では加算器６の
出力（第２オペランドアドレス）に対してメモリリクエ
スト線７０１を＠ｌ＃にすることにより、バッファ記憶
装置９からオペランド読出しを要求する。バッファ記憶
装置９では命令フェッチとオペランドが共用されている
。線７０３を１１ｍにすることによってオペランド読出
しであることを示す。

条件付分岐命令の判定が確定せず、予測状態にある場合
には線７０２を１１＃とする。

Ａステージにおいてバッファ記憶装置８及び９を用いて
データを読み出す。もしバッファ記憶装置にデータがな
い場合は主記憶装置１１からデータをブロック単位で読
み出すブロック転送がおこる。

また、メモリリクエスト線７００に応答してそのリクエ
ストをアクセプトした場合、記憶制御８０はアクセプト
線８１０を１１”とする。同様にメモリリクエスト線７
０１に応答してそのリクエストをアクセプトした場合、
記憶制御９０はアクセプト線９１０を１１”とする。

基本的に１記憶制御８０と９０は独立に制御され動作す
る。

Ｌステージにおいてバッファ記憶８と９から読み出され
たデータを線８５０，８６０経由で演算器１０へ転送す
る。

Ｅステージにおいて２つのデータを用いて演算器１０で
演算を行なう。

命令バッファｌから命令切出し回路２によシ、切出され
た命令が１つのメモリオペランドとレジスタオペランド
を用いる場合（例えば前記のＴＭ命令）にはアドレス加
算器６を用いず、アドレス加算器５のみを用いる。従っ
てこの命令処理のＤステージにおいて、バッファ記憶装
置９へのメモリリクエスト線７０１は＠０”、バッファ
記憶装置８へのメモリリクエスト線７００Ｆｉ”　１”
となる。即ちバッファ記憶装置９は用いず、バッファ記
憶装置８のみ用いている。

命令バッファ１から命令切出し回路２により切出された
命令が分岐命令（条件付分岐命令を含む）である場合に
は、ＤステージにおいてＢ１部を用いて汎用レジスタ４
を読出し、またＤ１部を入力としてアドレス加算器６で
加算を行なうことによシ分岐先アドレスが求まる。この
場合、分岐命令であるので選択器６０はＢｒ部の出力を
、選択器６１はＤ１部を選択する。またバッファ記憶装
置９へのメモリリクエスト線７０１は＠１”、バッファ
記憶装置８へのメモリリクエスト線７００は＠０”とな
る。また線７０１は命令読出しであるため線７０３は＠
″０＃となる。このようにして命令読出しの場合はバッ
ファ記憶装置９を用いている。

入出力装置１２は主記憶装置１１とデータの読出し書込
みを行なう。入出力装置１２から主記憶装置１１へ書込
みを行なっている場合は、主記憶装置１１で該当ブロッ
クがバッファ記憶装置８゜９に取込まれているか否か判
定し、本し取込まれている場合、該当のバッファ記憶装
置のブロックをキャンセルする。従って、該当ブロック
を読出す場合、バッファ記憶装置にないと判定され、主
記憶装置１１から読み出すブロック転送が起こることに
よって入出力装置１２が書込んだデータを読み出すこと
が可能となる。

次に、前記のプログラムを例にとり、第３図。

第４図を用いて本発明の特徴である記憶制御８０゜９０
の動作をさらに詳細に説明する。

第３図は本発明の特徴である記憶制御８０゜９００動作
をさらに詳細に示したもの、第４図は前記のプログラム
の例の動作を示した図である。

命令ｌのＴＭ命令はＣＩプサイルでデコードされる。Ｔ
Ｍ命令は１つのメモリオペランドのみを用いる命令なの
でバッファ記憶装蓋８へのメモリリクエスト線７００ｔ
Ｃ，サイクルで１１”とする。バッファ記憶装置９を用
いないのでメモリリクエスト線７０１はＣｓサイクルで
ａ　Ｏｍとなる。

次の０２サイクルでは命令１のＴＭ命令のオペランドＹ
をバッファ記憶装置８から読み出す。また記憶制御８０
ではアクセプト線８１０を′″１’とする。Ｃ２サイク
ルでは命令２のＢＣ命令のＤステージの処理が行なわれ
る。既に説明したようＫＢＣ命令は条件付分岐命令数、
Ｄステージでアドレス加算器６を用いて分岐先命令アド
レスを計算する。また、バッファ記憶装置９へのメモリ
リクエスト線７０１を１１”とする。

Ｃ３サイクルでは命令１のＴＭ命令のすベランドＹがバ
ッファ記憶装置８にないことがわかり、主記憶装置１１
より読み出すブロック転送が起こる。主記憶装置よりデ
ータを読み出すために読み出しに時間がかかり、図のＣ
ＩＧサイクルまで命令１のＴＭ命令のＥステージは待た
される。

同じくＣｌサイクルにおいて記憶制御８０ではバッファ
記憶装置８でブロック転送がおきたので後続のリクエス
トを禁止するために゛アクセプト禁止状態を示す線８０
０を１１＃とする。線８′００はブロック転送が終了す
るＣ８サイクルまで１１”となる。この状態ではアクセ
プト線８１０は＠０”となる。

命令２はＣ３サイクルで分岐先命令をバッファ記憶装置
９より読み出す。またバッファ記憶装置９けバッファ記
憶装置８と独立に動作するのでアクセプト線９１０を”
１”とする。

命令３のＣＬＣ命令を０３サイクルではデコードし、Ｚ
の読み出しをバッファ記憶８へ行なうためメモリリクエ
スト線７００を１１”とする。２つめのメモリオペラン
ドＹの読み出しをバッファ記憶９へ行なうためメモリリ
クエスト線７０１を＠１”とする。

Ｃ４サイクルでは、命令２の分岐先命令をバッファ記憶
装置９よシ読み出し線８６０に出力する。

同サイクルでバッファ記憶装置８ではブロック転送中な
ので記憶制御８０ではアクセプト線８１０は′″０＃と
なる。即ち、命令３のＣＬＣ命令の２に対するオペラン
ド読出しリクエストはアクセプトされなｒ、従ってメモ
リ制御７ではリドウーリクエストとして再びリクエスト
を起動する。

本発明の特徴はこのＣ４サイクルでのアクセプト線９１
゛０にある。既に説明した従来技術ではバッファ記憶装
置９ではブロック転送も起きてないので、線９１０を＠
１”としてＸの読出しを行なっていた。本発明ではこの
とき線９１０を＠０”として、Ｘの読出しを延期してい
る。これは！３図の回路によって制御される。Ｘを読み
出すためオペランドを示す線７０３は＠１”となってい
る。

また、アクセプト禁止状態を示す線８００をうけて、こ
の線が＠１”である場合第３図のアンド回路９８によシ
、アクセプト線９１０を″０”にする。。

同様にもう一方のバッファ記憶装置のアクセプト禁止状
態を示す線９００をうけてこの線が″１”である場合、
第３図のアンド回路８９によシアクセブト線８１０を１
０”ｋすることができる。

本発明は、アンド回路８９．９８に線９００゜線８００
を入力していることが特徴であシ、他は従来技術である
。

Ｃ４サイクルでアクセプト線９１０が＠ＩＯ”となり、
線８００が１０”となるまでこの状態は続く。即ち、命
令３のＣＬＣ命令のＸＫ対するオペランド読出しリクエ
ストはアクセプトされない。

従って２に対すると同様にメモリ制御７でリドウーリク
エストとして再びリクエストを起動する。

アクセプトされるＸのリクエスト線７０１は最も早い場
合で０９サイクルである。

既にＣ１１サイクルで命令１のＴＭ命令のＹ（Ｎｅｗ（
Ｙ））の読出しを行なっているので、それより以前のＸ
に対するバッファキャンセルは完了している。これは従
来のよく知られた技術である。従って０９サイクル以降
Ｘを読み出すとバッファ記憶装置にないと判定されるＣ
バッファキャンセルが完了しているので）。

アクセプトされるＸのリクエスト線７０１は最も早い場
合で０９サイクルであるので、Ｘを読み出すリクエスト
はバッファ記憶装＃９にないと判定され、主記憶装置１
１より読み出すブロック転送が起こる。主記憶装置１１
にはＣ，サイクルで書込みが完了しているので、このブ
ロック転送により最新のＸ、　Ｎｅｗ（Ｘ）を読み出す
ことができる。

〔発明の効果〕

本発明によれば、一方のバッファ記憶装置がアクセブト
禁止状態になった場合、その状態を示す線を他のバッフ
ァ記憶装置に入力し、そのバッファ記憶装置へのリクエ
ストをアクセプトしないことにより、オペランドの読出
しの不都合を解決し、順序保障をすることができる。ま
た、一方のバッファ記憶装置がアクセプト禁止状態にな
った場合のみ、他方のバッファ記憶装置へのリクエスト
をアクセプトしない制御方式をとることにより、他方の
バッファ記憶装置を使う場合、殆どの場合同時に一方の
バッファ記憶装費を使うので、一方のバッファ記憶装置
ではリクエストをアクセプトでき々いので、他方のバッ
ファ記憶装置へのリクエストをアクセプトしないことに
より性能の劣下は々い。

従って性能の低下を招くことなしに、オペランド読出し
順序を保証できる効果がある。

【図面の簡単な説明】

第１図は命令フェッチとオペランドを兼用するバッファ
記憶装置とオペランド用バッファ記憶装置をもった場合
の動作の問題点を示すタイムチャート、第２図は本発明
の一実施例の構成図、第３図は第２図の記憶制御８０．
９０をさらに詳細に示した図、第４図は本発明の動作を
示すタイムチャートである。 高　１　　口 ′ｙｆＪｚ　　図 第　３　図 第　４　囚 →叫門

Claims (1)

【特許請求の範囲】
1. １、オペランド用バッファ記憶装置を２つ以上具備し、
   これらバッファ記憶装置に同時にアクセスすることがで
   き、かつ、命令の実行を複数のフェーズに分け、各々の
   フェーズに独立したハードウェアをもつことによってパ
   イプライン処理を行ない、分岐命令を解読した場合には
   その判定が下る前に分岐が成功するかしないか予測し、
   予測命令の処理を開始するデータ処理装置において、他
   のバッファ記憶装置がリクエストを受付けられなくなっ
   た状態を示す線を入力とし、該バッファ記憶装置のオペ
   ランド読出しリクエストを受理しない論理をもつことを
   特徴とする情報処理装置。