JPS61170830A - レジスタ参照方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける、中央処理装置のレ
ジスタが、中央処理装置と、それに接続されるベクトル
処理装置とから参照される場合の、レジスタ参照を制御
する方式に関する。

計算機システムの中央処理装置（以下において、ＣＰＵ
という）等の高速化方式として、いわゆるパイプライン
方式による、並列処理方式が使用されている。

このような、並列処理方式においては、同時に複数の命
令実行の流れが存在するので、異なる命令間において、
ある命令の実行により更新されるスカラレジスタを、後
続の他の命令が参照するような関係にある場合には、そ
れらの命令実行の時間的な前後関係が、プログラム通り
（即ち、命令フェッチの順番通り）になることを保証す
るための制御を必要とする。

一方、更に高速な処理を必要とする等のシステムにおい
ては、ベクトルデータの高速演算用に構成された専用処
理装置であるベクトル処理装置（以下において、ｖＰと
いう）を併用する場合がある。

ｖｐは、公知のように、主に主記憶装置のベクトルデー
タの演算を高速に処理するように構成された処理装置で
あるが、ＣＰＵと併用される構成においては、ＶＰがＣ
ＰＵの汎用レジスタ及び浮動少数点レジスタ等（以下に
おいて、これらを総称して、スカラレジスタという）を
参照することも必要である。

その結果、上記のようなレジスタ参照順序の制御が、Ｃ
ＰＵで実行されている命令とｖＰにおける処理との間に
ついても必要であるが、ＶＰの処理は、ＣＰＵのパイプ
ラインとは非同期であるので、その制御には特別の考慮
が必要になる。

〔従来の技術〕

第２図に示すような、ｖｐとＣＰＵを併用する構成の一
方式においては、ＶＰＩとＣＰＵ２は相互に接続され、
又それぞれ個別のボートによって主記憶アクセス制御装
置（以下において、ＭＣＵという）３を経て、主記憶装
置（以下において、ＭＳＵという）４にに接続される。

ＣＰＵ２は、ＭＣＵ３を経てＭＳＵ４から取り出す命令
をデコードし、その命令がベクトル演算命令の場合に、
ＣＰＵ２からＶＰＩへ所要の制御情報及びデータ等を転
送線６により転送して、ＶＰ１へ処理を依頼する。

ＶＰＩは、自身でＭｃＵ３を経てＭＳＵ４に７クセスし
、ＣＰＵ２とは独立に処理を進めるが、ＣＰＵ２の例え
ばスカラレジスタに処理結果を出力する場合には、デー
タ及び制御信号等を、転送線７によってＣＰＵ２へ転送
する。

第３図はＣＰＵ２のパイプライン制御における、スカラ
レジスタのアドレスの制御等を説明するブロック図であ
る。

図の上部の線１０は、左から右へ進む、バイプラインの
各ステージを示し、命令実行の典型的な場合において、
Ｄステージでは、命令コードのデコードが行われる。

Ａステージでは、命令で指定されたスカラレジスタをレ
ジスタスタック２３から読み出して、ベー″″″′１１
・４７Ｆ　′）Ｘ　Ｉｙ　’；　Ｘ　９１２に：Ａｉゝ
゛　　　−それらと命令のディスプレースメント部の内
容１３により、アドレス計算をして、主記憶アドレスを
得る。

Ｔステージでは、主記憶オペランドのアクセス及び演算
ユニットの起動、Ｂステージではバッファ、レジスタス
タック２３等からのデータ読み出しが行われ、Ｅステー
ジでは、それまでに準備されたデータについて演算が実
行され、演算結果がＷステージでレジスタスタック２３
上の所定のスカラレジスタ等へ書き込まれる。

以上のような、各ステージの制御に対応して、各ステー
ジにある命令が使用する、スカラレジスタ等のアドレス
を保持するレジスタが設けられる。

即ち、レジスタ群１４．１５．１６の、それぞれ直列に
接続されたレジスタが、それらのレジスタを示し、命令
デコードの結果により、ＡステージでレジスタＡ１及び
Ａ２の所要のものが設定される。

上記設定がされた場合には、レジスタＡ１、Ａ２の内容
は、次の制御サイクルでレジスタＴ１、Ｉ２にシフトさ
れる。又、別の命令の場合には、Ｔステージで、レジス
タＴ１、Ｉ２、Ｉ３にアドレスがセットされる場合もあ
る。

レジスタＴ１、Ｉ２、Ｉ３の内容は、次の制御サイクル
で、レジスタＢＩＳＢ２、Ｂ３にシフトされる。

レジスタＢ２、Ｂ３は、Ｂステージで読み出して、例え
ば演算器１７の人力レジスタ１８．１９ヘレジスタオペ
ランドとして供給すべき、スカラレジスタを指定するの
に使用される。

レジスタＢ１、Ｂ２の内容は、次サイクルでレジスタＥ
１、Ｂ２にシフトし、更に次のサイクルでレジスター１
、−２にシフトする。

レジスター１はＷステージにおける、書き込み先のスカ
ラレジスタのアドレス指定等に使用される。

レジスタ群１５は書き込み対象のスカラレジスタを指定
しているので、Ｄステージにおいては、レジスタ＾１、
Ｔ１、Ｂ１、Ｅｌ、Ｗｌと、命令オペランドで指定され
る、アドレス計算に使用するスカラレジスタの指定（図
において、１１、Ｉ２、Ｉ３により示す）とを比較器２
４で比較する。

その結果両者のうちのそれぞれルジスタでも一致するア
ドレスが有った場合には、比較器２４の出力２５により
、Ｄステージにある命令をインクロックして、出力２５
の一致信号が無（なるまで、その命令のＤステージから
先への進行を遅延させる。

又、Ｂステージにおいては、それより先のステージにあ
る、書き込みレジスタアドレスである、レジスタＥ１、
Ｗｌと、レジスタＢ２、Ｂ３とを比較器２０で比較し、
その−故山力信号２１がある間、Ｂステージから先への
進行をインタロックする。

公知のように、パイプラインの、あるステージがインク
ロックされている間、そのステージ及びそれより前のス
テージにある命令の、次ステージへの進行は阻止される
。

ＣＰ　Ｕ２は、ベクトル処理命令も同様に、前記のパイ
プラインに乗せて実行する前処理により、アドレス計算
、所要のスカラレジスタからのデータ読み出し等を行っ
て所要の情報を準備し、それらの情報と命令コードをＶ
ＰＩに転送して、処理させる。

これらの前処理のために、第４図（ａ）に示すように、
パイプラインには通常４個程度の処理フロー３０．３１
．３２．３３が流され、その後火の命令のＤステージが
サイクル３４から開始される。

なお、図において英字は、前記説明で使用した、パイプ
ラインの各ステージの名前を示し、図の左から右へ時間
が進行するものとする。

図のサイクル３５に示す処理フロー３３のＷステージに
おいて、ＣＰＵ２からＶＰＩへの所要情報の転送が終わ
るが、もしこのベクトル処理命令が、ＣＰ　Ｕ２のレジ
スタスタック２３にあるスカラレジスタの更新を伴う場
合には、このベクトル処理命令の、ＶＰＩにおける処理
が完了して、スカラレジスタの書き込みデータが出揃っ
た時（時刻３６）に、ＶＰＩから書き込み要求信号と共
に出力データが転送されて、指定のスカラレジスタが更
新される。

従って、このようなベクトル演算命令の後続命令に、上
記の更新されるスカラレジスタの参照がある場合には、
更新完了まで参照を遅延させる必要がある。

□ヮ４よ、。。７ツ。２ｏ２７゜よ、７．９７．う９　
　−ン上にスカラレジスタの更新を行うベクトル演算命
令があることを検出すると、これを記憶し、後続命令を
Ｄステージでインクロックする。

このインクロックは、ＶＰｌからの出力を、スカラレジ
スタへ書き込み完了するまで、継続する必要がある。

第４図（ａｌの処理フロー３７．３８は、このようにし
てインクロックされる後続命令のフローを示し、！’５
１３９はインクロックの期間を示している。

〔発明が解決しようとする問題点〕

前記従来の・方式によれば、比較的簡単な制御によって
、ｖＰがスカラレジスタを更新する場合に、そのスカラ
レジスタを、後続命令が更新前に参照することを防ぐこ
とができる。

しかし、すべての後続命令を無差別にインクロックする
ので、後続命令が上記に該当するレジスタを参照しない
場合でも、その実行を遅延することになり、必要以上に
ＣＰＵの性能を低下させるという問題がある。

〔問題点を解決するための手段〕

前記の問題点は、レジスタを有する中央処理装置と、該
中央処理装置の制御を受けて、独立に演算を実行するベ
クトル処理装置を有する計算機システムにおいて、上記
中央処理装置は上記ベクトル処理装置に演算を指令する
場合に、該ベクトル処理装置の出力を書き込むべき上記
レジスタのアドレスを保持し、後続命令において参照す
る上記レジスタのアドレスが該保持するアドレスに一致
する場合には、該後続命令による、該アドレスのレジス
タの参照を抑止するように構成された本発明のレジスタ
参照制御方式により解決される。

〔作用〕

即ち、前記説明の、パイプラインにおける、レジスタア
ドレスを保持するレジスタ群とは別に、ベクトル演算命
令の実行によって更新されるスカラレジスタのレジスタ
アドレスを保持するｖＰ書き込みレジスタを設ける。

ＣＰＵでは、ベクトル演算命令が例えばスカラレジスタ
の更新を伴う場合は、その前処理において、ｖＰ書き込
みレジスタに更新光のレジスタアドレスをセットしてお
く。

このようにして、一般の命令の制御における、従来の更
新レジスタと参照レジスタの一致検出条件に、上記ＶＰ
書き込みレジスタに保持するアドレスを加え、これによ
って一致が検出された場合のみ、後続命令をインタロッ
クする。

以上により、スカラレジスタ更新を伴うベクトル演算命
令の場合にも、後続命令の無差別なインクロックを行わ
ないで、必要最小限のインタロックにすることができる
。

〔実施例〕

第１図は本発明の一実施例構成を示すブロック図である
。

第１図は、第３図の従来構成例に対応する部分を示し、
図において第３図と同じ構成部分は同一の符号で示す。

本発明により、ＶＰ書き込みレジスタ４０が設けられ、
レジスタ群１５のレジスター１に接続される。

ＶＰ書き込みレジスタ４０には、ベクトル処理命令の前
処理において、その命令がスカラレジスタの更新を伴う
命令であると識別された場合に、その最後のＷステージ
である、制御サイクル３５（第４図（ｂｌ）において、
レジスター１の内容がセットされるものとする。

ＶＰ書き込みレジスタ４０に保持された、レジスタアド
レスは、比較器２０及び比較器２４に、従来の入力に追
加して入力され、後続命令の参照するスカラレジスタの
レジスタアドレスと比較されるようにする。

比較の結果一致した場合には、−故山力信号２１又は２
５によって、従来の一般の命令の場合と同様にパイプラ
インをＤステージ又はＢステージでインクロックする。

このインタロックは、ＶＰ１からの出力データによる、
レジスタ更新が完了するまで継続する必要がある。

しかし、上記比較において、レジスタ一致が検出されな
い限り、後続命令はインクロック無く、実行を進められ
る。

第４図（ｂ）及び（Ｃ）において、処理フロー３０〜３
３は、　　　　ｌ第４図（ａｌと同じベクトル処理命令
の前処理のフローであるが、制御サイクル３５のＷステ
ージでＶＰ書き込みレジスタ４０に、レジスタアドレス
がセットされ、線４８に示すように、書き込み完了まで
保持される。

処理フロー４１〜４６は後続命令の処理フローであり、
ベクトル処理命令を含む各命令相互にレジスタ参照の衝
突が無いとすれば、図示のように各フローが遅延無く終
了する。

その次の命令の処理フロー４７で、ＶＰ書き込みレジス
タ４０の保持するアドレスのレジスタを、アドレス計算
のペースレジスタ又はインデクスレジスタとして、参照
しようとした場合には、比較器２５の出力により、Ｄス
テージでインクロックされる。

又、そのレジスタをレジスタオペランドとして、参照し
ようとした場合には、比較器２１の出力により、Ｂステ
ージでインクロックされる。

それらの場合、この命令はＶＰＩの処理が終わるまで、
進行を遅延される。

しかし、この遅延はプログラム論理上必要な最小限の遅
延時間である。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、ＣＰＵ
とｖＰを接続した構成の計算機システムの、ｖＰの出力
でＣＰＵのレジスタを更新する処理において、ＣＰＵの
命令実行パイプラインのインクロック時間を、必要最小
限に押さえることができるので、ＣＰＵの性能を著しく
改善する。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図は計
算機システムの一構成例ブロック図、第３図は従来の一
構成例ブロック図、 第４図はパイプライン処理フローの説明図である。 図において、 ｌはＶＰ、　　　　　　　２はＣＰＵ。 ３はＭＣＵ、　　　　　　４はＭＳＵ。 １１はペースレジスタ、１２はインデクスレジスタ、１
４．１５．１６はレジスタ群、 ２０．２４は比較器、　　　２３はレジスタスタック、
３０〜３３．４１〜４７は処理フロー、４０はＶＰ書き
込みレジスタを示す。 代理人　弁理士　　検量　宏四部 第　１　図 兇３図 孫４図Ｃ） ノロ 尤什１図Ｃ） 亮２図 邦４図（ｃ） Ｄ 、ＤＡＴＢＢＢＢＢＥＷ ７！７

Claims (1)

【特許請求の範囲】
1. レジスタを有する中央処理装置と、該中央処理装置の制
   御を受けて、独立に演算を実行するベクトル処理装置を
   有する計算機システムにおいて、上記中央処理装置は上
   記ベクトル処理装置に演算を指令する場合に、該ベクト
   ル処理装置の出力を書き込むべき上記レジスタのアドレ
   スを保持し、後続命令において参照する上記レジスタの
   アドレスが該保持するアドレスに一致する場合には、該
   後続命令による、該アドレスのレジスタの参照を抑止す
   るように構成されていることを特徴とするレジスタ参照
   制御方式。