JPH01246655A - 多重プロセッサ計算機システムのための記憶サブシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は計算機システムに係り、特に、第１レベル及び
第２レベルの階層記憶を有する多重プロセッサ計算機シ
ステム（以下、ＭＰシステムという）において、記憶待
ち行列を第１レベルに設け。

記憶待ち行列及び書込みバッファを第２レベルに設けて
、キャッシュ記憶階層の第２レベルに記憶すべきデータ
を待合せさせる技術に係る。

Ｂ、従来の技術とその課題 ＭＰシステムは複数のプロセッサ及びこれらのプロセッ
サによってアクセスされる主記憶を備えている。一般に
、このようなＭＰシステムには、命令及びデータを一時
記憶する中間レベルのキャッシュが設けられる。例えば
、米国特許第４４４５１７４号明細書及び同第４４４２
４８７号明細書は、第１レベルのキャッシュ記憶（ＬＬ
キャッシュ）及び第２レベルのキャッシュ記憶（Ｌ２キ
ャッシュ）を含むＭＰシステムを開示している。

プロセッサ毎に設けられるＬ１キャッシュ、各プロセッ
サのし１キヤツシユに接続され、Ｌ１キャッシュにより
共用されるＬ２キャッシュ、及びＬ２キャッシュに接続
される主記憶（Ｌ３）を有するシステム構成については
、これらの特許は具体的に開示していない。このような
システム構成においては、成るプロセッサのし１キヤツ
シユに記憶されているデータ又は命令を共用Ｌ２キャッ
シュに移し、最終的にはＬ３に記憶させる場合に、もし
共用し２キヤツシユが他のプロセッサからのデータ又は
命令を記憶すべく使用中であれば、前者のＬ１キャッシ
ュは共用Ｌ２キャッシュが使用可能になるまで待たなけ
ればならない、その間前者のプロセッサが別のオペレー
ションを実行できるようにするためには、そのＬ１キャ
ッシュから共用Ｌ２キャッシュへ記憶すべきデータ又は
命令を待機させておく待合せシステムが必要である。

その場合、データ又は命令を待ち行列に入れる時に、も
し待ち行列が一杯であれば、プロセッサは待ち行列に空
きがでるまで、別のオペレーションを開始できない。従
って、待ち行列をパイプライン方式のステージ構成にし
、その中に複数組のデータ又は命令を入れられるように
するのが望ましい、そうすれば、プロセッサは関連する
Ｌ１キャッシュに書込むデータ又は命令を共用Ｌ２キャ
ッシュへの書込みに備えて待ち行列に入れることができ
、継続オペレーションが可能になる。

複数のプロセッサ、１つの主記憶、Ｌ１キャッシュ及び
Ｌ２キャッシュを含むＭＰシステムにおいて、成るプロ
セッサがデータを変更する時、もし対応する未変更デー
タがプロセッサのキャッシュにあわば、変更データをプ
ロセッサのキャッシュに再書込みしなければならないに
の再書込みは、他のプロセッサが変更データを「見る」
前に行わなければならない。従って、他のプロセッサに
対する変更データの可視性を管理するための何らかの手
段が必要である。更に、主記憶及びキャッシュのアクセ
スを正確に制御するための手段も必要である。

本発明の目的は、Ｌ１キャッシュ及び共用し２キヤツシ
ユに記憶すべきデータを待機させておく記憶待ち行列を
含む新規な記憶サブシステムを提供することにある。

Ｃ１解題を解決するための手段 本発明の記憶サブシステムは、第１図にも示すように、
記憶待ち行列システムを含む。その第１の記憶待ち行列
はＬ１キャッシュと関連づけられ、第２の記憶待ち行列
はＭＰシステムのＬ２キャッシュと関連づけられる。Ｍ
Ｐシステムは少なくとも第１プロセツサ及び第２プロセ
ツサを含み、各プロセッサは専用のＬ１キャッシュを備
えている。

各プロセッサのＬ１キャッジ・ユ□は、該Ｌ１キャッシ
ュへの記憶前にデータの待合せを行う自身の第１記憶待
ち行列に接続される。第１プロセツサ及び第２プロセツ
サは第２レベルのキャッシュ、すなわちＬ２キャッシュ
を共用する。Ｌ２キャッシュは自身の第２記憶待ち行列
に接続される。Ｌ２キャッシュは主記憶にも接続される
。主記憶は記憶階層の第３レベルＬ３に相当する。第２
記憶待ち行列をＬ２キャッシュに接続するのが書込みバ
ッファ・システムである。データをＬ１キャッシュに書
込む時は、それと同じにデータをその第１記憶待ち行列
に入れる。データは一旦Ｌ１キャッシュに記憶されると
、Ｌ２キャッシュにも記憶されねばならないが、それに
先立ってまずＬ２キャッシュの第２記憶待ち行列に入れ
られる。第２記憶待ち行列に入れられてしまうと、第２
記憶待ち行列をＬ２キャッシュに接続する書込みバッフ
ァの１つにデータを記憶させることができる。データは
、Ｌ２キャッシュへの実際の記憶に先立って最終Ｌ２キ
ャッシュ書込みバッファに記憶される。

順次記憶（ＳＳ）に関連するデータや命令は最終−Ｌ２
キャッシュ書込みバッファへの実際の記憶に先立って書
込みバッファに記憶されるが、非順次記憶（ＮＳ）に関
連するデータや命令は、書込みバッファをバイパスして
、第２記憶待ち行列から最終Ｌ２キャッシュ書込みバッ
ファへ直接記憶される。アービトレーションの結果、Ｌ
２キャッシュのアクセスが可能になると、最終Ｌ２キャ
ッシュ書込みバッファに記憶されていたデータがＬ２キ
ャッシュに書込まれる。−旦データがＬ２キャッシュに
記憶されると、Ｌ２キャッシュから続いて出される相互
無効化要求により、Ｌ１キャッシュにあるデータの他の
対応するエントリが無効化される。Ｌ１キャッシュの記
憶待ち行列、Ｌ２キャッシュの記憶待ち行列、及びＬ２
記憶待ち行列とＬ２キャッシュの間に相互接続された書
込みバッファをこのように用いれば、たとえＬ２キャ多
シュが成るプロセッサの記憶動作で使用中であっても、
他のプロセッサが種々の命令の実行を妨げられることは
ない。

Ｄ、実施例 第２図は単一プロセッサ計算機システムを示したもので
ある。このシステムは記憶制御装置（ＳＣＬ）１２に接
続されたＬ３メモリ１０を含む。

記憶制御装置１２は統合Ｉ１０サブシステム１４に接続
され、サブシステム１４は統合アダプタ及び単一カード
・チャネル１６に接続される。記憶制御装置１２はＩ／
Ｄキャッシュ（Ｌｌ）１８にも接続される。Ｉ／Ｄキャ
ッシュ１８は命令（１）キャッシュ及びデータ（Ｄ）　
　・キャッシュを含み、これらを集合的にＬ１キャッシ
ュと呼ぶ。Ｉ／Ｄキャッシュ１８は、命令ユニット（エ
ユニット）。

実行ユニット（Ｅユニット）及び制御記憶装置（ＣＳ）
を含むＩ　’／　Ｅユニット２０、並びに特開昭６０−
６１８６４号公報に記載の如きベクトル・プロセッサ（
ＶＰ）２２に接続される。第２図のシステムは複数シス
テム・チャネル間連絡装置２４も含む。

メモリ１０は２枚の知能メモリ・カードで構成され、各
メモリ・カードはレベル３　（Ｌ３）メモリ部及び拡張
（Ｌ４）メモリ部を含む。メモリ・カードは、誤り検査
及び訂正、リフレッシュ・アドレス・レジスタ及びカウ
ンタ、並びに冗長ビット構成といった特徴があるため「
知能的」である。

Ｌ３メモリ１０へのインタフェースは８バイト幅である
。メモリ・サイズは８ＭＢ、１６ＭＢ、３２ＭＢ及び６
４ＭＢである。Ｌ３メモリ１０は記憶制御装置（ＳＣＬ
）１２に接続される。

記憶制御装置１２は、Ｌ３メモリ１０、Ｉ１０サブシス
テム１４及びＩ／Ｄキャッシュ１８へのアクセスを調停
する３つのバス・アービタを含む。

記憶制御装置１２は更にＩ／ＤキャッシュすなわちＬ１
キャッシュ１８でデータ探索を行うためのディレクトリ
も含む。データがＬ１キャッシュ１８にあってもそれが
古ければ、記憶制御装置１２はＬ１キャッシュ１８にあ
る古いデータを無効化することにより、Ｉ１０サブシス
テム１４がＬ３メモリ１０にあるデータを更新できるよ
うにする。

Ｉ／Ｅユニット２０は然る後にＬ３メモリ１０から更新
されたデータを得なければならない。記憶制御装置１２
は更に、Ｉ１０サブシステム１４及びＩ／Ｅユニット２
０からＬ３メモリ１０へ送られるデータをバッファする
ための複数のバッファを含む。Ｉ／Ｅユニット２０に関
連するバッファは２５６バイトのライン・バッファであ
って、順次オペレーションのような特定のタイプの命令
については、−時に８バイトのエントリを作成すること
ができる。このライン・バッファは、−杯であれば、Ｌ
３メモリ１０に対してデータのブロック転送を行う、ブ
ロック転送は通常の記憶動作よりも多くのデータを転送
するので、その分メモリ・オペレーションの回数が減る
。

Ｌ１キャッシュ１８を構成する命令キャッシュ及びデー
タ・キャッシュは何れも１６にバイトのキャッシュであ
る。記憶制御装置１２へのインタフェースは８バイト幅
であるから、記憶制御装置１２からのインページ動作は
８回のデータ転送サイクルを必要とする。データ・キャ
ッシュはストアスルー式であり、工“／Ｅユニット２０
からのデータはＬ３メモリ１０には書込まれるが、もし
対応するデータがＬ１キャッシュ１８になければ、Ｌ１
キャッシュへの書込みは行われない。このオペレーショ
ンを援助するため、８回までの記憶動作をバッファでき
る記憶バッファがＬ１データ・キャッシュ１８と共に使
用される６ ベクトル・プロセッサ２２はデータ・キャッシュ１８に
接続される。ベクトル・プロセッサ２２は、Ｉ／Ｅユニ
ット２０から記憶制御装置１２へのデータフローは許す
が、その動作中は、データ取出しのためにＩ／Ｅユニッ
ト２０が記憶制御装置１２にアクセスすることは許さな
い。

統合Ｉ１０サブシステム１４は、８バイトのバスを介し
て記憶制御装置１２に接続される。サブシステム１４は
、自身からのデータを記憶制御装置１２と同期させるの
に用いる３つの６４バイト・バッファを含む。Ｉ／Ｅユ
ニット２０及びＩ１０サブシステム１４は異なったクロ
ックで動作しており、３つの６４バイト・バッファはこ
れらのクロックを同期させる働きがある。

複数システム・チャネル間連絡装置２４は４ポートのチ
ャネル間アダプタであって、システムの外部に設けられ
る。

トライアディク（多重プロセッサ）システムの例を第３
図に示す。

第３図において、記憶サブシステム２６は１対のＬ３メ
モリＩＯＡ、ＩＯＨのポートに接続され。

バス切替え装置（ＢＳＵ）２６Ａ及びＬ２キャッシュ２
６Ｂを含む。記憶サブシステム２６の詳細は第６図に示
しである。ＢＳＵ２６Ａは、統合Ｉ１０サブシステム１
４、共用チャネル・プロセッサＡ　（ＳＨＣＰ−Ａ）２
８Ａ、及び３台のプロセッサに接続される。第１プロセ
ツサはＩ／Ｄキャッシュ１８Ａ及びＩ／Ｅユニット２０
Ａを含み、第２プロセツサはＩ／Ｄキャッシュ１８Ｂ及
びＩ／Ｅユニット２０Ｂを含み、第３プロセツサはＩ／
Ｄキャッシュ１８Ｃ及びＩ／Ｅユニット２０Ｃを含む、
各Ｉ／Ｄキャッシュ１８Ａ、１８Ｂ、１８ＣはＬ１キャ
ッシュと呼ばれる。記憶サブシステム２６のキャッシュ
２６ＢはＬ２キャッシュと呼ばれ、主記憶１０Ａ／ＩＯ
ＢはＬ３メモリと呼ばれる。

記憶サブシステム２６は、３台のプロセッサ１８Ａ／２
０Ａ、１８Ｂ／２０Ｂ及び１８Ｃ／２０Ｃ１２つのＬ３
メモリ１０Ａ及びＩＯＢ、２台の共用チャネル・プロセ
ッサ２８Ａ及び２８Ｂ、並びに統合Ｉ１０サブシステム
１４を接続する。記憶サブシステム２６は、処理すべき
要求の優先順位を決定する回路、インタフェースを動作
させる回路、及びＬ２キャッシュ２６Ｂをアクセスする
回路を含む。Ｌ２キャッシュ２６Ｂはストアイン式のキ
ャッシュであり、データの変更はすべてＬ２キャッシュ
２６Ｂで行われる。ただし、変更要求がＩ１０サブシス
テム１４からのものであり、且つ変更すべきデータがＬ
３メモリＩＯＡ／１０ＢにあってＬ２キャッシュ２６Ｂ
になければ、データの変更はＬ３メモリでのみ行われる
。

記憶サブシステム２６とＬ３メモリＩＯＡ／１０Ｂの間
のインタフェースは２つの１６バイト・ポートを含む。

第２図では、これは単一の８バイト・ポートであった。

ただし、第２図の主記憶１０は第３図のメモリ・カード
ＩＯＡ／ＩＯＢと同一である。２枚のメモリ・カードＩ
ＯＡ／ＩＯＢは並行にアクセスされる。

共用チャネル・プロセッサ２８は２つのポートを介して
記憶サブシステム２６に接続される。各ポートは８バイ
ト・インタフェースである。共用チャネル・プロセッサ
２８はＢＳＵ２６Ａとは無関係の同波数で動作する。Ｂ
ＳＵ内部のクロックは共用チャネル・プロセッサ２８の
クロックと同期される。その方法は、第２図における記
憶制御装置１２と統合Ｉ１０サブシステム１４の間のク
ロック同期と同様である。

次に、第２図のシステムの動作について説明する。

普通、命令は命令キャッシュ（ＬＬキャッシュ）１８に
あり、実行を待っている。Ｉ／Ｅユニット２０はＬ１キ
ャッシュ１８に設けられているディレクトリを探索し、
目的の命令がＬ１キャッシュ１８にあるかどうかを調べ
る。もしなければ、Ｉ／Ｅユニット２０は記憶制御装置
１２に対する記憶装置要求を生成する。命令のアドレス
、すなわち該命令を含むキャッシュ・ラインのアドレス
が記憶制御装置１２に送られる。記憶制御装置１２は、
Ｌ３メモリ１０に接続されたバスのアクセスを調停する
。最終的には、Ｉ／Ｅユニット２０からの要求はＬ３メ
モリ１０へ渡される。この要求は、Ｉ／Ｅユニット２０
への転送のためにＬ３メモリ１０から１ラインを取出す
ことを指示するコマンドを含む。Ｌ３メモリ１０は要求
をラッチして解読し、命令を記憶しているメモリ・カー
ド中の記憶位置を選択し、数サイクルの遅延の後、８バ
イト単位で命令を記憶制御装置１２に送る。取出された
命令は記憶制御装置１２から命令キャッシュ（Ｌｌキャ
ッシュ）１８に送られて、そこに−時記憶され、次いで
命令キャッシュ１８からＩ／Ｅユニット２０の命令バッ
ファに送られる。工／Ｅユニット２０は内部のデコーダ
により命令を解読する。

命令を実行するには、Ｌ３メモリ１０にあるオペランド
を必要とすることが多い、Ｉ／Ｅユニット２０はデータ
・キャッシュ１８のディレクトリを探索し、もしオペラ
ンドがデータ・キャッシュ１８になければ、上述の命令
キャッシュ・ミスの時と同様に、Ｌ３メモリ１０をアク
セスするため記憶装置要求を出す。この結果オペランド
がデータ・キャッシュ１８にもたらされると、Ｉ／Ｅユ
ニット２０はデータ・キャッシュ１８をアクセスする。

命令がマイクロコードの使用を要求していると、Ｉ／Ｅ
ユニット２０は内部の制御記憶装置（ＣＳ）に記憶され
ているマイクロコードを使用する。工／Ｅユニット２０
がＩ１０命令を解読した場合は、Ｌ３メモリ１０の補助
部に情報が記憶される。これは命令の実行からは切離さ
れている。次いでＩ／Ｅユニット２０は、情報がＬ３メ
モリ１０に記憶されていることを統合Ｉ１０サブシステ
ム１４に知らせる。サブシステム１４のプロセッサはＬ
３メモリ１０をアクセスして情報を取出す。

次に第３図のシステムの動作について説明する。

まず、特定のＩ／Ｅユニット２ｏＡ、２０Ｂ又は２０Ｃ
が命令を要求して、自身のし１キヤツシユ１８Ａ、１８
Ｂ又は１８Ｇを探索した時に、所望の命令がそのＬ１キ
ャッシュになかったとする。

その場合、当該Ｉ／Ｅユニットは、Ｌ２キャッシュ２６
Ｂを探索すべく記憶サブシステム２６のアクセスを要求
する。記憶サブシステム２６は、Ｉ／Ｅユニット２０Ａ
、２０Ｂ、２０Ｃ１共用チヤネル・プロセッサ２８及び
統合Ｉ１０サブシステム１４からの要求を受け取るアー
ビタを備えている。特定のＩ／Ｅユニット（２０Ａ〜２
０Ｃの１つ）が記憶サブシステム２６のアクセスを許さ
れると、そのＩ／Ｅユニットは所望の命令を見つけるた
め、記憶サブシステム２６内のＬ２キャッシュ２６Ｂの
ディレクトリを探索する。所望の命令がＬ２キャッシュ
２６Ｂにあれば、その命令は要求を出したＩ／Ｅユニッ
トに戻される。所望の命令がＬ２キャッシュ２６Ｂにな
ければ、Ｌ３メモリＩＯＡ又はＩＯＨに要求が送られる
。所望の命令がＬ３メモリで見つかると、その命令は直
ちに記憶サブシステム２６に送られ（−時に１６バイト
ずつ）、Ｌ２キャッシュ２６Ｂへの記憶と同時に、特定
のＩ／Ｅユニット（２０Ａ〜２０Ｃの１つ）へバイパス
される。

記憶サブシステム２６は、ＭＰシステムにおける記憶の
一貫性を維持するための機能も持っている０例えば、特
定のＩ／Ｅユニット２０Ｃ（以下では説明の便宜上、Ｉ
／Ｅユニットをプロセッサと呼ぶことにする）がデータ
を変更する場合、そのデータを他のプロセッサ２０Ａ及
び２０Ｂから見れるようにしなければならない。プロセ
ッサ２ｏＣが自身のし１キヤツシユ１８Ｃにあるデータ
を変更するのであれば、そのデータに対する探索が記憶
サブシステム２６のＬ２キャッシュ・ディレクトリ２６
Ｊ（第５図参照）で行われる。もし見つかると、Ｌ１キ
ャッシュ１８Ｃでの変更に合わせてＬ２キャッシュ中の
データも変更される。

これが終ると、他のプロセッサ２０Ａ及び２０Ｂは、そ
れらのし１キヤツシユ１８Ａ及び１８Ｂにある対応する
データを変更するため、Ｌ２キャッシュ２６Ｂにある正
しい変更データを見ることを許される。プロセッサ２０
Ｇは、他のプロセッサ２０Ａ及び２０Ｂがそれらの対応
するデータを変更するまでは、当該データを再びアクセ
スすることはできない。記憶要求によって変更されたデ
ータの写しについて他のプロセッサのＬ１キャッシュを
検査することを「相互照会ノという。相互照会はそのよ
うな写しを除くために使用される。他のＬ１キャッシュ
は、記憶動作が行われた時に新しいデータで更新されな
い。

プロセッサ（第２図の２０、第３図の２０Ａ〜２０Ｃ）
及びそのＬ１キャッシュ（第２図の１８、第３図の１８
Ａ〜１８Ｃ）の詳細な構成を第４図に示す。

第４＠において、プロセッサ（２０，２０Ａ〜２０Ｃの
１つ）は次のような構成要素を備えている。まず制御記
憶サブシステム２０−１は、８４ＫＢの高速固定制御記
憶２Ｏ−ＩＡ、ページ可能制御記憶２Ｏ−ＩＢ　（８Ｋ
Ｂ、２にワード、４ウエイ・アソシアティブ式）、ペー
ジ可能制御記憶２Ｏ−ＩＨのためのディレクトリ（Ｃ５
ＤＩＲ）２０−ＩＣ１制御記憶アドレス・レジスタ（Ｃ
８ＡＲ）２０−ＬＤ、及び８要素のブランチ連係機、構
（ＢＡＬ　　５ＴＫ）２０−ＩＥを含む。機械状態制御
機構２０−２は、プロセッサ用の大域制御機構２Ｏ−２
Ａと、制御記憶起点アドレス・バスを介してＣ８ＡＲ２
０−ＬＤに接続され、マイクロコード化された命令のた
めの初期アドレスを生成するのに用いるＯＰブランチ・
テーブル２Ｏ−２Ｂとを含む、アドレス生成ユニット２
０−３は３つのチップで構成される。第１チツプは命令
キャッシュＤＬＡＴ及びＬ１ディレクトリ２Ｏ−３Ａを
含み、第２チツプはデータ・キャッシュＤＬＡＴ及びＬ
１ディレクトリ２Ｏ−３Ｂを含み、第３チツプはアドレ
ス・バスを介してＬ１キャッシュ１８．１８Ａ〜１８Ｃ
に接続されたアドレス生成チップ２Ｏ−３Ｇである。命
令ＤＬＡＴ及びＬ１ディレクトリ２Ｏ−３Ａは４本のヒ
ツト線を介してＬ１キャッシュの命令キャッシュ部、１
８−１Ａに接続される。これらのヒツト線は、要求され
た命令が命令キャッシュ部１８−ＩＡにあることを示す
、同様に、データＤＬＡＴ及びＬ１ディレクトリ２Ｏ−
３Ｂも、要求されたデータがＬｌキャッシュのデータ・
キャッシュ部１８−２Ｂにあることを示す４本のヒツト
線を介してデータ・キャッシュ部１８−２Ｂに接続され
る。アドレス生成ユニット２ｏ−３はアドレス生成に用
いる１６個の汎用レジスタの写しくＧＰＲＣ０ＰＹ）２
０−３Ｄ及び命令実行のためにアドレスをマイクロコー
ドへ供給するのに用いる３つの記憶アドレス・レジスタ
（ＳＡＲ）２０−３Ｅを含む。

固定小数点命令実行ユニット２０−４は、データ（Ｄ）
バスを介してデータ・キャッシュ１８−２に接続され、
上述の１６個の汎用レジスタ及びマイクロコードによっ
て独占的に使用される多数の作業用レジスタを含むロー
カル・メモリ・スタック２Ｏ−４Ａと；算術及びシフト
・タイプの様々なオペレーションの結果及び３７０条件
コードの結果を含む条件レジスタ２Ｏ−４Ｂと；４バイ
トのＡＬＵ２０−４Ｃと；８バイトの回転組合せユニッ
ト２Ｏ−４Ｄと；汎用レジスタ、作業用レジスタ及び条
件レジスタからブランチの方向を決定するビットを選択
するブランチ・ビット選択ハードウェア２Ｏ−４Ｅとを
含んでいる。浮動小数点プロセッサ２０−５は、浮動小
数点レジスタ及びマイクロコード作業用レジスタ２Ｏ−
５Ｅと、コマンド解説制御機構２Ｏ−５Ａと、浮動小数
点加算器２Ｏ−５Ｂと、固定小数点及び浮動小数点乗算
アレイ２Ｏ−５Ｃと、平方根及び除算機構２Ｏ−５Ｄと
を含んでいる。１９８７年９月３０日付の米国特許出頴
第１０２９８５号はこのような浮動小数点プロセッサ２
０−５の一例を開示している。ＡＬＵ２ｏ−４Ｃは、１
９８７年６月２６日付の米国特許出願第６６５８０号に
開示されているような加算器を含む。

外部チップ２０−６はタイマ及び割込み機構を含む。割
込みはＩ１０サブシステム１４等から来る。プロセッサ
間連絡機構（ＩＰＣ）２０−７は連絡バスを介して記憶
サブシステムに接続されており、プロセッサ間でのメツ
セージ交換及び時刻機構へのアクセスを可能にする。

第４図において、Ｌ１キャッシュ（１８，１８Ａ〜１８
Ｃの１つ）は次のような構成要素を僅えている。まず命
令キャッシュ１８−１は、１６にバイト／４ウエイのキ
ャッシュ１８−ＩＡと、その出力部に設けられた１６バ
イトの命令バッファ１８−ＩＢと、記憶サブシステムか
らの入力部に設けられた８バイトのインページ・レジス
タ１８−ＩＣとを含む、インページ・レジスタ１８−Ｉ
Ｃに接続されている記憶バスは８バイト幅である。

インページ・レジスタ１８−ＩＣは制御記憶サブシステ
ム２０−１に接続され、ページ可能制御記憶２Ｏ−ＩＢ
でミスが生じた場合に新しいデータをサブシステム２０
−１に供給する。データ・キャッシュ１８−２は、記憶
バスに接続されたインページ・バッファ１８−２Ａと、
１６にバイト／４ウエイのキャッシュ１８−２Ｂと、キ
ャッシュ・データフロー１８−２Ｃと、８要素の記憶バ
ッファ１８−２Ｄとを含む、キャッシュ・データフロー
１８−２Ｃは複数の入出力レジスタを含み、８バイトの
データ・バス（Ｄバス）を介してプロセッサに接続され
、８バイトのベクトル・バスを介してベクトル・プロセ
ッサ（２２Ａ〜２２Ｃ）に接続される。

次に、第４図に示すプロセッサ及びＬ１キャッシュの動
作について説明・する。

まず、実行すべき命令が命令キャッシュ１８−ＩＡに記
憶されているものとする。この命令は命令キャッシュ１
８−ＩＡから取出されて命令バッファ１８−ＩＨに書込
まれる（命令バッファ１８−ＩＢは常に一杯の状態を保
つようにされる）。

次いで命令は命令バッファ１８−ＩＢから取出されて、
アドレス生成ユニット２０−３、固定小数点実行ユニッ
ト２ｏ−４及び機械状態制御機構２０−２の命令レジス
タに書込まれ、かくして命令の解読が始まる。必要であ
れば、オペランドがアドレス生成ユニット２０−３のＧ
ＰＲＣ０ＰＹ２０−３Ｄから取出される（通常は、ＲＸ
形式の命令の場合に、基底レジスタ及び指標レジスタに
ついてオペランドが要求されるとＧＰＲＣ０ＰＹ２０−
３Ｄがアクセスされる）。次のサイクルでアドレス生成
プロセスが開始する。基底レジスタ及び指標レジスタの
内容が命令の変位フィールドに加算され、有効アドレス
が生成されて、データ・キャッシュ１８−２又は命令キ
ャッシュ１８−１に送られる。この例ではオペランドの
取出しを行うので、有効アドレスはデータ・キャッシュ
１８−２に送られる。アドレスはデータＤＬＡＴ及びＬ
１ディレクトリ・チップ２Ｏ−３Ｂにも送られる。キャ
ッシュ及びディレクトリのアクセスは第３サイクルで開
始する。チップ２Ｏ−３Ｂは、有効アドレスから絶対ア
ドレスへの変換が可能かどうかを調べる。もし同じ変換
が以前に行われていれば、変換結果が記録されている。

変換されたアドレスはディレクトリ２Ｏ−３Ｂの出力と
比較される。データ・がキャッシュ１８−２Ｂに取込ま
れていると、ディレクトリ及びＤＬＡＴの出力は一致す
る。その場合、データＤＬＡＴ及びＬ１ディレクトリ２
Ｏ−３Ｂからの４本のヒツト線のうちの１本が活動化さ
れる。これらのヒツト線はデータ・キャッシュ１８−２
Ｂに接続されており。

活動化されたヒツト線は、４つのアソシアティブ・クラ
スのうちどのクラスが所望のデータを含んでいるかを示
す。次の第４サイクルで、データ・キャッシュ１８−２
Ｂの出力がキャッシュ・データフロー１８−２Ｃ中の取
出し整合フィルタを介してゲートされ、適切にシフトさ
れ、Ｄバスを介して固定小数点実行ユニット２０−４に
送られ、ＡＬＵ２０−４Ｃにラッチされる。これは、Ｒ
Ｘ形式の命令の第２オペランドのアクセスである。この
シフト・プロセスと並行して、第１オペランドがローカ
ル・メモリ２Ｏ−４Ａ中の汎用レジスタからアクセスさ
れる。その結果、２つのオペランドがＡＬＵ２０−４Ｇ
の入力部にラッチされる。

第５サイクルにおいて、ＡＬＵ２０−４Ｇは命令のＯＰ
コードの指示に従って２つのオペランドを処理（加算、
減算、除算等）する。第５サイクルの終りにＡＬＵ２０
−４Ｃの出力がラッチされ、条件レジスタ２Ｏ−４Ｂが
オーバーフロー状態又はゼロ状態を示すようにセットさ
れる。第６サイクルにおいて、アドレス生成ユニット２
０−３のＧＰＲＣ０ＰＹ２０−３Ｄをローカル・メモリ
２Ｏ−４Ａの内容と一致させるため、ＡＬＵ２０−４Ｇ
の出力がローカル・メモリ２Ｏ−４Ａ及びＧＰＲＣ０Ｐ
Ｙ２０−３ＤＬｍ書戻される。

この命令の解読サイクルが完了すると、次の命令の解読
サイクルを開始することができ、従って一時に６個まで
の命令を解読又は実行できる。命令の実行を終らせるの
にマイクロコードが必要な場合がある。従って解読サイ
クルの間に、命令の○Ｐコードをアドレスとして用いて
ｏＰブランチ・テーブル２Ｏ−２Ｂが探索される。ＯＰ
ブランチ・テーブル２Ｏ−２Ｂは、命令実行に必要なマ
イクロコード・ルーチンの開始アドレスを与える。他の
命令も同様であるが、これらの命令は実行に２サイクル
以上を必要とする。従って、ＯＰブランチ・テーブル２
Ｏ−２Ｂが探索されている間は。

命令解読は一時中止される。マイクロコードの場合、マ
イクロ命令を解読用ハードウェアへ供給するのにＩバス
が使用される。その際、命令キャッシュ１８−ＩＡは遮
断され、制御記憶サブシステム２０−１がターンオンさ
れて、マイクロ命令が１バス上を転送される。

浮動小数点命令も同様にして解読されるが、アドレス生
成サイクルの間に、実行すべきオペレーションを指示す
るコマンドが浮動小数点ユニット２０−５に送られる点
が異なっている。例えばＲＸ形式の浮動小数点命令の場
合、オペランドは前述のようにデータ・キャッシュ１８
−２Ｂから取出されるが、固定小数点プロセッサ２０−
４ではなく浮動小数点プロセッサ２０−５に送られる。

浮動小数点命令の実行が完了すると、条件コード及びも
しあればオーバーフロー等の割込み条件を示す結果が固
定小数点実行ユニット２０−４に戻される。

次に、第４図のシステムを別の面から説明する。

第４図において、パイプラインの第１ステージは命令解
読である。１つのオペランドがメモリにあるＲＸ形式の
命令の場合、基底レジスタ及び指標レジスタの内容をＧ
ＰＲＣ０ＰＹ２０−３Ｄから得なければならない、変位
フィールドが基底レジスタ及び指標レジスタに加算され
る。この加算は次のサイクルの始めに完了し、有効アド
レスを与える。有効アドレスはＤＬＡＴ及びディレクト
リ・チップ２Ｏ−３Ａ／２Ｏ−３Ｂに送られる。

有効アドレスの上位部分は変換しなけれけばならないが
、下位部分は変換することなくキャッシュ１８−ＩＡ／
１８−２Ｂに送られる。第３サイクルにおいて、キャッ
シュ・アクセスが開始される。

絶対アドレスを得るため仮想アドレスを用いてＤＬＡＴ
ディレクトリが探索される。この絶対アドレスはキャッ
シュ・ディレクトリに保持されている絶対アドレスと比
較され、もし一致すれば、キャッシュ１８−ＩＡ／１８
−２Ｂに向かう対応するヒツト線が活動化される。一方
、キャッシュでは４つのアソシアティブ・クラスがすべ
てアクセスされて、出力部にラッチされている。第４サ
イクルにおいて、活動化されたヒツト線に対応するクラ
スが選択され、そのデータが位置合せされて、Ｄバスを
介して固定小数点実行ユニット２０−４又は浮動小数点
ユニット２０−５に送られる。かくして、第４サイクル
の終りには、一方のオペランドがＡＬＵ２０−４Ｃの入
力部にラッチされる。

この間プロセッサでは他の命令が実行されている。

他方のオペランドを得るため、ＧＰＲＣ０ＰＹ２０−３
Ｄ及びローカル・メモリ２Ｏ−４Ａがアクセスされる。

この時点で両方のオペランドがＡＬＵ２０−４Ｇの入力
部にラッチされる。計算、条件レジスタのセット、及び
ＧＰＲＣ０ＰＹ２０−３Ｄへの結果の書込みが１サイク
ルで行われる。結果は例えばアドレス計算に入用なこと
がある。その場合、結果はアドレス生成用加算器２Ｏ−
３Ｃに入力される。命令によっては、その実行中にキャ
ッシュ１８−ＩＡ／１８−２Ｂのアクセスが不要なもの
もある。そのような命令の解読が完了すると、結果はキ
ャッシュ・アクセスに起因する遅延なしに直接実行ユニ
ットに渡される。従って、命令が解読されてアドレス生
成チップ２０−３に渡されると直ちに別の命令が解読さ
れる。

第５図は第２図のシステムを少し書直したものである。

第５図のＭＰシステムは、記憶サブシステム２６；第１
Ｌ１キャッシュ記憶１８Ａ；第２Ｌ１キャッシュ記憶１
８Ｂ；第３Ｌ１キャッシュ記憶１８Ｃ；命令（Ｉ）ユニ
ット、実行（Ｅ）ユニット及び制御記憶（ＣＳ）を含み
、第１ＬＩキヤツシユ記憶１８Ａに接続された第１プロ
セッサ２０Ａ；第１ＬＩキヤツシユ記憶１８Ａに接続さ
れた第１ベクトル・プロセッサ（ＶＰ）２２Ａ；　Ｉユ
ニット、Ｅユニット及び制御記憶を含み、第２Ｌ１キヤ
ツシユ記憶１８Ｂに接続された第２プロセッサ２２Ｂ；
第２ＬＬキヤツシユ記憶１８Ｂに接続された第２ベクト
ル・プロセッサ２２Ｂ；Ｉユニット、Ｅユニット及び制
御記憶を含み、第３ＬＬキヤツシユ記憶１８Ｃに接続さ
れた第３プロセッサ２０Ｃ；第３ＬＬキヤツシユ記憶１
８Ｇに接続された第３ベクトル・プロセッサ２２Ｃを含
んでいる。記憶サブシステム２６には、主記憶１０Ａ、
１０Ｂ、共用チャネル・プロセッサ２８Ａ、２８Ｂ及び
統合アダプタ・サブシステム１４．１６も接続されてい
る。

記憶サブシステム２６の構成を第６図に示す。

第６図の記憶サブシステム２６は、Ｌ２制御部２６に；
　Ｌ３／Ｌ４メモリＩＯＡ及びＩＯＨに接続されたＬ２
キャッシュ／バス切替えユニット（ＢＳＵ）２６Ｂ／２
６Ａ；Ｌ２制御部２６Ｋに接続されたメモリ制御部２６
Ｅ　；　Ｌ２キャッシュ／バス切替えユニット２６Ｂ／
２６Ａ及びメモリ制御部２６Ｅに接続されたバス切替え
ユニット（ＢＳＵ）制御部２６Ｆ；バス切替えユニット
制御部２６Ｆ及びＬ２キャッシュ／バス切替えユニット
２６Ｂ／２６Ａに接続された記憶チャネル・データ・バ
ッファ２８Ｇ；メモリ制御部２６Ｆ及びＬ２制御部２６
Ｋに接続されたアドレス／キー制御部２６Ｈ；アドレス
／キー制御部２６Ｈに接続されたＬ３記憶キー２６エ；
並びにメモリ制御部２６Ｅ及びアドレス／キー制御部２
６Ｈに接続されたチャネルＬ２キャッシュ・ディレクト
リ２６Ｊ、を含んでいる。Ｌ２制御部２６には記憶サブ
システム２６のためのアービトレーション・ユニット、
すなわちＬ２キャッシュ・アービタを含む、あとで説明
するように、Ｌ２キャッシュ・アービタは、Ｌ２キャッ
シュ２６Ｂに情報を記憶する要求が許されるかどうかを
決定する。

記憶サブシステム２６は、プロセッサ毎に別々に設けら
れる記憶待ち行列と共に共用の逐次再使用可能Ｌ２キャ
ッシュを用いることにより、３台″までのプロセッサの
間での記憶の一貫性を維持し、更にチャネル装置をサポ
ートするため、チャネル・インタフェースを３つまでサ
ポートする（Ｌ３／Ｌ４メモリへの２つの並列パスを使
用）、記憶サブシステム２６の機能は幾つかの主要ユニ
ットに分けることができる。そのうちの２つ、すなわち
Ｌ２キャッシュ及びＬ３／Ｌ４メモリ・ポートは。

重要な資源へのアクセスを許可するという点で主コント
ローラと考えられる。残りのユニットはＬ２制御部２６
Ｋ及びメモリ制御部２６Ｈに従属していると考えられる
。

旦ｌ亘！皿ス互基 Ｌ２制御部２６には、中央プロセッサが記憶階層の下位
レベル、すなわちＬ２キャッシュ及びＬ３／Ｌ４メモリ
をアクセスするための基本インタフェースを提供する。

Ｌ２制御部２６には、各プロセッサとの固有のコマンド
／アドレス・インクフェースを維持する。各プロセッサ
は、取出し要求に対してＬ１キャッシュ・ミスが生じた
時に、このインタフェースを介してＬ１キャッシュから
の取出し要求を送る。同様に、プロセッサのすべての記
憶要求もこのインタフェースを介してＬ２制御部２６Ｋ
に送られる。Ｌ２制御部２６には、Ｌ２キャッシュ・レ
ベルに各プロセッサのための要求待ち行列を維持する。

保留中の要求の中からサービスを受ける要求を随時選択
するのが前述のＬ２キャッシュ・アービタである。Ｌ２
制御部２６ＫにはＬ２キャッシュ・ディレクトリもあり
、選択された要求がＬ２キャッシュのアクセスによって
完了できるかどうかを決定する。もしＬ２キャッシュの
アクセスが可能であれば、その要求は完了次第廃棄され
る。Ｌ２キャッシュ・ディレクトリ・ミスのため要求を
完了できない場合は、その要求はＬ２制御部２６にで保
留状態におかれ、Ｌ３メモリから所望のデータを取出す
要求がメモリ制御部２６Ｅに送られる。Ｌ２制御部２６
には、構成全体での記憶の一貫性を維持する責任があり
。

Ｌ２状況アレイでＬ１キャッシュの内容を監視している
。必要に応じて、Ｌ１キャッシュの写しの無効化要求が
それぞれのコマンド／アドレス・インタフェースを介し
て関連するプロセッサに送られる。

メモリ　７部２６Ｅ メモリ制御部２６ＥはＬ３／Ｌ４メモリ・ポートへのア
クセスを割振る機能を持ったユニットである。２つの独
立したポートがあり、各ポートは記憶内容の半分を含ん
でいる。メモリ制御部２６Ｅは、すべてのチャネル要求
を最大７つまで、及びプロセッサ上２キャッシュ・ミス
要求をプロセッサ当り１つまで待ち行列に入れる。メモ
リ制御部２６Ｅはこの要求待ち行列からメモリ・ポート
当り１つの要求を選択する。プロセッサ要求に対しては
、これが遂行すべき主機能である。しかしチャネル要求
の場合は、メモリ制御部２６Ｅは記□憶キー・アレイ及
びチャネル上２キャッシュ・ディレクトリへのアクセス
も制御する。メモリ制御部２６Ｅは、アドレス／キー制
御部２６Ｈからチャネル要求を受取ると、まずチャネル
上２キャッシュ・ディレクトリ２６Ｊ　（Ｌ２キャッシ
ュ・ディレクトリの写し）を探索することによって、所
望のデータがＬ２キャッシュ２６Ｂにあるがどうかを決
定しなければならない。更に、メモリ制御部２６Ｅは、
当該要求に関連する記憶キーを記憶キー・アレイ２６Ｉ
中の記憶キーと比較することによって、アクセスが許さ
れるかどうかを決定する。保護例外が生じなければ、メ
モリ制御部２６Ｅは、この要求がＬ３アクセスの競合に
加わるのを許す。この要求は、Ｌ３アービタによって選
択された時、もしチャネル上２キャッシュ・ディレクト
リ２６Ｊの探索でヒツトが生じているとＬ２制御部２６
Ｋに送られ、ミスが生じているとＬ３ポートに送られる
。

アドレス／キー　′　　２６Ｈ アドレス／キー制御部２６Ｈは２つの基本機能を持って
いる。その１つは外部チャネル装置のためのコマンド／
アドレス・インタフェースであり、３つのチャネル・イ
ンタフェースをサポートする。

コマンド・／アドレス・インタフェースはチャネル装置
から記憶要求を受取り、それを記憶サブシステム・クロ
ックレートに変換し、内部バッファに入れる。このイン
タフェースはまた要求をメモリ制御部２６Ｅに送り、す
べてのチャネル・オペレーションの状況をチャネル・・
サブシステムに戻す。

もう１つの機能は記憶キー・アレイ及び参照／変更（Ｒ
／Ｃ）ビット・アレイのサポートである。

キー・アレイは、システム／３７０アーキテクチヤで要
求されている記憶キーを保持する。メモリ制御部２６Ｅ
は、これらのアレイへのアクセスを許可する基本コント
ローラとして働く。アドレス／キー制御・部２６Ｈは、
記憶キー・アレイの参照ビット及び変更ビットを更新す
るために、プロセッサ上２キャッシュ・アクセスで使用
されるＲ／Ｃアレイのアクセス許可を制御する。Ｒ／Ｃ
ビットの写しは複数あり、それらはアドレス／キー制御
部２６Ｅの要求で併合されねばならない。

バス　　えユニ・ト　ＢＳＵ　ＩＩ　　２６ＦＢＳＵ制
御部２６Ｆは、Ｌ２キャッシュ／ＢＳＵデータフロー及
び記憶チャネル・データ・バッファ（ＳＣＤＢ）データ
フローに対する基本コントローラとして働き、−記憶サ
ブシステム２６においてＬ２制御部２６Ｋ及びメモリ制
御部２６Ｅの要求でデータを移動させるための中心とな
る。ＢＳＵ制御部２６Ｆは、Ｌ２キャッシュ、Ｌ３／Ｌ
４ポート及び５ＣＤＢとの間で情報をやりとりできるデ
ータ・バスを管理する。・ Ｌ２キャッシュ・データ・アレイはここにある。

各中央プロセッサは該ユニットに対する８バイトの両方
向データ・インタフェースを持っている。

これは、プロセッサからＬ２キャッシュ又はＬ３／Ｌ４
メモリへのデータ移動及びその反対方向のデータ移動を
サポートする。このユニットでは、２つの１６バイト・
インタフェース（各Ｌ　３／Ｌ４ポートに１つ）及び記
憶チャネ・ル・データ・バッファ（ＳＣＤＢ）２６Ｇへ
の２つの３２バイト・インタフェースもサポートされる
。これらのインタフエースは、５ＣＤＢ２６ＧとＬ２キ
ャッシュ２６Ｂ又はＬ３／Ｌ４メモリとの間のデータ移
動をサポートする。

叩　チャネル・データ・バッファ　５ＣＤＢ　　Ｚ１乱 ３つのチャネル記憶インタフェースをサポートするため
、５ＣＤＢ２６Ｇは独立した各チャネル・データ・イン
タフェース毎に１組のバッファを備えている。これは、
チャネル装置からＬ２キャッシュ２６Ｂ又はＬ３／Ｌ４
メモリへのデータ移動及びその反対方向のデータ移動を
サポートする。

チャネル・データ・バッファの制御部は分割され、チャ
ネル・インタフェース自身及び記憶サブシステム（ＢＳ
Ｕ制御部２６Ｆ）がその一部を受持つ。

５ＣＤＢ２６Ｇは、中央プロセッサが要求したＬ３／Ｌ
４メモリ間の転送を可能にするメモリ・バッファもサポ
ートする。

第６図において、Ｌ２キャッシュ／バス切替えユニット
２６Ｂ／２６Ａは３つの出力信号ｃｐｏ。

ＣＰＩ及びＣＦ２を発生する。Ｌ２制御部２６にも３つ
の出力信号ＣＰＯ，ＣＰＩ及びＣＦ２を発生する。Ｌ２
キャッシュ／バス切替えユニット２６Ｂ／２６Ａ及びＬ
２制御部２６Ｋからのｃｐ。

出力信号は結合されて記憶サブシステム２６の出力信号
になり、第１キヤツシユ記憶１８Ａを付勢する。同様に
、Ｌ２キャッシュ／バス切替えユニット２６Ｂ／２６Ａ
及びＬ２制御部２６ＫからのＣＰＩ出力信号は結合され
て記憶サブシステム２６の出力信号になり、第２Ｌ１キ
ヤツシユ記憶１８Ｂを付勢し、Ｌ２キャッシュ／バス切
替えユニット２６Ｂ／２６Ａ及びＬ２制御部２６Ｋから
のＣＰ２出力信号は第３ＬＬキヤツシユ記憶１８Ｃを付
勢する出力信号になる。

記憶チャネル・データ・バッファ２６Ｇは３つの出力信
号５ＨＣＰＡ、５）ＩＣＰＢ及びＮＩＯを発生する。５
ＨＣＰＡは共用チャネル・プロセッサＡ２８Ａを示し、
５ＨＣＰＢは共用チャネル・プロセッサＢ２８Ｂを示し
、ＮＩＯは統合Ｉ１０及びアダプタ・サブシステム１４
／１６を示す。

同様に、アドレス／キー制御部２６Ｈも３つの出力信号
５ＨＣＰＡ、５ＨＣＰＢ及びＮＩＯを発生する。記憶チ
ャネル・データ・バッファ２６Ｇ及びアドレス／キー制
御部２６Ｈからの５ＨＣＰＡ出力信号は結合されて、共
用チャネル・プロセッサＡ２８Ａに対する記憶サブシス
テム２６の出力信号になる。同様に、２つの５ＨＣＰＢ
出力信号は結合されて、共用チャネル・プロセッサＢ２
８Ｂに対する記憶サブシステムの出力信号になり、２つ
のＮＩＯ出力信号は結合されて、統合アダプタ・サブシ
ステム１４／１６に対する記憶サブシステムの出力信号
になる。

第１Ａ図ん第１Ｃ図は、Ｌ２キャッシュ／ＢＳＵ２６’
Ｂ／２６Ａの一部及びＬ１キャッシュ記憶１８Ａ／１８
Ｂ／１８Ｃの詳細な構成を示している。

図示のように、Ｌ１キャッシュ記憶１８ＡはＬ１記憶待
ち行列１８Ａ１に接続されたＬ１キャッシュ１８ａを含
む、ＬＬキャッシュ１８ａの入力部はインページ・デー
タ・レジスタ（ＩＰＤＲ）１８Ａ２に接続され、出力部
は取出しデータ・レジスタ１８Ａ３に接続される。Ｌ１
キャッシュ記憶１８Ｂ及び１８Ｃの構成もこれと同様で
ある。

Ｌ１記憶待ち行列１８Ａ１はＬ２記憶待ち行列２６Ａ１
に接続され、Ｌｌ記憶待ち行列１８Ｂ１はＬ２記憶待ち
行列２６Ａ２に接続され、Ｌ１記憶待ち行列１８ＣはＬ
２記憶待ち行列２６Ａ３に接続される。従って、各Ｌ１
記憶待ち行列はＭＰシステムの特定のプロゼッサと一意
的に関連づけられる。各Ｌ１記憶待ち行列は特定のＬ２
記憶待ち行列とも一意的に関連づけられるから、結集と
して各Ｌ２記憶待ち行列も特定のプロセッサと一意的に
関連づけられる。各Ｌ２記憶待ち行列の出力には書込み
バッファが接続されている。例えば、Ｌ２記憶待ち行列
２６Ａ１の出力部はＬ２書込みバッファＯ（Ｌ２ＷＢ−
０）２６Ａ１０及びＬ２書込みバッファ１　（Ｌ２ＷＢ
−１）２６Ａ１１に接続される。Ｌ２記憶待ち行列２６
Ａ１の出力部は記憶サブシステムＬ２書込みバッファ（
ＳＳＬ２ＷＢ）制御部２６Ａ１２にも接続される。Ｌ２
記憶待ち行列２６Ａ２及び２６Ａ３の出力部の接続も同
様に行われる。上述の書込みバッファ及びＬ２記憶待ち
行列はすべてそれらの出力をＬ２キャッシュ書込みバッ
ファ（ＷＢ）２６Ａ４に接続される。Ｌ２キャッシュ書
込みバッファ２６Ａ４の出力はＬ２キャッシュ２６Ｂに
接続される。

各記憶サブシステムＬ２書込みバッファ（ＳＳＬ２ＷＢ
）制御部の出力は、Ｌ２キャッシュ２６Ｂをアドレスす
るＬ２アドレス・レジスタ２６Ａ５に接続される。Ｌ２
キャッシュ２６Ｂの出力はＬ２キャッシュ読取リバッフ
ァ（ＲＢ）２６Ａ６に接続され、その出力はＬＩＯイン
ページ・バッファ（ＬＩＯＩＰＢ）２６Ａ７、Ｌｌｌイ
ンページ・バッファ（ＬＩＩＩＰＢ）２６Ａ８及びＬ１
２インページ・バッファ（Ｌ１２ＩＰＢ）２６Ａ９に接
続される。インページ・バッファ２６Ａ７は前述のイン
ページ・データ・レジスタ（ＩＰＤＲ）１８Ａ２に接続
され、インページ・バッファ２６八８はインページ・デ
ータ・レジスタ（ＩＰＤＲ）１８Ｂ２に接続され、イン
ページ・バッファ２６Ａ９はインページ・データ・レジ
スタ（工ＰＤＲ）１８Ｃ２に接続される。

本実施例では、Ｌ１記憶待ち行列及びＬ２記憶待ち行列
はシステム／３７０及び３７０−ＸＡの命令セットをサ
ポートするように設計されており、所与のプロセッサに
ついてパフォーマンスを上げると共に、最上位レベルの
共通記憶、すなわちＬ２キャッシュ２６Ｂにおけるプロ
セッサ間の干渉を最小限に抑える。記憶待ち行列の構成
は、２レベル・キャッシュ記憶の属性を想定して、２レ
ベル待ち行列になっている。各プロセッサは自身の待ち
行列を所有する。Ｌ１キャッシュ・レベルでは、Ｌ１記
憶待ち行列制御部が待ち行列への要求挿入を管理し、記
憶の一貫性維持についても成る程度管理する。Ｌ２キャ
ッシュ・レベルでは、第６図のＬ２制御部２６Ｋが待ち
行列からの要求取出しを管理し、キャッシュ・レベルと
プロセッサの間の大域的な記憶の一貫性を維持する。記
憶要求は、共用し２キヤツシユ・レベルで記憶の処理を
最も効率よく行えるように分類される。このような記憶
待ち行列設計は、命令セットの再試行可能性を維持する
と共に、たとえ最上位レベルの共通記憶（Ｌ２キャッシ
ュ）への記憶が完了していなくても命令実行を進められ
るようにしている。

従って、１つの命令の記憶を後続の命令のパイプライン
実行ステージとオーバーラツプさせることにより１機械
のパフォーマンスを上げることができる。このオーバー
ラツプは一貫性に関するアーキテクチャ上の規則により
制限されるだけである。

この記憶待ち行列設計によれば、最上位レベルの共通記
憶への結果の書込みを命令の真の終了まで遅らせること
によって、仮想記憶でページ・フォールトを起こしそう
な命令を予めテストする必要がなくなる。また、プロセ
ッサのマイクロコードだけを用いることによって機械を
このような状態から回復させる効率的な機構もサポート
される。

３７０−ＸＡ命令セットは、実記憶にあるオペランドを
処理する幾つかのタイプに分けられる。

例えば、実記憶に書込まれる結果の長さに応じて命令を
２種類に分けることができる。その一方は非順次記憶（
ＮＳ）であり、他方は順次記憶（ＳＳ）である、ＮＳタ
イプは主としてオペランドの長さが命令のＯＰコードに
よって暗示される命令から成っている。結果の長さは１
〜８バイトであり、一般に実記憶への単一記憶アクセス
を必要とする。ただし、結果記憶フィールドの開始アド
レスにオペランドの長さを加えた時にダブルワード境界
を越えると、各ダブルワードに適切なバイトを書込むた
め２回の記憶アクセスが必要になる。

ＳＳタイプは、オペランドの長さが命令中で又は命令が
使用する汎用レジスタ中で明示されている命令から成る
。多重記憶（ＳＴＯＲＥ　　ＭＵＬＴＩＰＬＥ）のよう
な命令もここに分類できる。結果の長さは１〜２５６バ
イトであり、一般に複数回の記憶アクセスが必要である
。結果は一時に１〜８バイトの単位で書込まれる。

付加的な処理モードを必要とする他のタイプの命令につ
いては特別の考慮が払われる。例えば、命令によっては
、実記憶の連結していない記憶位置に複数の結果を書込
むことが必要なものがある。

そのため、１つの命令で複数のＮＳを可能にするオペレ
ーション・モードがサポートされる。オペランドの長さ
が明示される命令は実際には１〜８バイトだけを書込む
ものが多い。これらの記憶要求は、あとで明らかになる
ように、パフォーマンス上の理由から記憶サブシステム
でＮＳタイプに変換される。記憶待ち行列オペレーショ
ンの混合モードのサポートが要求される場合もある。同
じ命令中でＳＳタイプを実行し、続いてＮＳタイプを実
行できるようにすると、このような要求がサポートされ
る。

記憶サブシステムで処理する記憶要求をサポートするた
めの他の要求は、オペレーション終了（ＥＯＰ）標識を
各記憶要求に関連づけることである。例えば、ＥＯＰ＝
Ｏはオペレーションがまだ終了しないことを示し、ＥＯ
Ｐ＝１はこれが当該命令における最後の記憶であること
を示す、ＥｏＰ標識は、３７０−ＸＡ命令及びそれに関
連する記憶要求が完了したかどうかを示す、成る命令の
実行中は、その実行終了を示すＥＯＰＩＩ識が受取られ
るまでは、共通記憶レベル（Ｌ２キャッシュ）に対する
複数のデータ記憶要求は許されない。

ＥＯＰＩｊｌ識が受取られなければ、データはＬ１記憶
待ち行列、Ｌ２記憶待ち行列又はＬ２書込みバッファに
は記憶できるが、ＥＯＰ標識を受取るまではＬ２キャッ
シュへの記憶は行えない、ＥＯＰ標識を受取ると、Ｌ２
書込みバッファからＬ２キャッシュへの記憶を開始する
ことができる。これにより、命令の実行が首尾よく完了
するまでは記憶内容を変更できないという原理が維持さ
れる。

ただし、これは要求元プロセッサのＬ１キャッシュの変
更まで禁止するものではない。この記憶要求状況標識の
ために特別のオペレーション・モードもサポートされる
。３７０−ＸＡ命令が実際に実行されていない割込み処
理のレベルでは、マイクロコード割込みルーチンの効率
的な処理を可能にするため、すべての記憶要求はＥＯＰ
標識を含むようにされる。

次に第１図〜第６図を参照しながら、本発明のＬＬ／Ｌ
２記憶待ち記憶膜計について説明する。

まず、成るプロセッサ（２０Ａ〜２０Ｃのうちの１台）
がＬ１キャッシュ（１８Ａ〜１８Ｃのうちの１つ）に記
憶要求を出したとする。その場合、コマンド・タイプ（
ＮＳ又はＳＳ、ＥＯＰ）　、開始フィールド・アドレス
、１〜８バイトのデータ及びフィールド長が同時にＬ１
キャッシュに供給される。開始フィールド・アドレスは
プログラム・アドレス・ビット１〜３１から成り、記憶
フィールドの最初のバイトを識別する。フィールド長は
、このアドレスから始まる変更すべきバイトの数（１〜
８）を示す、もし要求により変更される記憶フィールド
がダブルワード境界を越えると、Ｌ１キャッシュはこれ
を２つの要求とみなす。その各要求でキャッシュ・アク
セス及び記憶待ち行列への挿入が行われる。順次記憶は
多数のこのような記憶要求を含み、その順序づけは実行
ユニットにより制御される。

プロセッサ２０から供給された記憶アドレスはＤＬＡＴ
及びＬ１ディレクトリ２Ｏ−３Ａ、２Ｏ−３Ｂを介して
絶対アドレスに変換され、その下位ビット及び絶対アド
レスからのフィールド長を用いて記憶バイト・フラグ（
ＳＴＢＦ）が生成される。記憶バイト・フラグはダブル
ワード内の記憶すべきバイトを絶対アドレス・ビット１
〜２８で識別する６データがＬ１キャッシュにあるかど
うかを調べるためし１キヤツシユ・ディレクトリ２Ｏ−
３Ａ、２Ｏ−３Ｂが探索される。次に、Ｌ１キャッシュ
１８はＬ１記憶待ち行列にエントリを作成する。プロセ
ッサ２０Ａが記憶要求を出していると、Ｌ１キャッシュ
１８ＡがＬ１記憶待ち行列１８Ａ１にエントリを作成し
、絶対アドレス、コマンド・タイプ、データ及び記憶バ
イト・フラグをＬ１記憶待ち行列１８Ａ１に入れる。要
求されたデータがＬ１キャッシュ１８Ａにあれば（Ｌ１
キャッシュ１８Ａヒツト）、この動作と並行して、絶対
アドレス及び記憶バイト・フラグに従っ゛てＬ１キャッ
シュ１８Ａ中の要求されたデータが更新される。

前の記憶要求がすべてＬ２キャッシュ２６Ｂに転送され
ており、且つＬ２キャッシュ２６Ｂへのインタフェース
が使用可能であれば、Ｌ１記憶待ち行列１８Ａ１に入れ
られていた記憶要求がＬ２２キヤツシユ構、すなわちＬ
２記憶待ち行列２６Ａ１及び関連する書込みバッファに
転送される。

Ｌ２２キヤツシユ構が受取る情報は、ダブルワード絶対
アドレス、コマンド・タイプ、データ及び記憶バイト・
フラグである。これらの情報はＬ２記憶待ち行列２６Ａ
１に入れられる０次のステップでは、Ｌ２記憶待ち行列
２６Ａ１からＬ２キャッシュ２６Ｂへの書込みが行われ
る。第１図に示すように、順次記憶（Ｓ　Ｓ）オペレー
ションに係るデータ又は命令については、Ｌ２キャッシ
ュ２６Ｂへの書込みはＬ２書込みバッファ２６Ａ１０又
は２６Ａ１１及びＬ２キャッシュ書込みバッファ２６Ａ
４を介して行われる。非順次記憶（ＮＳ）オペレーショ
ンは、Ｌ２書込みバッファを介さず。

Ｌ２記憶待ち行列から直接Ｌ２キャッシュ書込みバッフ
ァ２６Ａ４に書込む。もし当該プロセッサからの前の記
憶要求がすべてサービスされており、且つその他の条件
が満たされるならば、記憶要求はＬ２制御部２６Ｋにあ
るＬ２キャッシュ・アービタに入る。要求がＬ２キャッ
シュ・アービタにより許可されると、ＤＬＡＴ及びＬ１
ディレクトリ２Ｏ−３Ａ、２０＝３Ｂから得られた絶対
アドレスを用いてＬ２キャッシュ・ディレクトリが探索
される。対応するデータがＬ２キャッシュ２６Ｂにあれ
ば、記憶バイト・フラグの制御のもとにデータがＬ２キ
ャッシュ２６Ｂに書込まれる。各プロセッサのし１キヤ
ツシユ１８Ａ、１８Ｂ、１８Ｃの内容を反映するＬ１状
況アレイに対する問合せが行われ、もし１以上のＬ１キ
ャッシュ１８Ａ〜１８Ｇが対応する古いデータを記憶し
ていると、記憶の一貫性を維持するために、適切なＬ１
相互無効化要求がそのようなＬ１キャッシュに送られる
。データが一旦Ｌ２キャッシュ２６Ｂに記憶されると、
Ｌ１記憶待ち行列１８Ａ１、Ｌ２記憶待ち行列２６Ａ１
及びＬ２書込みバッファに記憶されていた対応するデー
タ・エントリがそれらから除去される。

第７図はＬ１記憶待ち行列１８Ａ１．１８Ｂ１．１８Ｃ
１の内容を示したものである。

図示のように、各Ｌ１記憶待ち行列は、論理アドレス部
１８Ａ１　（Ａ）、絶対アドレス部１８Ａ１　（Ｂ）　
、コマンド・フィールド１８Ａ１　（Ｃ）　。

データ・フィールド１８Ａ１　（Ｄ）及び記憶バイト・
フラグ（ＳＴＢＦ）フィールド１８Ａ１　（Ｅ）を含む
。

各プロセッサのＬ１記憶待ち行列は他のプロセッサから
は完全に独立している。各Ｌ１記憶待ち行列は１次元ア
レイと考えることができる。それは、Ｌ２記憶待ち行列
への要求の転送に関し、先入れ先出し式の循環待ち行列
として働く。第７図に示すように、Ｌ１記憶待ち行列は
５つのフィールドから成っているが、最初の論理アドレ
ス１８Ａｌ（Ａ）は必らずしも必要ではない。これは、
同じプロセッサ内での命令ストリームへの書込みを検出
（プログラム記憶比較で行われる）するのに使用できる
が、この検出は次の絶対アドレスを用いても可能である
。第２フイールドに含まれる絶対アドレス１８Ａ１　（
Ｂ）は、記憶待ち行列エントリにおけるダブルワード・
データのアドレスを表わし、記憶要求を待ち行列に入れ
る前に行われる動的アドレス変換によって得られる。こ
のアドレスはＬｌ及びＬ２キャッシュ・バッファの更新
に用いられ、またＬ１記憶待ち行列に入れられでいるが
Ｌ２キャッシュにはまだ記憶されていない結果を後続の
命令が取出そうとする時のアドレス（オペランド記憶比
較で使用される）としても使用される。コマンド・フィ
ールド１８Ａ１　（Ｃ）は順次記憶（ＳＳ）ビット及び
オペレーション終了（ＥＯＰ）ビットを含む。ＳＳビッ
トが０であれば非順次記憶要求を示し、１であれば順次
記憶要求を示す。ＥＯＯＰビットは記憶待ち行列内の命
令境界を定める。４番目のデータ・フィールド１８Ａ１
　（Ｄ）は、論理アドレス・ビット２９〜３１に従って
位置合せされる８バイトまでのデータを含む。例えば、
もしバイト位置１のところから始めて４バイトを記憶す
るのであれば、バイト１〜４が結果の４バイトを含む、
最後の記憶バイト・フラグ（ＳＴＢＦ）フィールド１８
Ａ１　（Ｅ）は、待ち行列に入れられているダブルワー
ドのどのバイトが書込まれるかを示す。上述の例では、
記憶バイト・フラグ１〜４は１であり、残りのフラグＯ
及び５〜７はＯである。

ＭＰシステムにおいて、もし成るプロセッサがＬ１記憶
待ち行列に入れられているデータを取出そうとすると、
次に述べる２つの事象のうちの何れかが生じる。まず、
取出し要求でＬ１キャッシュ・ヒツトが生じた場合は、
概念的に完了した記憶待ち行列エントリのすべての絶対
アドレスがダブルワード境界について取出し要求のダブ
ルワード絶対アドレスと比較される。１以上の絶対アド
レスが一致すると、最後に一致した待ち行列エントリが
除去されてＬ２キャッシュへ送られるまで、取出しは行
われない。これは、要求元のプロセッサが他のプロセッ
サよりも前にデータを見るのを阻止する。次に、取出し
要求でＬ１キャッシュ”・ミスが生じた場合は、概念的
に完了した記憶待ち行列エントリのすべての絶対アドレ
スがＬ１キャッシュ・ライン境界について取出し要求の
Ｌ１キャッシュ・ライン絶対アドレスと比較される。１
以上の絶対アドレスが一致すると、最後に一致した待ち
行列エントリが除去されてＬ２キャッシュに送られるま
で、取出しは行われない。これは、Ｌ１キャッシュとし
てキャッシュの間の記憶の一貫性を保証する。

次に４つのポインタ、すなわちＬＩＥＰポインタ、ＬＩ
ＴＰポインタ、ＬＬＩＰポインタ及びＬＩＤＰポインタ
について説明する。これら４つのポインタのうち前の２
つは第７図に示しである。

論理アドレスが首尾よく変換され、且つアクセス例外が
生じなければ、記憶要求がＬ１キャッシュに出される度
に、Ｌ１記憶待ち行列にエントリが置かれる。これはＬ
１キャッシュのヒツト／ミスとは無関係に行われる。待
ち行列に入れる（エンキューする）直前に、Ｌ１記憶待
ち行列エンキュー・ポインタ（Ｌ　Ｉ　Ｅ　Ｐ）が増分
され、待ち行列中の次に使用可能なエントリを指す。エ
ンキューはＬ１記憶待ち行列が一杯でなければ可能であ
る。

記憶待ち行列のオーバーフローを避けるため、命令レジ
スタがＬ１キャッシュまでのパイプライン・ステージを
考慮して記憶待ち行列の充填状態が予測される。エンキ
ューは実行ユニットの記憶要求により制御される。Ｌ２
キャッシュとの間の両方向性のコマンド／アドレス・イ
ンタフェース及びデータ・インタフェースをサポートす
るため、Ｌ１記憶待ち行列転送ポインタ（ＬＩＴＰ）が
使用される。通常は両方のインタフェースが使用可能で
あり、記憶要求がＬ１記憶待ち行列に置かれる時、その
記憶要求はＬ２記憶待ち行列にも転送される。状況によ
っては、Ｌ２への記憶要求転送を遅延させねばならない
ことがある。例えば、Ｌ１キャッシュで取出しミスがし
ょうじたためにＬ２キャッシュからＬ１キャッシュへの
データ転送が行われているような場合である。実行ユニ
ットは、記憶要求を出した後は、その要求がＬ２へ転送
されなくても、動作を続けることができる。ＬＩＴＰは
要求がＬ２へ転送される度に増分される。命令境界ポイ
ンタ（ＬＬＩＰ）は３７０−ＸＡ全命令境界を区切るの
に必要である。ＥＯＰ標識を受取る度に、ＬＩＥＰがＬ
ｌｌＰにコピーされる。

ＬＬＩＰはＬ１記憶待ち行列において″概念的に完了し
た″記憶を示すのに用いられる。このような記憶は、た
とえＭＰシステムの共通記憶レベルであるＬ２キャッシ
ュで行われていなくても、実行ユニットから見れば３７
０−ＸＡ全命令完了しているので、完了したものとみな
される。このポインタは、プログラム記憶比較及びオペ
ランド記憶比較について検査されるエントリのための境
界を示す。最後に、Ｌ１デキュー・ポインタ（ＬＩＤＰ
）は記憶待ち行列から除去（デキュー）された最新のエ
ントリを識別する。このポインタが実際に指すのはＬ１
記憶待ち行列の無効エントリであり、これはエンキュー
のために使用可能な最後のエントリである。Ｌ１記憶待
ち行列のエントリは、対応するエントリがＬ２記憶待ち
行列から除去される時に、Ｌ２記憶待ち行列制御部から
の信号によってのみデキューされる。ＬＩＤＰはＬＩＥ
Ｐと併用されて、記憶待ち行列が一杯か空かを検出し、
必要に応じて実行ユニットを制御する。

８第８図は、第７図のＬ１記憶待ち行列の出力部。

具体的には絶対アドレス・フィールド１８Ａ１（Ｂ）に
接続される２つのフィールド・アドレス・レジスタ、す
なわち開始フィールド絶対アドレス（ＳＦＡＡ）フィー
ルド・アドレス・レジスタ及び終了フィールド絶対アド
レス（ＥＦＡＡ）フィールド・アドレス・レジスタを示
している。

これらのフィールド・アドレス・レジスタは、順次記憶
処理をサポートするため、比較の目的で使用される。例
えば、３７０−ＸＡ命令は単一バイト記憶要求で記憶内
容を２５６バイトまで変更することができる。Ｌ１記憶
待ち行列１８Ａ１〜１８Ｃ１に供給される各要求が固有
のエントリを必要とするのであれば、命令全体で２５６
個のエントリを確保しておかないと再試行の面で間厘が
ある。このような状況を避けるため、Ｌ２キャッシュ２
６Ｂで順次記憶が開始される時に、同じ命令に関連する
各エントリがデキューされ、そのアドレスが第８図の適
切なフィールド・アドレス・レジスタ５ＦＡＡ又はＥＦ
ＡＡにロードされる。

これにより、順次記憶で変更される記憶フィールドの境
界が、比較のためにＬ１キャッシュ又はＬ１記憶待ち行
列のレベルにおいて最小限のハードウェアで維持される
。これらのフィールド・アドレス・レジスタはプログラ
ム記憶比較及びオペランド記憶比較をサポートするため
に用いられる。

次にこれらの比較について説明する。

オペランド記　比 成る命令が特定の記憶位置に結果を記憶し、後続の命令
が同じ記憶位置からオペランドを取出す場合、粗のよう
なオペランド取出しは更新された記憶内容に対するもの
でなければならない。絶対アドレスに基く比較が要求さ
れる。記憶要求を待ち行列に入れているので、Ｌ２キャ
ッシュへの記憶が実際に完了してすべてのプロセッサが
更新された記憶内容を見れるようになるまで、オペラン
ド取出しを遅らせる必要が成る。単一プロセッサの場合
は、記憶内容の変更を他のプロセッサに伝える必要がな
いので、このような遅延は不要である。チャネルはプロ
セッサとは非同期に動作するので、プロセッサによる記
憶を知らなくてもよい。

本例では、Ｌ１記憶待ち行列へのエンキュー、及びＬ１
キャッシュにデータがある場合のＬｌやの更新で、記憶
の完了を示すことができる。しかし。

記憶時にデータがＬ１キャッシュになければ、キャッシ
ュ記憶階層のすべてのレベルにおけるデータの一貫性を
保持するため、オペランド記憶比較を伴なう取出し要求
は、Ｌ１キャッシュへのインページ前にＬ２キャッシュ
への記憶が完了するのを待たなければならない。

プログラム　　比 プロセッサ内部では、プログラム記憶比較について２つ
のケースがある。最初のケースはオペランド記憶及びそ
れに続く同じ記憶位置からの命令取出しく記憶後取出し
）に係り、第２のケースは命令バッファへの命令先取り
及びそれに続く先取り命令実行前の同じ記憶位置への記
憶（取出し後記憶）に係る１成る命令が特定の記憶位置
に結果を記憶し、後続の命令取出しが同じ記憶位置から
行われる場合、そのような命令取出しは更新された記憶
ないように対するものでなければならない。

論理アドレスに基く比較が要求される。記憶要求を待ち
行列に入れているので、Ｌ２キャッシュへの記憶が実際
に完了してすべてのプロセッサが更新された記憶内容を
見れるようになるまで、命令取出しを遅らせる必要があ
る。第２のケースでは。

プロセッサ内で実行された各オペランド記憶のアドレス
が命令ストリーム中の先取りされた命令と比較され、も
し一致すると、関連する命令が無効化される。先取りさ
れた命令のソース、すなわちＬ１命令キャッシュ・ライ
ンは、Ｌ２キャッシュでオペランド記憶が行われるまで
は、実際に無効化されることはない。Ｌ２キャッシュへ
のオペランド記憶が生じると、Ｌ２キャッシュ制御部は
Ｌ１命令キャッシュ・ラインの無効化を要求する。

プログラム命令は、プログラム・オペランドとは物理的
に独立したＬｌキャッシュにあり、記憶はＬ１オペラン
ド・キャッシュに対してのみ行われるので、単一プロセ
ッサの場合も例外はない。記憶後取出しのケースでは、
Ｌ１命令キャッシュへのインページの前にＬ２キャッシ
ュがプロセッサから記憶された最新のデータを含んでい
ることが必要である。

第８図に示したフィールド・アドレス・レジスタ（ＳＦ
ＡＡ及びＥＦＡＡ）は、同じ３７０−ＸＡ記憶装置間命
令におけるオペランド・オーバーラツプの検出にも使用
される０次に、このオペランド・オーバーラツプについ
て説明する。

オペランド・オーバーラツプ 両方のオペランドが記憶装置にある記憶装置間命令では
、それらのオペランドがオーバーラツプする可能性があ
る。このオーバーラツプ状態の検出は論理アドレスに基
いて行う必要が成る。記憶装置の宛先フィールドは実際
にＬ１記憶待ち行列、Ｌ１キャッシュ（ＬＬキャッシュ
・ディレクトリ・ヒツトが生じた時）、及びＬ２キャッ
シュ書込みバッファに組込まれる。ただし、Ｌ２キャッ
シュ自身には組込まれない、オペランド・オーバーラツ
プが生じると、Ｌ１キャッシュ記憶待ち行列データ及び
Ｌ２キャッシュからの古いＬ１ライン・データがＬ１キ
ャッシュへのインページ時に組合わされる。破壊的オー
バーラツプの場合は、オーバーラツプ部分は必らずしも
記憶装置から取出さなくてもよい。従って、Ｌ２キャッ
シュの実際の更新は当該命令のオペレーション終了まで
延期される。

取出しアクセスでオペランド・オーバーラツプが検出さ
れた場合は、Ｌ１キャッシュ・レベルでのエンキューと
並行してＬ１キャッシュの内容が変更された時にデータ
がＬ１キャッシュに記憶されていれば、問題はない、オ
ペランド・オーバーラツプを伴なう取出しでＬ１キャッ
シュ・ミスが生じると、Ｌ２キャッシュへの取出し要求
の転送前に、Ｌ１記憶待ち行列が空にされる（Ｌ２が当
該命令に関係するすべてのＬ１記憶待ち行列エントリを
処理する）、これにより、Ｌ２が当該命令のための最新
のデータをＬ２書込みバッファに持つことが保証される
。次いでＬ１キャッシュ・ミスがＬ２キャッシュで処理
され、最新のデータをＬ１キャッシュに与えるために、
Ｌ２書込みバッファ及びＬ２キャッシュ・ラインの内容
が組合わされる。

第９図はＬ２記憶待ち行列２６Ａ１の内容を示したもの
であるが、２６Ａ２及び２６Ａ３もこれと同じである。

第９図に示すように、Ｌ２記憶待ち行列は４つの主フィ
ールドから成っている。第１フイールドは絶対アドレス
２６Ａ１　（Ａ）を含む、これは、記憶待ち行列エント
リにあるダブルワード・データのアドレスを表わし、要
求と共にＬ１記憶待ち行列から転送される。このアドレ
スはＬ２キャッシュ及びＬ２書込みバッファを更新する
のに用いられ、また各Ｌ１キャッシュにあるデータの記
録を維持するＬ１状況アレイに間合せる際のアドレスと
しても使用される０次のコマンド・フィールド２６Ａ１
　（Ｂ）は順次記憶ビットを含み、これが０であれば非
順次記憶要求を示し、１であれば順次記憶要求を示す、
記憶待ち行列内の命令境界を区切るＥＯＰビットも含ま
れる１次のデータ・フィールド２６Ａ１　（Ｃ）は、Ｌ
１記憶待ち行列へのロードと同時に転送されてくる８バ
イトまでのデータを含む、最後のフィールドは記憶バイ
ト・フラグ（ＳＴＢＦ）フィールド２６Ａ１　（Ｄ）で
あり、Ｌ１記憶待ち行列の場合と同様に、エンキューさ
れたダブルワードのどのバイトが記憶装置に書込まれる
かを示す。

第３図及び第５図に示した各プロセッサ２０Ａ、２０Ｂ
、２０Ｃは、他のプロセッサからは完全に独立した自身
のＬ２記憶待ち行列２６Ａ１．２６Ａ２．２６Ａ３をそ
れぞれ維持する。記憶サブシステムはこれらのＬ２記憶
待ち行列及びＬ２書込みバッファ（第１図参照）を管理
する。Ｌ２書込みバッファも各プロセッサに関連づけら
れ、第１図ではｒＬ２ＷＢ−ＯＪ及びｒＬ２ＷＢ−ＩＪ
で示されている。

一般的に言うと、Ｌ２記憶待ち行列は２つの主要部を含
む、第１あ主要部はＬ２記憶待ち行列の１次元アレイ２
６Ａ１〜２６Ａ３である。これは。

要求をＬ２キャッシュ２６Ｂ又は上述のＬ２書込みバッ
ファヘデキューする際に先入れ先出し式の循環待ち行列
として働く、その構造はＬ１記憶待ち行列と同じである
が、エントリ・ポインタが若干具なっている。第２の主
要部は、各プロセッサの順次記憶処理に使用されるＬ２
書込みバッファのセット２６Ａ１０／２６Ａ１１．２６
Ａ１３／２６Ａ１４．２６Ａ１６／２６Ａ１７．及び２
６Ａ４である。

記憶要求が要求元プロセッサからＬ１キャッシュ／記憶
サブシステム・インタフェースを介して転送される度に
、Ｌ２記憶待ち行列にエントリが置かれる。Ｌ２記憶待
ち行列に対しては、エンキュー・ポインタ（Ｌ２ＥＰ）
、完了ポインタ（Ｌ２０Ｐ）及びデキュー・ポインタ（
Ｌ２ＤＰ）が使用される。Ｌ２ＥＰは、Ｌ２記憶待ち行
列へのエンキューの直前に増分され、待ち行列中の次に
使用可能なエントリを指す、Ｌ１記憶待ち行列及びＬ２
記憶待ち行列のエントリ数が同じであれば、Ｌｌが記憶
待ち行列オーバーフローを阻止するので、Ｌ２へのエン
キューは常に許される。Ｌ２ＣＰは、Ｌ２記憶待ち行列
中でサービス可能な記憶要求を区切るのに必要である。

ＥＯＰ標識を受取る度に、Ｌ２ＥＰがＬ２ＣＰにコピー
される。また順次記憶処理の場合、順次記憶要求がエン
キューされる度に、Ｌ２ＣＰは増分される。Ｌ２ＣＰは
、Ｌ２記憶待ち行列においてサービス可能な記憶要求を
示すのに用いられる。サービス可能な記憶要求とは、非
順次記憶の場合はＬ２キャッシュへの書込みが可能な記
憶要求を意味し、順次記憶の場合はＬ２書込みバッファ
への移動が可能な記憶要求を意味する。最後のＬ２ＤＰ
は、Ｌ２記憶待ち行列がオペランド除去された最新のエ
ントリを識別する。これは実際には無効のＬ２記憶待ち
行列エントリを指し、エンキューのために最後に使用可
能なエントリを示す。Ｌ２記憶待ち行列エントリは、Ｌ
２キャッシュ２６Ｂに書込まれる時（ＮＳ）又はＬ２書
込みバッファに移される時（ＳＳ）にデキューされる。

第１０図は、ＳＳ　　Ｌ２ＷＢ制御部２６Ａ１２．２６
Ａ１５及び２６Ａ１８に設けられる１組のＬ２記憶待ち
行列ライン保持レジスタを前述のＬ２書込みバッファと
共に示している。

各Ｌ２記憶待ち行列のデータ・フィールド２６Ａｌ（Ｃ
）の出力はそれぞれＬ２書込みバッファ０　（Ｌ２ＷＢ
−０）２６Ａ１０．２６Ａ１３及び２６Ａ１６並びにＬ
２書込みバッフ７１（Ｌ２ＷＢ−１）２６Ａ１１．２６
Ａ１４及び２６Ａ１７に接続される。各Ｌ２記憶待ち行
列の絶対アドレス・フィールド２６．Ａ１（Ａ）はそれ
ぞれ記憶サブシステムＬ２書込みバッファ（ＳＳ　　Ｌ
、２ＷＢ）制御部２６Ａ１２．−２６Ａ１５及び２６Ａ
１８に接続される。各ＳＳ　　Ｌ２ＷＢ制御部は１組の
ライン保持レジスタ、すなわちライン保持０レジスタ、
ライン保持ルジスタ及びライン保持２レジスタを含む、
ライン保持レジスタはアドレス・レジスタであり、順次
記憶処理をサポートするのに必要である。各Ｌ２記憶待
ち行列の記憶バイト・フラグ（・５ＴＢＦ）フィールド
２６Ａ１　（Ｄ）はＬ２書込みバッファ記憶バイト・フ
ラグ０（Ｌ２ＷＢ　　５ＴＢＦ　　Ｏ）レジスタ、Ｌ２
書込みバッファ記憶バイト・フラグｌ　（Ｌ２ＷＢ　　
５ＴＢＦ１）レジスタ及びＬ２書込みバッファ記憶バイ
ト・フラグ２　（Ｌ２ＷＢ　　５ＴＢＦ　　２）レジス
タに接続される。

１つの３７０−ＸＡ命令は記憶内容を２５６バイトまで
変更することができる。Ｌ２キャッシュ・ラインの容量
を１２８バイトとすると、２５６バイトのフィールドは
３つのＬ２キャッシュ・ラインにまたがることが多い。

順次記憶をＬ２で開始する時、最初のライン保持レジス
タにＬ２記憶待ち行列中の絶対アドレスがロードされ、
データがＬ２キャッシュにあるかどうかを決定するため
、この絶対アドレスを用いてＬ２キャッシュ・ディレク
トリが探索される。もしデータがＬ２キャッシュにあれ
ば、Ｌ２キャッシュ・セットもライン保持レジスタにロ
ードされ、かくして順次記憶が行われる間、キャッシュ
・ラインがＬ２キャッシュにピニングされる。「ピニン
グ」とは、Ｉ’ｌＪ（次記憶が行われている間、当該Ｌ
２キャッシュ・ラインを他のラインで置換えることがで
きないことを意味するが、アクセスに関してはこれ以外
の制限はない、、Ｌ２キャッシュ・ディレクトリの探索
でミスが検出されると、Ｌ２書込みバッファへのデータ
移動及び記憶待ち行列からのデキューが続行される。処
理は現キャッシュ・ラインの終りに達するまで続く、所
望のデータがＬ２キャッシュへインページされる前にキ
ャッシュ・ラインの終りに達すると、処理は一時中止さ
れるが、さもなければ次のＬ２キャッシュ・ラインに続
く、別のＬ２キャッシュ・ラインが記憶される度に、Ｌ
２キャッシュ・ディレクトリの探索が行われ、且つ別の
ライン保持レジス□りが設定される。順次記憶について
のＥＯＰが検出されると、データは連絡するキャッシュ
書込みサイクルでＬ２キャッシュに記憶され、ライン保
持レジスタはリセットされる。

この順次記憶に関連するフィールド・アドレス・レジス
タを解放するため、最終デキュー信号がＬｌに転送され
る。これにより、順次記憶で変更された記憶フィールド
の境界が最小限のハードウェアで維持されると共に、Ｌ
２キャッシュ・レベルでのユンカレンシが改善される゛
。

２５６バイトの記憶フィールドの場合、Ｌ２キャッシュ
・ディレクトリがアクセスされるのは高々６回である。

これは、ダブルワード毎に個別の記憶動作を行い、従′
って約３３回のキャッシュ・アクセスを必要とする方式
に比べて、Ｌ２キャッシュのビジー時間を大幅に短縮す
る。

Ｌ２記憶待ち行列のデータ部を用いた順次記憶処理を可
能にするためには、ライン保持レジスタの他にＬ２書込
みバッファが必要であ゛る。順次記憶のエントリがＬ２
記憶待ち行列からデキューされる時、データが実記憶に
置かれるかの如くにアドレス合せされて、記憶フィール
ドのイメージがＬ２書込みバッファに形成される。順次
記憶のＥＯＰを受取る′と、Ｌ２キセッシュで３つまで
の連続するライン書込みサイクルがとられ、記憶バイト
・フラグめ制御のちとに各書込みサイクルで１〜１２８
バイトがキャッシュに移される。このようにして、最大
３つの書込みオペレーションで２５６バイトのフィール
ドをＬ２キャッシュに書込むことができる。これはＬ２
キャッシュの使用可能性を大幅に改善する。

オペランド・オーバーラツプの場合、ＬＬインページ要
求がＬ１キャッシュで処理される時に、Ｌ２書込みバッ
ファにあるデータをＬ２キャッシュからのデータと組合
せる必要がある。Ｌ２書込みバッファ及びＬ２キャッシ
ュからどのバイトをゲートするかは、Ｌ２書込みバッフ
ァに関連する記憶バイト・フラグにより制御される。そ
の結果、Ｌ１キャッシュは現在実−行中の命令に対する
最新のデータを含む要求されたし１キヤツシユ・ライン
を受取る。各プロセッサがこのような機構を１組持って
いるので、記憶サブシステムは各プロセッサについての
順次記憶オペレーションの同時処理をサポートする。唯
一の競合点は間合せに必要なＬ２キャッシュ・ディレク
トリとＬ２Ｗ込みバッファからＬ２キャッシュへの実際
の記憶である。

仮想記憶環境におけるページ・フォールトからの効率的
な回復をサポートするため、マイクロコードはプロセッ
サ記憶インタフェースをリセットするコマンドを出すこ
とができる。これは１部分的に完了した３７０−ＸＡ全
命令関連するＬＬ／Ｌ２記憶待ち記憶膜ントリのクリア
を可能にする。

手順は次の通りである。

まずマイクロコードは、前に完了した命令のすべての記
憶がＬ２キャッシュに対してなされることを保証する。

次いで上述のリセット・コマンドを出すことができる。

Ｌ１記憶待ち行列及びＬ２記憶待ち行列は関連する制御
部と共にシステム・リセット状態におかれる。マイクロ
コードは、当該命令が変更したかも知れないＬ１キャッ
シュ中のデータを無効化する。これで記憶装置に対する
命令の影響がなくなる。

要約すると、本発明に従うＬＬ／Ｌ２記憶待ち記憶膜計
は、密結合ＭＰシステム内での各プロセッサの実行を最
大限に分離すると共に、共用Ｌ２キャッシュ・バッファ
資源の利用を最小限に抑える。３７０−ＸＡ全命令プロ
セッサ内で首尾よく完了するまでは、如何なる命令も記
憶域を変更しない。命令は、記憶域の使用可能性を最大
にするよう、゛結果記憶フィールド長に従って処理され
る。

これにより、部分結果が共通記憶レベルのＬ２キャッシ
ュに現われないという簡単な記憶処理が可能になる。従
って、Ｌ２キャッシュ中のラインを動作中の特定のプロ
セッサ専用にすべきではない。

ページ・フォールトについても、記憶フィールド・アド
レスを予め検査する必要をなくすことにより。

すなわち部分結果を記憶させるためにＬ２キャッシュに
あるデータの排他的アクセスを要求することにより、Ｗ
Ｉ単なページ・フォールト処理がサポートされる。これ
は共用Ｌ２キャッシュにあるデータの同時使用可能性を
最大にし、ＭＰシステム全体のパフォーマンスを更に上
げる。

次に、第１図〜第１０図の他、各種オペレーションのタ
イミングを示す第１１図〜第４９図を参照しながら、Ｌ
１記憶待ち行列、Ｌ２記憶待ち行列及び記憶要求処理一
般について更に詳しく説明する。なお、第１１図〜第４
９図では下記の如き略号が使用されている。

ＢＳＵ　　　バス切替えユニット Ｃ／Ａ　　　コマンド／アドレス ＤＱ　　　　デキュー ＤＷ　　　　ダブルワード（８バイト）ＥＦＡ　　　終
了フィールド・アドレスＥＯＰ　　　オペレーション終
了 ＥＱ　　　　エンキュー Ｈ／Ｍ　　　ヒツト／ミス ＬＨＯライン保持０レジスタ ＬＨＩ　　　ライン保持ルジスタ ＬＩ　　　　局所無効化 ＭＤ　　　　ミニディレクトリ ＯＰＢ　　　アウトページ・バッファ ＱＷ　　　　４倍ワード（１６バイト）Ｒ／Ｃ参照／変
更ビット ＲＤ　　　　読取り ＲＥＰ　　　反復 ＳＦＡ　　　開始フィールド・アドレスＷＢ　　　　書
込みバッファ ＷＲＭ込み ＸＩ　　　　相互無効化 １．１　記憶装置記憶、ＴＬＢミス （第１１図） 実行ユニット（プロセッサ）がＬ１オペランド・キャッ
シュに対して記憶装置記憶要求を出す。セット・アソシ
アティブ式ＴＬＢ探索の結果、記憶要求で与えられた論
理アドレスに対する絶対アドレスが得られなかった。動
的アドレス変換の要求が実行ユニットに出され、現記憶
オペレーションは無効にされる。比較のための有効絶対
アドレスがＴＬＢから得られなかったので、ＴＬＢミス
はＬ１キャッシュ・ディレクトリの探索結果を無効にす
る。ＬＬキャッシュへの書込みはキャンセルされる。Ｔ
ＬＢミスのため、ＬＬ記憶待ち行列への記憶要求のエン
キューは行われない。現命令に続く先取りされた命令は
、記憶要求による変更について、論理アドレスの比較に
よって検査される。

Ｌ１オペランド・キャッシュに関してＴＬＢミスが生じ
ているので、記憶要求を完了させるための有効絶対アド
レスは存在しない、プログラム記憶比較検査は阻止され
る。ＴＬＢミスのため、記憶要求はＬ２キャッシュには
転送されない、ハードウェアで実行される命令の場合は
、もしアドレス変換が成功すると、この命令のところか
らプログラム実行が再開される。マイクロ命令の記憶要
求の場合は、アドレス変換が成功すると、マイクロ命令
が再実行される。いずれの場合も、Ｌ１制御部は同じ記
憶要求がＬ２記憶待ち行列に転送されるのを避けるため
、繰返された記憶要求のエンキューは行わない。Ｌ１記
憶待ち行列にエンキューされるのは最新の新しい記憶要
求だけである。

１．２　記憶装置記憶、ＴＬＢヒツト、アクセス例外（
第１２図） 実行ユニットがＬ１オペランド・キャッシュに対して記
憶装置記憶要求を出す、セット・アソシアティブ式ＴＬ
Ｂ探索の結果、記憶要求で与えられた論理アドレスに対
する絶対アドレスが得られる。しかし、ＴＬＢアクセス
の結果として、アクセス例外（保護例外又はアドレス指
定例外）が検出される。実行ユニットにアクセス例外が
白され、現記憶オペレーションは無効にされる。アクセ
ス例外はＬ１キャッシュ・ディレクトリ探索の結果を無
効にする。ＬＬキャッシュへの書込みはキャンセルされ
る。アクセス例外のため、Ｌ１記憶待ち行列への記憶要
求のエンキューは行われない。

現命令に続く先取りされた命令は、記憶要求による変更
について、論理アドレスの比較によって検査される。ア
クセス例外が生じているので、記憶要求を完了させるた
めの有効絶対アドレスは存在しない。プログラム記憶比
較検査は阻止される。

現プログラムが異常終了するので、記憶要求はＬ２記憶
待ち行列には転送されない。最終的には。

この命令に関連するエンキューされた記憶要求を除去す
るために、プロセッサ回復ルーチンの一部としてプロセ
ッサＬ２インタフェースがマイクロコードによりリセッ
トされる。

１．３　記憶装置記憶、非順次、ＴＬＢヒツト、アクセ
ス例外なし、遅延記憶待ち行列転送、Ｌ２キャッシュ使
用中　（第１３図）実行ユニットがＬ１オペランド・キ
ャッシュに対して記憶装置非順次記憶要求を出す。セッ
ト・アソシアティブ式ＴＬＢ探索の結果、記憶要求で与
えられた論理アドレスに対する絶対アドレスがアクセス
例外なしに得られる。ＴＬＢからの絶対アドレスを用い
てＬ１キャッシュ・ディレクトリが探索され、その結果
Ｌ１キャッシュにデータがあることがわかると（ＬＬｌ
ヒツト１選択されたＬ１キャッシュ・セットへの書込み
が有効化され。

記憶バイト・フラグの制御のもとに、記憶要求データの
ダブルワード内の所望のバイトだけが書込まれる。ディ
レクトリ探索の結果、Ｌ１キャッシュ・ミスが検出され
ると、Ｌ１キャッシュへの書込みはキャンセルされる。

何れの場合も、記憶要求はＬ１記憶待ち行列にエンキュ
ーされる。待ち行列エントリ情報は、絶対アドレス、デ
ータ、記憶バイト・フラグ及び記憶要求タイプ（非順次
記憶、順次記憶、オペレージＪン終了）から成っている
。Ｌ２記憶待ち行列への記憶要求の転送は遅らされる。

次の３つの状態の如何なる組合せも転送を遅らせる。ま
ず、記憶要求は記憶待ち行列に入った順序に従ってサー
ビスされねばならない。

例えばＬ　Ｌ／Ｌ　２インタフエースが前に使用中であ
ったため、ＬＬ記憶待ち行列エンキュー・ポインタ（Ｌ
ＩＥＰ）がＬ１転送ポインタ（ＬＩＴＰ）よりも大きく
なると、先行の全エントリが転送されない限り、この要
求をＬ２に転送することはできない。第２に、ＬＩＥＰ
及びＬＩＴＰは等しいが、ＬＬ／Ｌ２インタフェースが
別のＬ１キャッシュへのデータ転送又はＬ２がらのＬ１
キャッシュ・ライン無効化要求で使用中である。第３に
。

Ｌ２記憶待ち行列が現在−杯であり、Ｌ１記憶待ち行列
からの記憶要求を受取れない、現命令に続く先取りされ
た命令は、記憶要求による変更について、論理アドレス
の比較によって検査される。

もし一致が生じると、命令バッファは無効化される。最
終的には、プロセッサ記憶要求はＬ２キャッシュに転送
される。このプロセッサに関連するＬ２記憶待ち行列が
要求を受取った時に空であり、且つこの要求でＥＯＰが
示されていると、この要求はＬ２キャッシュ・アービタ
により選択されると直ちにサービスされる。何れの場合
も、要求元プロセッサに関連するＬ２記憶待ち行列にエ
ントリが作成される。Ｌ２記憶待ち行列は物理的に制御
部及びデータ部に分けられる。絶対アドレス及び記憶要
求タイプはＬ２制御部２６Ｋに維持される。関連するデ
ータ及び記憶バイト・フラグはＬ２キャッシュ・データ
フロ一部にエンキューされる。Ｌ２キャッシュ・アービ
タはこのプロセッサ記憶要求をサービスのために選択し
ない。

１．４　記憶装置記憶、非順次、ＴＬＢヒツト。

アクセス例外なし、Ｌ２キャッシュ・ヒツト　（第１４
〜２１図） 実行ユニットがＬ１オペランド・キャッシュに対して記
憶装置非順次記憶要求を出す、セット・アソシアティブ
式ＴＬＢ探索の結果、記憶要求で与えられた論理アドレ
スに対する絶対アドレスがアクセス例外なしに得られる
。ＴＬＢからの絶対アドレスを用いてＬ１キャッシュ・
ディレクトリが探索され、その結果Ｌ１キャッシュにデ
ータがあることがわかると（Ｌｌヒツト）１選択された
Ｌ１キャッシュ・セットへの書込みが有効化され。

記憶バイト・フラグの制御のもとに、記憶要求データの
ダブルワード内の所望のバイトだけがＬ１キャッシュ・
フングルエンス及び選択されたセットに書込まれる。Ｔ
ＬＢからの絶対アドレスとの不一致により、ディレクト
リ探索でＬ１キャッシュ・ミスが検出されると、Ｌｌキ
ャッシュへの書込みはキャンセルされる。何れの場合も
、記憶要求はＬ１記憶待ち行列にエンキューされる。待
ち行列エントリ情報は、絶対アドレス、データ、記憶バ
イト・フラグ及び記憶要求タイプ（非順次記憶、順次記
憶、オペレーション終了）から成っている。この要求の
前にＬ１記憶待ち行列が空になっており（Ｌ　Ｉ　Ｅ　
Ｐ及びＬＩＴＰが等しい）、且つＬＬ／Ｌ２インタフェ
ースが使用可能であれば。

記憶要求は直ちにＬ２に転送される。さもなければ、Ｌ
Ｌ／Ｌ２インタフェースが使用可能な時にＬＩＴＰが当
該エントリを選択するまで、Ｌ２への転送は遅らされる
。現命令に続く先取りされた命令は、記憶要求による変
更について、論理アドレスの比較によって検査される。

もし一致が生じると、命令バッファは無効化される。Ｌ
２制御部が記憶要求を受取る。Ｌ２記憶待ち行列が空で
あす且つ記憶要求でＥＯＰが示されていると、この要求
はＬ２キャッシュ・アービタにより選択されると直ちに
サービスされる。Ｌ２記憶待ち行列が空でもＥＯＰが示
されていなければ、この記憶要求は、ＥＯＰが受取られ
てＬ２キャッシュ・アービタへの入力が可能になるまで
、Ｌ２記憶待ち行列で待っていなければならない。要求
元プロセッサのためのＬ２記憶待ち行列が空でなければ
、このプロセッサから前に出されたすべての記憶要求が
Ｌ２キャッシュで完了されるまで、この記憶要求はＬ２
記憶待ち行列で待っていなければならない。何れの場合
も、要求元プロセッサに関連するＬ２記憶待ち行列にエ
ントリが作成される。Ｌ２記憶待ち行列は物理的に制御
部及びデータ部に分けられる。絶対アドレス及び記憶要
求タイプはＬ２制御部２６Ｋに維持される。関連するデ
ータ及び記憶バイト・フラグはＬ２キャッシュ・データ
フロ一部にエンキューされる。Ｌ２キャッシュ・アービ
タはこのプロセッサ記憶要求をサービスのために選択す
る。Ｌ２制御部２６には、プロセッサＬ２キャッシュ記
憶コマンド及びＬ２キャッシュ・コングルエンスをＬ２
キャッシュ制御部に転送し、プロセッサＬ２キャッシュ
記憶コマンドをメモリ制御部に転送する。ＬＬオペラン
ド・キャッシュはストアスルー式のキャッシュであるか
ら、たとえ最初の記憶要求でＬ１キャッシュ・ミスが生
じていたとしても、Ｌ１キャッシュへのインページは不
要である。Ｌ２制御部２６には、要求元プロセッサに関
連するＬ２記憶待ち行列の制御部から記憶要求をデキュ
ーする。Ｌ２キャッシュ・ディレクトリ２６Ｊの探索で
Ｌ２キャッシュ・ヒツトが検出された時、次の４つのケ
ースのうちの１つが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出されたが、訂正不能記憶装置エラー標識
が活動化されている凍結レジスタ又はライン保持レジス
タが、要求されたＬ２キャッシュ・ラインにつき代替プ
ロセッサに対してセットされる。Ｌ２制御部２６には、
訂正不能記憶装置エラーが示されている凍結成いはライ
ン保持が解放されるまで、この記憶要求を保留状態にす
る。記憶要求は、このプロセッサのためのＬ２記憶待ち
行列の制御部に復元される。Ｌ２制御部２６にはこのプ
ロセッサについてのコマンド・バッファ要求をなおサー
ビスすることができる。アドレス／キー制御部２６Ｈに
は如何なる情報も送られない。Ｌ２キャッシュ・ライン
状況及びキャッシュ・セットがＬ２キャッシュ制御部に
転送され、キャッシュ・セット修飾子がＬ２キャッシュ
に転送され、Ｌ２キャッシュ・ライン状況がメモリ制御
部に転送される。訂正不能記憶装置エラーによる代替プ
ロセッサの凍結又はライン保持の競合のため、ロック状
況が強制され、Ｌ１状況アレイ比較が阻止され、且つＬ
２制御部２６Ｋが要求元プロセッサのし１キヤツシユへ
の命令完了信号の転送を阻止する。Ｌ２キャッシュ制御
部はプロセッサＬ２キャッシュ記憶コマンド及びＬ２キ
ャッシュ・コングルエンスを受取り、Ｌ２キャッシュの
アクセスを開始する。Ｌ２キャッシュ制御部は、Ｌ２記
憶待ち行列から最も古いエントリをデキューし且つＬ２
書込みバッファを介してＬ２キャッシュへの書込みを行
うため、コマンドをＬ２データフロ一部に送る。Ｌ２キ
ャッシュ・ライン状況（Ｌ２ヒツト及びロック）を受取
ると、Ｌ２キャッシュ制御部はデータ記憶待ち行列エン
トリのデキュー及びＬ２キャッシュの書込みをキャンセ
ルする。メモリ制御部はＬ２コマンド及びＬ３ポート識
別子を受取る。Ｌ２ヒツト及びロックというＬ２キャッ
シュ・ライン状況を一受取ると、要求は落とされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出されたが、要求されたダブルワードにつ
き代替プロセッサに対してロック・レジスタがセットさ
れる。Ｌ２制御部２６には、ロックが解放されるまでこ
の記憶要求を保留状態にする。記憶要求は、このプロセ
ッサのためのＬ２記憶待ち行列の制御部に復元される。

Ｌ２制御部２６には、このプロセッサについてのコマン
ド・バッファ要求をなおサービスすることができる。

アドレス／キー制御部２６Ｈには如何なる情報も送られ
ない、Ｌ２キャッシュ・ライン状況及びキャッシュ・セ
ットがＬ２キャッシュ制御部に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ・ライン状況がメモリ制御部に転送される０代替プ
ロセッサ・ロック競合のため、ロック状況が強制され、
Ｌ’ｌ状況アレイ比較が阻止され、且つＬ２制御部２６
Ｋが要求元プロセッサのＬ１キャッシュ′への命令完了
信号の転送を阻止する。Ｌ２キャッシュ制御部は□プロ
セッサ上２キャッシュ記憶コマンド及びＬ２キャッシュ
・コングルエンスを受取り、Ｌ２キャッシュのアクセス
を開始する。Ｌ２キャッシュ制御部は、Ｌ２記憶待ち行
列から最も古いエントリをデキューし且つＬ２ｇ込み一
バッファを介してＬ２キャッ−シュへの書込みを行うた
め、コマンドをＬ２データフロ一部に送る。Ｌ２ヒツト
及びロッ゛りというＬ２キャッシュ・ライン状況を受取
ると、Ｌ２キャッシュ制御部はデータ記憶待ち行列エン
トリのデキュー及びＬ２キャッシュの書込みをキャンセ
ルする。メモリ制御部はＬ２コマンド及びＬ３ポート識
別子を受取る。Ｌ２ヒツト及びロックというＬ２キャッ
シュ・ライン状況を受取ると、要求は落とされる。

ケース３ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出されたが、訂正不能記憶装置エラー標識
を含むインページ凍結レジスタがこのプロセッサに対し
て活動化される。この状態は、記憶要求によるＬ２キャ
ッシュ・インページに対して訂正不能記憶装置エラーが
報告された後で生じる。Ｌ２キャッシュ・ラインは無効
表示される。絶対アドレスが参照／変更ビット・セット
・コマンドと共にアドレス／キー制御部に転送される。

Ｌ２キャッシュ・ライン状況及びキャッシュ・セットが
Ｌ２キャッシュ制御部に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ・
ライン状況がメモリ制御部２６Ｅに転送される。Ｌ２制
御部は、記憶要求の結果として、コマンド・バッファ要
求ブロック・ラッチ、凍結レジスタ、及び凍結レジスタ
に関連する訂正不能記憶装置エラー標識をクリアする。

要求元プロセッサのＬ１オペランド・キャッシュ状況を
除くす永てのＬ１状況アレイが変更されたＬ１キャッシ
ュ・ラインの写しについて探索される。Ｌ１状況アレイ
は下位Ｌ２キャッシュ・コングルエンスを用いてアドレ
スされ、その出力とＬ２キャッシュ・セット及び上位コ
ングルエンスが比較される。要求元プロセッサのＬ１命
令キャッシュ状況アレイで一致が検出されると、エント
リはクリアされ、アドレス・バス要求がＬｌによって許
可された後で、Ｌ１キャッシュの写しの局所無効化のた
めに、Ｌ１キャッシュ・コングルエンス及びＬ１キャッ
シュ・セ゛ットが要求元プロセッサに転送される。もし
何れかの代替プロセッサのＬ１状況アレイで一致が検出
されると、必要なエントリがＬ１状況でクリアされ、ア
ドレス・バス要求が当該Ｌ１によって許可された後で、
ＬＬキャッシュの写しの相互無効化のために、Ｌ１キャ
ッシュ・コングルエンス及びＬ１キャッシュ・セット（
１つはＬ１オペランド・キャッシュ用、１つはＬ１命令
キャッシュ用）が要求された代替プロセッサへ同時に転
送される。要求されたアドレス・インタフェースの許可
が所定数のサイクル内に与えられることをＬｌが保証す
るので、Ｌ２記憶アクセスは局所無効化又は相互無効化
の要求による影響を受けない、記憶要求でのＬ２キャッ
シュ・ミスによるインページがサービスされ且つ訂正不
能記憶装置エラーがＬ３ラインで検出された後で記憶が
行われるので、この場合Ｌ１の写しが見つかってはなら
ない、この記憶要求にオペレージ罵ン終了が関連してい
ると、この命令に関連するすべてのＬ１記憶待ち行列エ
ントリを除去するために、Ｌ２制御部２６には命令完了
信号を要求元プロセッサのＬ１キャッシュに送る。これ
は、Ｌ２キャッシュへの記憶が完了したことを示す。

Ｌ１記憶待ち行列からのデキューは、Ｌ２キャッシュの
最後の又は唯一の更新と同時に行われる。

Ｌ２記憶待ち行列からのデキューは、Ｌ２キャッシュへ
の各非順次記憶が完了した時に行わ九る。

Ｌ２キャッシュ制御部はプロセッサＬ２キャッシュ記憶
コマンド及びＬ２キャッシュ・コングルエンスを受取り
、Ｌ２キャッシュのアクセスを開始する。Ｌ２キャッシ
ュ制御部は、Ｌ２記憶待ち行列から最も古いエントリを
デキューし且つＬ２書込みバッファを介してＬ２キャッ
シュへの書込みを行うために、コマンドをＬ２データフ
ロ一部に送る。Ｌ２ヒツト及び非ロックというＬ２キャ
ッシュ・ライン状況を受取ると、Ｌ２キャッシュ制御部
はＬ２キャッシュ・セットを用いてＬ２キャッシュへの
記憶を制御し、記憶バイト・フラグの制御のもとに、プ
ロセッサＬ２キャッシュ読取りシーケンスの第２サイク
ルで書込みが行われる。

メモリ制御部はＬ２コマンド及びＬ３ポート識別子を受
取る。Ｌ２ヒツト及び非ロックというＬ２キャッシュ・
ライン状況を受取ると、要求は落とされる。アドレス／
キー制御部は参照（Ｒ）ビット及び／変更（Ｃ）ビット
の更新のため絶対アドレスを受取る。記憶要求によって
更新されたＬ２キャッシュ・ラインを含む４ＫＢのペー
ジに対する参照ビット及び変更ビットが１にセットされ
る。

久ニス土 Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出され、Ｌ２キャッシュ・ラインが変更表
示を受ける。参照／変更ビット・セット・コマンドと共
に絶対アドレスがアドレス／キー制御部に転送される。

Ｌ２キャッシュ・ライン状況及びキャッシュ・セットが
Ｌ２キャッシュ制御部に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ・
ライン状況がメモリ制御部２６Ｅに転送される。

もし要求元プロセッサがロックを保持していると、ロッ
ク・アドレス及び記憶要求アドレスが比較される。これ
らが一致すればロックはクリアされ、不一致であれば機
械チエツクがセットされる。変更されたＬ１キャッシュ
・ラインの写しについて、要求元プロセッサのＬ１オペ
ランド・キャッシュ状況を除くすべてのＬ１状況アレイ
が探索される。

Ｌ１状況アレイは下位Ｌ２キャッシュ・コングルエンス
を用いてアドレスされ、その出力とＬ２キャッシュ・セ
ット及び上位コングルエンスとが比較される。要求元プ
ロセッサのＬ１命令キャッシュ状況アレイで一致が検出
されると、エントリがクリアされ、アドレス・バス要求
がＬｌによって許可された後で、Ｌ１キャッシュの写し
の局所無効化のために、Ｌ１キャッシュ・フングルエン
ス及びＬ１キャッシュ・セットが要求元プロセッサに転
送される。何れかの代替プロセッサのＬ１状況アレイで
一致が検出されると、必要なエントリがＬ１状況でクリ
アされ、アドレス・バス要求がＬｌによって許可された
後で、Ｌ１キャッシュの写しの相互無効化のために、Ｌ
１キャッシュ・コングルエンス及びＬ１キャッシュ・セ
ット（１つはＬ１キャッシュ・オペランド用、１つはＬ
１命令キャッシュ用）が要求された代替プロセッサへ同
時に転送される。要求されたアドレス・インタフェース
が所定数のサイクル内に許可されることをＬＸが保証す
るので、Ｌ２記憶アクセスは局所無効化又は相互無効化
の要求による影響を受けない。もしオペレーション終了
がこの記憶要求に関連づけられていると、Ｌ２制御部２
６には、この命令に関連するすべてのＬ１記憶待ち行列
エントリを除去するために、命令完了信号を要求元プロ
セッサのＬ１キャッシュに送る。これはＬ２キャッシュ
への記憶が完了したことを示す、Ｌ１記憶待ち行列から
のデキューは、Ｌ２キャッシュにおける最後の又は唯一
の更新と同時に行われる。Ｌ２記憶待ち行列からのデキ
ューは、Ｌ２キャッシュへの各非順次記憶が完了した時
に行われる。Ｌ２キャッシュ制御部はプロセッサＬ２キ
ャッシュ記憶コマンド及びＬ２キャッシュ・コングルエ
ンスを受取り、Ｌ２キャッシュのアクセスを開始する。

Ｌ２キャッシュ制御部は、Ｌ２記憶待ち行列から最も古
いエントリをデキューし且つＬ２書込みバッファを介し
てＬ２キャッシュへの書込みを行うために、コマンドを
Ｌ２データフロ一部に送る。Ｌ２ヒツト及び非ロックと
いうＬ２キャッシュ・ライン状況を受取ると、Ｌ２キャ
ッシュ制御部はＬ２キャッシュ・セットを用いてＬ２キ
ャッシュへの記憶を制御し、記憶バイト・フラグの制御
のもとに、プロセッサＬ２キャッシュ読取リシーケンス
の第２サイクルで書込みが行われる。メモリ制御部はＬ
２コマン゛ド及びＬ３ポート識前°゛子を受取る。Ｌ２
ヒツト及び非ロックというＬ２キャッシュ・ライン状況
を受取ると、要求は落とされる。アドレス／キー制御部
は参照ビット及び変更ビットの更新のために絶対アドレ
スを受取る。

記憶要求により更新されたＬ２キャッシュ・ラインを含
む４ＫＢのページについての参照ビット及び変更ビット
が１にセットされる。

１．５　記憶装置記憶、非順次、ＴＬＢヒツト、アクセ
ス例外なし、Ｌ２キャッシュ・ミス　（第２２〜３０図
） 実行ユニットがＬ１オペランド・キャッシュに対する記
憶装置非順次記憶要求を出す、セット・アソシアティブ
式ＴＬＢ探索の結果、要求で与えられた論理アドレスに
対する絶対アドレスがアクセス例外なしに得られる。こ
の絶対アドレスを用いたＬ１キャッシュ・ディレクトリ
の探索でデータがキャッシュにあることがわかると（Ｌ
Ｌヒツト）、選択されたＬ１キャッシュ・セットへの書
込みが有効化される。記憶バイト・フラグの制御のもと
に記憶要求データのダブルワード内の所望のデータだけ
がＬ１キャッシュ・コングルエンス及び選択されたセッ
トに書込まれる。ディレクトリ探索の結果、ＴＬＢから
の絶対アドレスと一致しなければ（ＬＬキャッシュ・ミ
ス）、Ｌ１キャッシュの書込みはキャンセルされる。何
れの場合も、記憶要求はＬ１記憶待ち行列にエンキュー
される。待ち行列エントリ情報は、絶対アドレス、デー
タ、記憶バイト・フラグ及び記憶要求タイプ（非順次記
憶、順次記憶、オペレーション終了）から成っている。

この要求が出された時にＬ１待ち行列が空であり（Ｌ　
Ｉ　Ｅ　ＰとＬＩＴＰが等しい）且つＬｌ／Ｌ２インタ
フェースが使用可能であれば、記憶要求は直ちにＬ２へ
転送される。さもなければ、ＬＬ／Ｌ２が使用可能であ
る時にＬＩＴＰがこのエントリを選択するまで、転送は
遅らされる。現命令に続く先取りされた命令は、記憶要
求による変更につき、論理アドレスの比較によって検査
される。もし一致が生じると、命令バッファは無効化さ
れる。Ｌ２制御部が゛記憶要求を受取る。Ｌ２記憶待ち
行列が空で返り且つ記憶要求でＥＯＰが示されていると
、この要求はＬ２キャッシュ・アービタにより選択され
ると直ちにサービスされる。Ｌ２記憶待ち行列が空でも
ＥＯＰが示されていなければ、この記憶要求は、ＥＯＰ
が受取られてＬ２キャッシュ・アービタへの入力が可能
になるまで、Ｌ２記憶待ち行列で待っていなければなら
ない、要求持ちプロセッサのためのＬ２記憶待ち行列が
空でなければ、このプロセッサがら前に出されたすべて
の記憶要求がＬ２キャッシュで完了するまで、この記憶
要求はＬ２記憶待ち行列で待っていなければならない、
何れの場合も、要求元プロセッサに関連するＬ２記憶待
ち行列にエントリが作成される。Ｌ２記憶待ち行列は物
理的に制御部及びデータ部に分けられる。絶対アドレス
及び記憶要求タイプはＬ２制御部２６Ｋに維持される。

関連するデータ及び記憶バイト・フラグはＬ２キャッシ
ュ・データフロ一部にエンキューされる。Ｌ２キャッシ
ュ・アービタはこのプロセッサ記憶要求をサービスのた
めに選択する。Ｌ２制御部２６にはプロセッサＬ２キャ
ッシュ記憶コマンド及びＬ２キャッシュ・コングルエン
スをＬ２キャッシュ制御部に送り、プロセッサＬ２キャ
ッシュ記憶コマンドをメモリ制御部に送る。Ｌ１オペラ
ンド・キャッシュはストアスルー式のキャッシュである
から、たとえ最初の記憶要求でＬ１キャッシュ・ミスが
生じていたとしても、Ｌ１キャッシュへのインページは
不要である。Ｌ２制御部２６には、要求元プロセッサに
関連するＬ２記憶待ち行列の制御部から記憶要求をデキ
ューする。Ｌ２キャッシュ・ディレクトリの探索でＬ２
キャッシュ・ミスが検出された時１次の３つのケースＡ
−Ｃのうちの１つが生じる。Ｌ２キャッシュはストアイ
ン式のキャッシュであるから、記憶要求の完了前にＬ２
キャッシュ・ラインをＬ３メモリからインページしなけ
ればならない、Ｌ２キャッシュ・ミスを起こした記憶要
求は、Ｌ２キャッシュにおける他の要求のサービス及び
Ｌ３からＬ２へのインページを可能にするために保留状
態にされる。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じたが、このプロセッサに関する前のＬ２キ
ャッシュ・インページがまだ終っていない、Ｌ２制御部
２６には、前のインページ要求が完了するまで、この記
憶要求を保留状態にする。記憶要求は、このプロセッサ
に関連するＬ２記憶待ち行列の制御部に復元される。コ
マンド・バッファ及び記憶待ち行列が両方共Ｌ２キャッ
シュ・インページの完了を待っているので、このプロセ
ッサに関するそれ以上の要求はＬ２キャッシュではサー
ビスされない、アドレス／キー制御部には情報は送られ
ない、Ｌ２キャッシュ・ライン状況及びキャッシュ・セ
ットがＬ２キャッシュ制御部に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ・ライン状況がメモリ制御部に転送される。前のイ
ンページ要求のため、ロック状況が強制される。Ｌ２キ
ャッシュ・ミスのため、Ｌ１状況アレイの比較が阻止さ
れ、Ｌ２制御部２６には要求元プロセッサのＬ１キャッ
シュへの命令完了信号の転送を阻止する。Ｌ２キャッシ
ュ制御部はプロセッサＬ２キャッシュ記憶コマンド及び
Ｌ２キャッシュ・コングルエンスを受取り、Ｌ２キャッ
シュのアクセスを開始する。Ｌ２キャッシュ制御部は、
Ｌ２記憶待ち行列から最も古いエントリをデキューし且
つＬ２書込みバッファを介してＬ２キャッシュへの書込
みを行うために、コマンドをＬ２データフロ一部に送る
。Ｌ２ミス及びロックというＬ２キャッシュ・ライン状
況を受取ると、Ｌ２キャッシュ制御部は記憶待ち行列エ
ントリのデキュー及びＬ４ヤッシュの書込みをキャンセ
ルする。メモリ制御部はＬ２コマンド及びＬ３ポート識
別子を受取る。Ｌ２ミス及びロックというＬ２キャッシ
ュ・ライン状況を受取ると、要求は落とされる。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じたが、代替プロセッサについて、同じＬ２
キャッシュ・ラーインに対する前のＬ２キャッシュ・イ
ンページがまだ終っていない。

Ｌ２制御部２６には、前のインページ要求が完了するま
で、この記憶要求を保留状態にする。記憶要求は、この
プロセッサに関連するＬ２記憶待ち行列の制御部に復元
される。Ｌ２制御部２６には、このプロセッサに関する
コマンド・バッファ要求をなおサービスすることができ
る。アドレス／キー制御部には情報は送られない、Ｌ２
キャッシュ・ライン状況及びキャッシュ・セットがＬ２
キャッシュ制御部に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送され、Ｌ２キャッシュ・ライ
ン状況がメモリ制御部２６Ｅに転送される。

前のインページ凍結競合のため、ロック状況が強制され
る。Ｌ２キャッシュ・ミスのため、Ｌ１状況アレイの比
較が阻止され、Ｌ２制御部２６には要求元プロセッサの
Ｌ１キャッシュへの命令完了信号の転送を阻止する。Ｌ
２キャッシュ制御部はプロセッサＬ２キャッシュ記憶コ
マンド及びＬ２キャッシュ・コングルエンスを受取って
、Ｌ２キャッシュのアクセスを開始する。Ｌ２キャッシ
ュ制御部は、Ｌ２記憶待ち行列から最も古いエントリを
デキューし且つＬ２書込みバッファを介してＬ２キャッ
シュへの書込みを行うために、コマンドをＬ２データフ
ロ一部に送る。Ｌ２ミス及びロックというＬ２キャッシ
ュ・ライン状況を受取ると、Ｌ２キャッシュ制御部は記
憶待ち行列エントリのデキュー及びＬ２キャッシュの書
込みをキャンセルする。メモリ制御部はＬ２コマンド及
びＬ３ポート識別子を受取る。Ｌ２ミス及びロックとい
うＬ２キャッシュ・ライン状況を受取ると、要求は落と
される。

ケースＣ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じる。Ｌ２１１Ｊ御部２６にはこの記憶要求
を保留状態にし、プロセッサ・インページ凍結レジスタ
をセットする。記憶要求は、このプロセッサに関連する
Ｌ２記憶待ち行列の制御部に復元される。Ｌ２制御部２
６にはこのプロセッサに関するコマンド・バッファ要求
をなおサービスすることができる。゛絶対アドレスがア
ドレス／キー制御部に送られる。Ｌ２キャッシュ・ライ
ン状況及びキャッシュ・セットがＬ２キャッシュ制御部
に転送され、キャッシュ・セット修飾子がＬ２キャッシ
ュに転送され、Ｌ２キャッシュ・ライン状況がメモリ制
御部２６Ｈに転送される。Ｌ２キャッシュ・ミスのため
、Ｌ１状況アレイの比較が阻止され、Ｌ２制御部２６に
は要求元プロセッサのＬ１キャッシュへの命令完了信号
の転送を阻止する。Ｌ２キャッシュ制御部はプロゼッサ
Ｌ２キャッシュ記憶コマンド及びＬ２キャヅシ丘・−コ
ングルエンスを受取り、Ｌ２キャッシュのアゲセスを開
始する。Ｌ２キャッシュ制御部は、Ｌ２記憶待ち行列か
ら最も古いエントリをデキューし且つＬ２書込みバッフ
ァを介してＬ２キャッシュへの書込みを行うために、コ
マンドをＬ２データフロ一部に送る。Ｌ２ミス及び非ロ
ックというＬ２キャッシュ・ライン状況を受取ると、Ｌ
２キャッシュ制御部は記憶待ち行列エントリのデキュー
及びＬ２キャッシュの書込みをキャンセルする。

メモリ制御部はＬ２コマンド及びＬ３ポート識別子を受
取る。Ｌ２ミス及び非ロックというＬ２キャッシュ・ラ
イン状況を受取ると、記憶要求は必要なＬ３メモリ・ポ
ートの使用に関する競合に加、ｔｔｄＳ、インページ／
アウトページ・バッファ対を含むすべての資源が使用可
能であれば、Ｌ３取出しアクセスを開始するため、コマ
ンドがＢＳＵ制御部に送られる。メモリ制御部は、Ｌ２
ディレクトリ状況をインページ保留状態にセットするよ
うＬ２制御部２６Ｋに命じる。アドレス／キー制御部は
絶対アドレスを受け取る。要求されたキャッシュ・ライ
ンを含む４ＫＢのページの参照ビットが１にセットされ
る。Ｌ２キャッシュ・インページだけが遂行されている
ので、関連する変更ビットは変更されない、記憶アクセ
スはインページの完了後に再実行される。絶対アドレス
はＬ３物理アドレスに変換される。物理アドレスは、Ｌ
２キャッシュ・ミスの結果インタフェースが使用可能に
なると直ちにＢＳＵ制御部に転送される。ＢＳＵ制御部
は、メモリ制御部２６Ｅのコマンド及びＬ３物理アドレ
スを受取ると、それらをプロセッサ記憶装置へ転送し且
つ所望のポートにおけるメモリ・カードを選択すること
により、Ｌ３メモリ・ポートの１２８バイトの取出しを
開始する。データは、Ｌ３メモリ・・ポートの多重化さ
れたコマンド／アドレス及びデータ・インタフェースを
介して一時に１６バイトずつ転送される。１２８バイト
のＬ２キャッシュ・ラインを得るためには、Ｌ３メモリ
からのデータ転送を８回（ＱＷＡ−ＱＷＨ）行う必要が
ある。この転送は、記憶アクセスにより要求されたダブ
ルワード（ＤＷ）を含む４倍ワード（ＱＷ）から始まる
１次の３回の転送はＬ１キャッシュ・ラインの残りを含
む。最後の４回の転送はＬ２キャッシュ・ラインの残り
を含む。

Ｌ２キャッシュ・インページ・バッファへの最後のデー
タ転送が完了すると、ＢＳＵ制御部はＬ２制御部２６Ｋ
に適切なプロセッサ・インページ完了信号を送る。Ｌ２
キャッシュへのデータ転送の間、アドレス／キー制御部
はＬ３訂正不能エラー線を監視する。インページ中に訂
正不能エラーが検出されると、幾つかの機能が遂行され
る。Ｌ２キャッシュへの各４倍ワード転送で、記憶アク
セスを最初に要求したプロセッサにＬ３訂正不能工、　
　ラー信号が送られる。このプロセッサは所与のＬ２キ
ャッシュ・インページ要求について１つの記憶装置訂正
不能エラー標識（アドレス／キー制御部で最初に検出さ
れたもの）を受取る。アドレス／キー制御部で検出され
た最小の記憶装置訂正不能エラーのダブルワード・アド
レスが要求元プロセッサのために記録される。プロセッ
サによりアクセスされたＬ１キャッシュ・ライン中の何
れかのデータで訂正不能エラーが生じると、訂正不能エ
ラー処理のための標識がセットされる。最後に、Ｌ２キ
ャッシュインページ・バッファに転送された何れかのデ
ータが訂正不能エラーが生じると、アドレス／キー制御
部はＬ２制御部２６Ｋに信号を送って、Ｌ２キャッシュ
・インページ及びそれに続く記憶要求の処理を変更させ
る。Ｌ２キャッシュ・アービタはプロセッサのサービス
のためインページ完了を選択する。Ｌ２制御部２６には
インページ・バッファ書込みコマンド及びＬ２キャッシ
ュ・コングルエンスをＬ２キャッシュ制御部に送り、イ
ンページ完了状況応答をメモリ制御部２６Ｅに送る。Ｌ
２キャッシュ・ディレクトリの探索の結果、次に並べる
２つのケースのうちの何れかが生じる。

ケースＩ Ｌ２制御部２６Ｋが置換のために１つのＬ２キャッシュ
・ラインを選択する。この場合、置換されたラインは変
更されていないので、キャストアウト（下位レベルへの
書戻し）は不要である。Ｌ２ディレクトリは、新しいＬ
２キャッシュ・ラインの存在を示すように更新される。

Ｌ２キャッシュ・インページ・バッファへのインページ
でＬ３記憶装置訂正不能エラーが検出されていなければ
、このＬ２キャッシュ・ミス・インページのために設定
されていた凍結レジスタがクリアされる。Ｌ２キャッシ
ュ・インページ・バッファへのインページでＬ３記憶装
置訂正不能エラーが検出されると、このＬ２キャッシュ
・ミス・インページのために設定されていた凍結レジス
タは活動状態に保たれ、この凍結レジスタに関連する記
憶装置訂正不能エラー標識がセットされ、インページを
要求したプロセッサのためのコマンド・バッファはＬ２
キャッシュ・アービタへの入力を阻止され、このプロセ
ッサに関連するすべてのＬ１キャッシュ標識は記憶装置
訂正不能エラーを示すようにセットされる０選択された
Ｌ２キャッシュ・セットがアドレス／キー制御部及びＬ
２キャッシュ制御部に転送される。置換されたＬ２キャ
ッシュ・ラインの状況がＬ２キャッシュ制御部及びメモ
リ制御部２６Ｈに転送され、キャッシュ・セット修飾子
がＬ２キャッシュに転送される。すべてのＬ１キャッシ
ュに関するＬ１状況アレイが、置換されたＬ２キャッシ
ュ・ラインの写しについて検査される。写しが見つかる
と、そのＬ１キャッシュに無効化要求が送られる。弛緩
されたＬ２キャッシュ・ラインに関するＬ１写し状況が
クリアされる。Ｌ２キャッシュ制御部はインページ・バ
ッファ書込みコマンドを受取り、Ｌ２制御部２６Ｋから
の状況を待ってＬ２キャッシュ・インページを完了させ
るためＬ２ライン書込みに備える。Ｌ２キャッシュ制御
部はＬ２キャッシュ・セット及び置換ライン状況を受取
る。置換されたラインが変更されていないので、Ｌ２キ
ャッシュ制御部は、インページ・バッファからＬ２キャ
ッシュへの書込みを行うことをＬ２キャッシュに知らせ
る。これはフルラインの書込みで且つキャッシュ・セッ
トはインタリーブされるので、Ｌ２キャッシュ・ライン
書込みを可能にするため、Ｌ２キャッシュ・セットを用
いてアドレス・ビット２５及び２６を操作しなければな
らない。ＢＳＵ制御部はオペレーション終了（ＥＯＰ）
をメモリ制御部２６Ｅに知らせる。アドレス／キー制御
部はＬ２制御部２６ＫからＬ２キャッシュ・セットを受
取る。インページ・アドレス・バッファとＬ２制御部か
ら受取ったＬ２キャッシュ・セットとに基いて、Ｌ２ミ
ニディレクトリ更新アドレス・レジスタがセットされる
。メモリ制御部は置換されたラインの状況を受取る。キ
ャストアウトが不要なので、メモリセイギョブ２６Ｅは
インページ要求で保持されていた資源を解放する。メモ
リ制御部は、このプロセッサに関連するＬ２ミイディレ
クトリ更新アドレス・レジスタを用いてＬ２ミニディレ
クトリを更新するため、コマンドをアドレス／キー制御
部に送る。これでメモリ制御部は現オペレーションの完
了を示し、要求元プロセッサが再びメモリ資源の争奪に
加わるのを許す、かくして元のＬ２記憶待ち行列要求が
再びＬ２キャッシュ・アービタに入力される。Ｌ２キャ
ッシュ・アービタにより選択されると、再び記憶アクセ
スが試みられ、これがＬ２制御部２６に内で要求をサー
ビスする最初の試みであるかのように実行される。

ケース２ Ｌ２制御部２６Ｋが置換のために１つのＬ２キャッシュ
・ラインを選択する。この場合、置換ラインの状況はそ
れが変更されたことを示しているので、Ｌ２キャッシュ
のキャストアウトが必要である。Ｌ２ディレクトリは、
新しいＬ２キャッシュ・ラインの存在を示すように更新
される。Ｌ２キャッシュ・インページ・バッファへのイ
ンページでＬ３記憶装置訂正不能エラーが検出されてい
なければ、このＬ２キャッシュ・ミス拳インページのた
めに設定されていた凍結レジスタがクリアされる。Ｌ２
キャッシュ・インページ・バッファへのインページでＬ
３記憶装置訂正不能エラーが検出されると、このＬ２キ
ャッシュ・ミス・インページのために設定されていた凍
結レジスタは活動状態に保たれ、この凍結レジスタに関
連する記憶装置訂正不能エラー標識がセットされ、イン
ページを要求したプロセッサのためのコマンド・バッフ
ァはＬ２キャッシュ・アービタへの入力を阻止され、こ
のプロセッサに関連するすべてのＬ１キャッシュ標識は
記憶装置訂正不能エラーを示すようにセットされる。デ
ィレクトリから読出されたアドレスが選択されたＬ２キ
ャッシュ・セットと共にアドレス／キー制御部に転送さ
れる１選択されたＬ２キャッシュ・セットはＬ２キャッ
シュ制御部にも送られる。置換されたＬ２キャッシュ・
ラインの状況がＬ２キャッシュ制御部及びメモリ制御部
２６Ｅに転送され、キャッシュ・セット修飾子がＬ２キ
ャッシュに転送される。すべてのＬ１キャッシュに関す
るＬ１状況アレイが置換されたＬ２キャッシュ・ライン
の写しについて検査される。写しが見つかると、そのＬ
１キャッシュに無効化要求が送られる。置換されたＬ２
キャッシュ・ラインに関するＬ１写し状況がクリアされ
る。

Ｌ２キャッシュ制御部はインページ・バッファ書込みコ
マンドを受取、Ｌ２制御部２６Ｋからの状況を待ってＬ
２キャッシュ・インページを完了させるためＬ２ライン
書込みに備える。Ｌ２キャッシュ制御部はＬ２キャッシ
ュ・セット及び置換ライン状況を受取る。置換されたラ
インが変更されているので、Ｌ２キャッシュ制御部は、
インページ・バッファのデータをＬ２キャッシュに書込
む前に、インページ・バッファと対になっているアウト
ページ・バッファ（ＯＰ　Ｂ　）へのフルライン読出し
が必要なことをＬ２キャッシュに知らせる。

これらはフルライン・アクセスであり且っキャッシュ・
セットがインタリーブされるので、Ｌ２キャッシュ・ラ
イン・アクセスを可能にするため、Ｌ２キャッシュ・セ
ットを用いてアドレス・ビット２５及び２６を操作しな
ければならない、アドレス／キー制御部はＬ２制御部２
６Ｋからアウトページ・アドレスを受取って、それを物
理アドレスに変換し、Ｌ２キャッシュ・セットと共にア
ウトページ・アドレス・バッファに保持する。インペー
ジ・アドレス・バッファとＬ２制御部から受取ったＬ２
キャッシュ・セットとに基いて、Ｌ２ミニディレクトリ
更新アドレス・レジスタがセットされる。アドレス／キ
ー制御部は、Ｌ３ラインの書込みに備えて、アウトペー
ジ物理アドレスをＢＳＵ制御部に転送する。メモリ制御
部は置換されたラインの状況を受取る。キャストアウト
が必要なので、メモリ更新が完了するまでメモリ制御部
２６ＥはＬ３資源を解放できない。キャストアウトは、
インページに使用されたものと同じメモリ・ポートで行
われる。メモリ制御部は、このプロセッサに関連するＬ
２ミニディレクトリ更新アドレス・レジスタを用いてＩ
、　２ミニデイレクトリを更新するため、コマンドをア
ドレス／キー制御部に送る。これでメモリ制御部は現オ
ペレーションの完了を示し、要求元プロセッサが再びメ
モリ資源の争奪に加わるのを許す。かくして元のＬ２記
憶待ち行列要求が再びＬ２キャッシュ・アービタに入力
される。Ｌ２キャッシュ・アービタにより選択されると
、再び記憶アクセスが試みられ、これがＬ２制御部２６
に内で要求をサービスする最初の試みであるかのように
実行される。置換されたＬ２キャッシュ・ラインが変更
されていることを認識して、ＢＳＵ制御部はアドレス／
キー制御部からアウトページ・アドレスを受取った後に
、フルライン書込みコマンド及びアドレスをＬ２キャッ
シュ・データフロ一部を介して選択されたメモリ・ポー
トに転送することにより、キャストアウトを開始する。

データは一時に１６バイトずつアウトページ・バッファ
からメモリに転送される。

メモリへの最後の４倍ワード転送の後、ＢＳＵ制御部は
メモリ制御部２６Ｅにオペレージ目ン終了を知らせる。

メモリ制御部はこのオペレーション終了に応答してＬ３
ポートを解放し、メモリ・ボートへのオーバーラツプ・
アクセスを可能にする。

１．６　記憶装置記憶、順次、初期Ｌ２ライン・アクセ
ス、ＴＬＢヒツト、アクセス例外なし、Ｌ２キャッシュ
・ヒツト　（第３１〜３５図） 実行ユニットがＬ１オペランド・キャッシュに対して記
憶装置順次記憶要求を出す。セット・アソシアティブＴ
ＬＢ探索の結果、記憶要求で与えられた論理アドレスに
対する絶対アドレスがアクセス例外なしに得られる。Ｔ
ＬＢからの絶対アドレスを用いたＬ１キャッシュ・ディ
レクトリの探索により、データがキャッシュにあること
がわかると（ＬＬヒツト）、選択されたＬ１キャッシュ
・セットへの書込みが有効化され、記憶バイト・フラグ
の制御のもとに、記憶要求データのダブルワード内の所
望のバイトだけがし１キヤツシユ・コングルエンス及び
選択されたセットに書込まれる。

ＴＬＢからの絶対アドレスと一致しないため、ディレク
トリ探索でＬ１キャッシュ・ミスが生じると、Ｌ１キャ
ッシュの書込みはキャンセルされる。

何れの場合も、記憶要求はＬ１記憶待ち行列にエンキュ
ーされる。待ち行列エントリ情報は、絶対アドレス、デ
ータ、記゛憶バイト・フラグ及び記憶要求タイプ（非順
次記憶、順次記憶、オペレーション終了）から成ってい
る。この要求の前にＬ１記憶待ち行列が空になっており
（Ｌ　Ｉ　Ｅ　Ｐ及びＬＩＴＰが等しい）、且つＬＬ／
Ｌ２インタフェースが使用可能″であれば、記憶要求は
直ちにＬ２に転送される。さもなければ、Ｌｌ／Ｌ２イ
ンタフェースが使用可能な時にＬＩＴＰが当該エントリ
を選択するまで、Ｌ２への転送は遅らされる。現命令に
続く先取りされた命令は、記憶要求による変更について
、論理アドレスの比較によって検査される。もし一致が
生じると、命令バッファは無効化される。Ｌ２制御部が
記憶要求を受取る。順次記憶ルーチンが開始されていな
ければ、この要求はＬ２キャッシュ・ラインへの初期記
憶アクセスであると同時に初期順次記憶アクセスでもあ
る。

初期順次記憶要求がサービスされていて順次オペレーシ
ョンが進行中であれば、この要求は順次記憶ルーチンに
おける新しいＬ２キャッシュ・ラインへの初期記憶アク
セスを表わす、Ｌ２記憶待ち行列が空であれば、この要
求はＬ２キャッシュ・アービタにより選択されると直ち
にサービスされる。このプロセッサに関するＬ２記憶待
ち行列が空でなければ、このプロセッサから前に出され
たすべての記憶要求がＬ２キャッシュ又はＬ２キャッシ
ュ書込みバッファで完了するまで、この要求は記憶待ち
行列で待っていなければならない。何れの場合も、要求
元プロセッサのためのＬ２記憶待ち行列にエントリが作
成される。Ｌ２記憶待ち行列は物理的に制御部及びデー
タ部に分けられる。

絶対アドレス及び記憶要求タイプはＬ２制御部２６Ｋに
維持される。関連するデータ及び記憶バイト・フラグは
Ｌ２キャッシュ・データフロ一部にエンキューされる。

この記憶要求が順次記憶オペレーションを開始させるの
であれば、Ｌ２制御部２６にはＬ２キャッシュ・ディレ
クトリを探索して、所望のラインがＬ２キャッシュにあ
るかどうかを検査しなければならない、このプロセッサ
について順次オペレーションが進行中であれば、このプ
ロセッサからの前の順次記憶要求のアドレス・ビット２
４．２５．２７及び２８との比較により、今回の記憶要
求の絶対アドレス・ビット２４が前の記憶要求のものと
は異なっていることが検出される。この記憶要求は異な
ったＬ２キャッシュ・ラインに対するものである。その
ようなわけで。

Ｌ２制御部２６にはＬ２キャッシュ・ディレクトリを探
索して、このラインがＬ２キャッシュにあるかどうかを
検査しなければならない０反復コマンドがＬ２キャッシ
ュ制御部に転送されることはない、また、どのような情
報もアドレス／キー制御部及びメモリ制御部２６Ｈには
直ちに転送されることはない、これは順次記憶オペレー
ションでアクセスされる最初のラインではないので、Ｌ
２制御部２６には前に順次アクセスされたＬ２キャッシ
ュ・ラインの状況を検査する。前のラインがＬ２キャッ
シュになければ、Ｌ２制御部２６には。

インページが完了するまで、現ラインの順次処理を保留
にする。さもなければ、Ｌ２制御部はＴＩｔＬ２キャッ
″シュ・ラインへの順次記憶を続けることができる。’
（１，８の説明を参照されたい、）Ｌ２キャッシュ・ア
ービタはこの記憶要求をサービスのために選択する。Ｌ
２制御部２６には、Ｌ２キャッシュ書込みバッファ記憶
コマンド及びＬ２キャッシュ・フングルエンスをＬ２キ
ャッシュ制御部に転送し、プロセッサＬ２キャッシュ記
憶コマンドをメモリ制御部２６Ｅに転送する。Ｌ１オペ
ランド・キャッシュはストアスルー式のキャッシュであ
るから、たとえ最初の記憶要求でＬ１キャッシュ・ミス
が生じたとしても、Ｌ１キャッシュへのインベージは不
要である。Ｌ２＃御部２６には、同じＬ２キャッシュ・
ラインに対する後続の順次記憶要求のオーバーラツプ処
理を可能にするため、Ｌ２記憶待ち行列の制御部から記
憶要求をデキューする。Ｌ２制御部２６には、この記憶
要求が順次記憶オペレーション中で新しいＬ２キャッシ
ュ・ラインを開始させることを認識する。

も・しこの記憶要求が順次記憶オペレーションを開始さ
せるのであれば、Ｌ２制御部２６にはこのプロセッサに
関する順次オペレーション進行中標識をセットする。記
憶待ち行列要求の絶対アドレス・ビット２４．２５．２
７及び２８が順次記憶ルーチンにおける将来の参照に備
えて保管される。データはＬ２キャッシュではなくて要
求元プロセッサのためのＬ２キャッシュ書込みバッファ
に向けられるので１代替プロセッサ・ロック競合が検出
されても、それは無視される。もし要求元プロセッサ′
がロックを保持していると１機械チエツクがセットされ
る。Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッ
シュ・ヒツトが検出された場合は１次の２つのケースの
うちの何れかが生じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出されたが、要求されたＬ２キャッシュ・
ラインに関し、訂正不能記憶装置エラー標識が活動化さ
れている凍結レジスタ又はライン保持レジスタが代替プ
ロセッサに対してセットされる。Ｌ２制御部２６には、
訂正不能記憶装置エラーに伴なう凍結ないしライン保持
が解放されるまで、この記憶要求及び後続の順次記憶要
求を保留状態にする。記憶要求はこのプロセッサに関す
るＬ２記憶待ち行列の制御部に復元される。

Ｌ２制御部２６にはこのプロセッサに関するコマンド・
バッファ要求をなおサービスすることができる。アドレ
ス／キー制御部にはどのような情報も送られない、Ｌ２
キャッシュ・ライン状況及びキャッシュ・セットがＬ２
キャッシュ制御部に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送され、Ｌ２キャッシュ・ライ
ン状況がメモリ制御部２６Ｅに転送される。訂正不能記
憶装置エラー競合による代替プロセッサ凍結（ライン保
持）のため、ロック状況が強制される。順次記憶オペレ
ーションが進行中のため、Ｌ１状況アレイの比較は阻止
され、またＬ２制御部２６には命令完了信号を要求元プ
ロセッサのＬ１キャッシュに送らない、Ｌ２キャッシュ
制御部はＬ２キャッシュ書込みバッファ記憶コマンド及
びＬ２キャッシュ・コングルエンスを受取って、Ｌ２キ
ャッシュのアクセスを開始する。Ｌ２キャッシュ制御部
は、Ｌ２記憶待ち行列から最も古いエントリをデキュー
し且つ次のＬ２キャッシュ書込みバッファへの書込みを
行うために、コマンドをＬ２データフロ一部に送る。Ｌ
２ヒツト及びロックというＬ２キャッシュ・ライン状況
を受取ると、Ｌ２キャッシュ制御部はデータ記憶待ち行
列エントリのデキュー及びＬ２キャッシュ書込みバッフ
ァへの書込みをキャンセルする。メモリ制御部はＬ２コ
マンド及びＬ３ポート識別子を受取る。Ｌ２ヒツト及び
ロックというＬ２キャッシュ・ライン状況を受取ると、
要求は落とされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出される。Ｌ２キャッシュ・ラインは変更
されていない、アドレス／キー制御部にはどのような情
報も送られない、Ｌ２キャッシュ・ライン状況及びキャ
ッシュ・セットがＬ２キャッシュ制御部に転送され、キ
ャッシュ・セット修飾子がＬ２キャッシュに転送され、
Ｌ２キャッシュ・ライン状況がメモリ制御部に転送され
る。

この記憶要求で変更されるＬ２キャッシュ・ラインに関
連して、絶対アドレス・ビット４〜２４及びＬ２キャッ
シュ・セットを含むライン保持が設定される。アドレス
・ビット２５は、この記憶要求がＬ２キャッシュ・ライ
ンの上半分を変更するのか下半分を変更するのかを示す
、ビット２５が０であれば、現ライン保持レジスタの上
位半ライン修飾子がセットされ、ビット２５が１であれ
ば、下位半ライン修飾子がセットされる。順次記憶オペ
レーションが進行中のため、Ｌ１状況アレイの比較は阻
止され、Ｌ２制御部２６には命令完了信号を要求元プロ
セッサのＬ１キャッシュに送らない。Ｌ２キャッシュ制
御部はＬ２キャッシュ書込みバッファ記憶コマンド及び
Ｌ２キャッシュ・コングルエンスを受取り、Ｌ２キャッ
シュのアクセスを開始する。Ｌ２キャッシュ制御部は、
Ｌ２記憶待ち行列から最も古いエントリをデキューし且
つ次のＬ２キャッシュ書込みバッファへの書込みを行う
ために、コマンドをＬ２データフロ一部に送る。Ｌ２ヒ
ツト及び非ロックというＬ２キャッシュ・ライン状況を
受取ると、Ｌ２キャッシュ制御部はＬ２キャッシュ書込
みバッファへの記憶を完了し、要求元プロセッサに関す
る書込みバッファにはデータ及び記憶バイト・フラグが
アドレス合せされてロードされる。このオペレーション
及びＬ２キャッシュ書込みバッファに関連する後続の順
次記憶要求に備えてＬ２キャッシュ・コングルエンスが
Ｌ２データフロ一部に保管される。順次記憶オペレーシ
ョンのこの部分についてはキャッシュは不要であるが、
記憶待ち行列データは非順次記憶要求の時と同様にして
パイプライン・ステージにより強制的にＬ２キャッシュ
書込みバッファに移される。データ記憶待ち行列エント
リは、データがＬ２キャッシュ書込みバッファに書込ま
れる時に、Ｌ２記憶待ち行列からデキューされるが、Ｌ
１記憶待ち行列からはデキューされない。

メモリ制御部はＬ２コマンド及びＬ３ポート識別子を受
取る。Ｌ２ヒツト及び非ロックというＬ２キャッシュ・
ライン状況を受取ると、要求は落とされる。

１．７　記憶装置記憶、順次、初期Ｌ２ライン・アクセ
ス、ＴＬＢヒツト、アクセス例外なし、Ｌ２キャッシュ
・ミス　（第３６〜４４図） 実行ユニットがＬ１オペランド・キャッシュに対して記
憶装置順次記憶要求を出す６セツト・アソシアティブ式
ＴＬＢ探索の結果、記憶要求で与えられた論理アドレス
に対する絶対アドレスがアクセス例外なしに得られる。

ＴＬＢからの絶対アドレスを用いたし１キヤツシユ・デ
ィレクトリの探索により、データがキャッシュにあるこ
とがわかると（Ｌｌヒツト）１選択されたＬ１キャッシ
ュ・セットへの書込みが有効化され、記憶バイト・フラ
グの制御のもとに、記憶要求データのダブルワード内の
所望のバイトだけがし１キヤツシユ・コングルエンス及
び選択されたセットに書込まれる。ＴＬＢからの絶対ア
ドレスと一致しないため、ディレクトリ探索でＬ１キャ
ッシュ・ミスが生じると、Ｌ１キャッシュの書込みはキ
ャンセルされる。何れの場合も、記憶要求はＬ１記憶待
ち行列にエンキューされる。待ち行列エントリ情報は、
絶対アドレス、データ、記憶バイト・フラグ及び記憶要
求タイプ（非順次記憶、順次記憶、オペレーション終了
）から成っている。この要求の前にＬｌ記憶待ち行列が
空になっており（Ｌ　Ｉ　Ｅ　Ｐ及びＬＩＴＰが等しい
）、且つＬｌ／Ｌ２インタフェースが使用可能であれば
、記憶要求は直ちにＬ２に転送される。さもなければ、
Ｌｌ／Ｌ２インタフェースが使用可能な時にＬＩＴＰが
当該エントリを選択するまで、Ｌ２への転送は遅らされ
る。

現命令に続く先取りされた命令は、記憶要求による変更
について、論理アドレスの比較によって検査される。も
し一致が生じると、命令バッファは無効化される。Ｌ２
制御部が記憶要求を受取る。

順次記憶ルーチンが開始されていなければ、この要求は
Ｌ２キャッシュ・ラインへの初期記憶アクセスであると
同時に初期順次記憶アクセスでもある。初期順次記憶要
求がサービスされていて順次オペレーションが進行中で
あれば、この要求は順次記憶ルーチンにおける新しいＬ
２キャッシュ・ラインへの初期記憶アクセスを表わす。

Ｌ２記憶待ち行列が空であれば、この要求はＬ２キャッ
シュ・アービタにより選択されると直ちにサービスされ
る。このプロセッサに関するＬ２記憶待ち行列が空でな
ければ、このプロセッサから前に出されたすべての記憶
要求がＬ２キャッシュ又はＬ２キャッシュ書込みバッフ
ァで完了するまで、この要求は記憶待ち行列で待ってい
なければならない。

何れの場合も、要求元プロセッサのためのＬ２記憶待ち
行列にエントリが作成される。Ｌ２記憶待ち行列は物理
的に制御部及びデータ部に分けられる。絶対アドレス及
び記憶要求タイプはＬ２制御部２６Ｋに維持される。関
連するデータ及び記憶バイト・フラグはＬ２キャッシュ
・データフロー部にエンキューされる。こ、の記憶要求
が順次記憶オペレーションを開始させるのであれば、Ｌ
２制御部２６にはＬ２キャッシュ・ディレクトリを探索
して、所望のラインがＬ２キャッシュにあるかどうかを
検査しなければならない。このプロセッサについて順次
オペレーションが進行中であれば、このプロセッサから
の前の順次記憶要求のアドレス・ビット２４．２５．２
７及び２８との比較により、今回の記憶要求の絶対アド
レス・ビット２４が前の記憶要求のものとは異なってい
ることが検出される。この記憶要求は異なったＬ２キャ
ッシュ・ラインに対するものである。そのようなわけで
、Ｌ２制御部２６にはＬ２キャッシュ・ディレクトリを
探索して、このラインがＬ２キャッシュにあるかどうか
を検査しなければならない。反復コマンドがＬ２キャッ
シュ制御部に転送されることはない。また、どのような
情報もアドレス／キー制御部及びメモリ制御部２６Ｅに
直ちに転送されることはない。これは順次記憶オペレー
ションでアクセスされる最初のラインではないので。

Ｌ２制御部２６には前に順次アクセスされたＬ２キャッ
シュ・ラインの状況を検査する。前のラインがＬ２キャ
ッシュになければ、Ｌ２制御部２６には、インページが
完了するまで、現ラインの順次処理を保留にする。さも
なければ、Ｌ２制御部は現Ｌ２キャッシュ・ラインへの
順次記憶を続けることができる。（１，８の説゛明を参
照されたい。

）Ｌ２キャッシュ・アービタはこの記憶要求をサービス
のために選択する。Ｌ２制御部２６には。

Ｌ２キャッシュ書込みバッファ記憶コマンド及びＬ２キ
ャッシュ・コングルエンスをＬ２キャッシュ制御部に転
送し、プロセッサＬ２キャッシュ記憶コマンドをメモリ
制御部２６Ｅに転送する。Ｌ１オペランド・キャッシュ
はストアスルー式のキャッシュであるから、たとえ最初
の記憶要求でＬ１キャッシュ・ミスが生じたとしても、
Ｌ１キャッシュへのインページは不要である。Ｌ２制御
部２６には、同じＬ２キャッシュ・ラインに対する後続
の順次記憶要求のオーバーラツプ処理を可能にするため
、Ｌ２記憶待ち行列の制御部から記憶要求をデキューす
る。Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッ
シュ・ミスが生じた場合、次の３つのケースＡ−Ｃのう
ちの何れかが生じる。

Ｌ２キャッシュはストアイン式のキャッシュであるから
、順次記憶完了ルーチンの開始前にＬ２キャッシュ・ラ
インをＬ３メモリからインページしなければならない。

ケースＡ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じたが、このプロセッサに関する前のＬ２キ
ャッシュ・インページがまだ終っていない。Ｌ２制御部
２６には、前のインページ要求が完了するまで、この記
憶要求を保留状態にする。記憶要求は、このプロセッサ
に関連するＬ２記憶待ち行列の制御部に復元される。コ
マンド・バッファ及び記憶待ち行列が両方共Ｌ２キャッ
シュ・インページの完了を待っているので、このプロセ
ッサに関するそれ以上の要求はＬ２キャッシュではサー
ビスされない。アドレス／キー制御部には情報は送られ
ない。Ｌ２キャッシュ・ライン状況及びキャッシュ・セ
ットがＬ２キャッシュ制御部に転送され、キャッシュ・
セット修飾子がＬ２キャッシュに転送され、Ｌ２キャッ
シュ・ライン状況がメモリ制御部に転送される。前のイ
ンページ要求のため、ロック状況が強制される。順次記
憶オペレーションが進行中のため、Ｌ１状況アレイの比
較が阻止され、Ｌ２制御部２６には要求元プロセッサの
Ｌ１キャッシュに命令完了信号を転送しない。Ｌ２キャ
ッシュ制御部はＬ２キャッシュ書込みバッファ記憶コマ
ンド及びＬ２キャッシュ・コングルエンスを受取り、Ｌ
２キャッシュのアクセスを開始する。Ｌ２キャッシュ制
御部は、Ｌ２記憶待ち行列から最も古いエントリをデキ
ューし且つ次のＬ２キャッシュ書込みバッファへの書込
みを行うために、コマンドをＬ２データフロ一部に送る
。Ｌ２ミス及びロックというＬ２キャッシュ・ライン状
況を受取ると、Ｌ２キャッシュ制御部はデータ記憶待ち
行列エントリのデキュー及びＬ２キャッシュ書込みバッ
ファの書込みをキャンセルする。メモリ制御部はＬ２コ
マンド及びＬ３ポート識別子を受取る。Ｌ２ミス及びロ
ックというＬ２キャッシュ・ライン状況を受取ると。

要求は落とされる。

ケースＢ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じたが、代替プロセッサについて、同じＬ２
キャッシュ・ラインに対する前のＬ２キャッシュ・イン
ページがまだ終っていない。

Ｌ２制御部２６には、前のインページ要求が完了するま
で、この記憶要求を保留状態にする。記憶要求は、この
プロセッサに関連するＬ２記憶待ち行列の制御部に復元
される。Ｌ２制御部２６には、このプロセッサに関する
コマンド・バッファ要求をなおサービスすることができ
る。アドレス／キー制御部には情報は送られない。Ｌ２
キャッシュ・ライン状況及びキャッシュ・セットがＬ２
キャッシュ制御部に転送され、キャッシュ・セット修飾
子がＬ２キャッシュに転送され、Ｌ２キャッシュ・ライ
ン状況がメモリ制御部２６Ｅに転送される。

前のインページ凍結競合のため、ロック状況が強制され
る。順次記憶オペレーションが進行中のため、Ｌ１状況
アレイの比較が阻止され、Ｌ２制御部２６には要求元プ
ロセッサのＬ１キャッシュに命令完了信号を転送しない
。Ｌ２キャッシュ制御部はプロセッサ上２キャッシュ書
込みバッファ記憶コマンド及びＬ２キャッシュ・コング
ルエンスを受取って、Ｌ２キャッシュのアクセスを開始
する。Ｌ２キャッシュ制御部は、Ｌ２記憶待ち行列から
最も古いエントリをデキューし且つＬ２キャッシュ書込
みバッファへの書込みを行うために、コマンドをＬ２デ
ータフロ一部に送る。Ｌ２ミス及びロックというＬ２キ
ャッシュ・ライン状況を受取ると４Ｌ２キャッシュ制御
部はデータ記憶待ち行列エントリのデキュー及びＬ２キ
ャッシュ書込みバッファの書込みをキャンセルする。メ
モリ制御部はＬ２コマンド及びＬ３ポート識別子を受取
る。Ｌ２ミス及びロックというＬ２キャッシュ・ライン
状況を受取ると、要求は落とされる。

ケースＣ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ミスが生じる。順次記憶処理がＬ２キャッシュ・ミス
のサービスとオーバーラツプするのを可能にするため、
Ｌ２制御部２６にはこの記憶要求を保留状態にしないが
、プロセッサ・インページ凍結レジスタをセットする。

このプロセッサに関して、Ｌ２制御部２６にはコマンド
・バッファ要求及び現Ｌ２キャッシュ・ラインに対する
順次記憶要求の両方をサービスすることができる。

絶対アドレスがアドレス／キー制御部に転送される。Ｌ
２キャッシュ・ライン状況及びキャッシュ・セットがＬ
２キャッシュ制御部に転送され、キャッシュ・セット修
飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ・ラ
イン状況がメモリ制御部２６Ｅに転送される。もしこの
記憶要求が順次記憶オペレーションを開始するのであれ
ば、Ｌ２制御部２６にはこのプロセッサに関する順次オ
ペレーション進行中標識をセットする。記憶待ち行列要
求の絶対アドレス・ビット２４．２５．２７及び２８が
順次記憶ルーチンにおける将来の参照に備えて保管され
る。この記憶要求によって変更されるＬ２キャッシュ・
ラインのため、絶対アドレス・ビット４〜２４及びＬ２
キャッシュ・セットを含むライン保持が設定される。絶
対アドレス・ビット２５は、この記憶要求がＬ２キャッ
シュ・ラインの上半分を変更するのか下半分を変更する
のかを示す。ビット２５がＯであれば、現ライン保持レ
ジスタの上位半ライン修飾子がセットされ、ビット２５
が１であれば、下位半ライン修飾子がセットされる。順
次記憶オペレーションが進行中のため、Ｌ１状況アレイ
の比較は阻止され、Ｌ２制御部２６には命令完了信号を
要求元プロセッサのＬ１キャッシュに送らない。Ｌ２キ
ャッシュ制御部はＬ２キャッシュ書込みバッファ記憶コ
マンド及びＬ２キャッシュ・コングルエンスを受取り、
Ｌ２キャッシュのアクセスを開始する。Ｌ２キャッシュ
制御部は、Ｌ２記憶待ち行列から最も古いエントリをデ
キューし且つ次のＬ２キャッシュ書込みバッファへの書
込みを行うために、コマンドをＬ２データフロ一部に送
る。Ｌ２ミス及び非ロックというＬ２キャッシュ・ライ
ン状況を受取ると、Ｌ２キャッシュ制御部はＬ２キャッ
シュ書込みバッファへの記憶を完了し、要求元プロセッ
サに関する書込みバッファにはデータ及び記憶バイト・
フラグがアドレス合せされてロードされる。

このオペレーション及びＬ２キャッシュ書込みバッファ
に関連する後続の順次記憶要求に備えてＬ２キャッシュ
・コングルエンスがＬ２データフロ一部に保管される。

順次記憶オペレーションのこの部分についてはキャッシ
ュは不要であるが、記憶待ち行列データは非順次記憶要
求の時と同様にしてパイプライン・ステージにより強制
的にＬ２キャッシュ書込みバッファに移される。データ
記憶待ち行列エントリは、データがＬ２キャッシュ書込
みバッファに書込まれる時に、Ｌ２記憶待ち行列からデ
キューされるが、Ｌ１記憶待ち行列からはデキューされ
ない、メモリ制御部はＬ２コマンド及びＬ３ポート識別
子を受取る。Ｌ２ミス及び非ロックというＬ２キャッシ
ュ・ライン状況を受取ると、記憶要求は必要なＬ３メモ
リ・ポートの使用に関する競合に加わる。インページ／
アウトページ・バッファ対を含むすべての資源が使用可
能であれば、Ｌ３取出しアクセスを開始するため、コマ
ンドがＢＳＵ制御部に送られる。メモリ制御部は、Ｌ２
ディレクトリ状況をインページ保留状態にセットするよ
うＬ２制御部２６Ｋに命じる。アドレス／キー制御部は
絶対アドレスを受取る。要求されたキャッシュ・ライン
を含む４ＫＢのページの参照ビットが１にセットされる
。Ｌ２キャッシュ・インページだけが遂行されているの
で、関連する変更ビットは変更されない。記憶アクセス
は順次記憶完了ルーチンの間に実行される。

絶対アドレスはＬ３物理アドレスに変換される。

物理アドレスは、Ｌ２キャッシュ・ミスの結果インタフ
ェースが使用可能になると直ちにＢＳＵ制御部に転送さ
れる。ＢＳＵ制御部は、メモリ制御部２６Ｅのコマンド
及びＬ３物理アドレスを受取ると、それらをプロセッサ
記憶装置へ転送し且つ所望のポートにおけるメモリ・カ
ードを選択することにより、Ｌ３メモリ・ポートの１２
８バイトの取出しを開始する。データは、Ｌ３メモリ・
ポートの多重化されたコマンド／アドレス及びデータ・
インタフェースを介して、−時に１６バイトずつ転送さ
れる。１２８バイトのＬ２キャッシュ・ラインを得るた
めには、Ｌ３メモリからのデータ転送を８回行う必要が
成る。この転送は、記憶アクセスにより要求されたダブ
ルワードを含む４倍ワードから始まる０次の３回の転送
はＬ１キャッシュ・ラインの残りを含む。最後の４回の
転送はＬ２キャッシュ・ラインの残りを含む。Ｌ２キャ
ッシュ・インページ・バッファへの最後のデータ転送が
完了すると、ＢＳＵ制御部はＬ２制御部２６Ｋに適切な
プロセッサ・インページ完了信号を送る。Ｌ２キャッシ
ュへのデータ転送の間、アドレス／キー制御部はＬ３訂
正不能エラー線を監視する。インページ中に訂正不能エ
ラーが検出されると、幾つかの機能が遂行される。Ｌ２
キャッシュへの各４倍ワード転送で、記憶アクセスを最
初に要求したプロセッサにＬ３訂正不能エラー信号が送
られる。このプロセッサは所与のＬ２キャッシュ・イン
ページ要求について１つの記憶装置訂正不能エラー標識
（アドレス／キー制御部で最初に検出されたもの）を受
取る。アドレス／キー制御部で検出された最初の記憶装
置訂正不能エラーのダブルワード・アドレスが要求元プ
ロセッサのために記録される。プロセッサによりアクセ
スされたし１キヤツシユ・ライン中の何れかのデータで
訂正不能エラーが生じると、訂正不能エラー処理のため
の標識がセットされる。最後に、Ｌ２キャッシュ・イン
ページ・バッファに転送された何れかのデータで訂正不
能エラーが生じると、アドレス／キー制御部はＬ２制御
部２６Ｋに信号を送って、Ｌ２キャッシュ・インページ
及びそれに続く順次記憶完了ルーチンの処理を本校指せ
る。Ｌ２キャッシュ・アービタはプロセッサのサービス
のためインページ完了を選択する。Ｌ２制御部２６には
インページ・バッファ書込みコマンド及びＬ２キャッシ
ュ・コングルエンスをＬ２キャッシュ制御部に送り、イ
ンページ完了状況応答をメモリ制御部２６Ｅに送る。Ｌ
２キャッシュ・ディレクトリの探索の結果１次に述べる
２つのケースのうちの何れかが生じる。

ケースＩ Ｌ２制御部２６Ｋが置換のために１つのＬ２キャッシュ
・ラインを選択する。この場合、置換されたラインは変
更されていないので、キャストアウトは不要である。Ｌ
２ディレクトリは、新しいＬ２キャッシュ・ラインの存
在を示すように更新される。このＬ２キャッシュ・ミス
・インページのために設定されていた凍結レジスタはク
リアされる。Ｌ２キャッシュ・インページ・バッファへ
のインページでＬ３記憶装置訂正不能エラーが検出され
ると、このＬ２キャッシュ・ミス・インページに係るラ
イン保持レジスタに関連する記憶装置訂正不能エラー標
識がセットされ、このプロセッサに関連するすべてのＬ
１キャッシュ標識は記憶装置訂正不能エラーを示すよう
にセットされる。

選択されたＬ２キャッシュ・セットがアドレス／キー制
御部及びＬ２キャッシュ制御部に転送される。置換され
たＬ２キャッシュ・ラインの状況がＬ２キャッシュ制御
部及びメモリ制御部２６Ｅに転送され、キャッシュ・セ
ット修飾子がＬ２キャッシュに転送される。すべてのＬ
ｌキャッシュに関するＬ１状況アレイが、置換されたＬ
２キャッシュ・ラインの写しについて検査される。写し
が見つかると、そのＬ１キャッシュに無効化要求が送ら
れる。置換されたＬ２キャッシュ・ラインに関するＬ１
写し状況がクリアされる。Ｌ２キャッシュ制御部はイン
ページ・バッファ書込みコマンドを受取り、Ｌ２制御部
２６Ｋからの状況を待ってＬ２キャッシュ・インページ
を完了させるためＬ２ライン書込みに備える。Ｌ２キャ
ッシュ制御部はＬ２キャッシュ・セット及び置換ライン
状況を受取る。置換されたラインが変更されていないの
で、Ｌ２キャッシュ制御部は、インページ・バッファか
らＬ２キャッシュへの書込みを行うことをＬ２キャッシ
ュに知らせる。これはフルラインの書込みで且つキャッ
シュ・セットはインタリーブされるので、Ｌ２キャッシ
ュ・ライン書込みを可能にするため、Ｌ２キャッシュ・
セットを用いてアドレス・ビット２５及び２６を操作し
なければならない。ＢＳＵ制御部はオペレーション終了
をメモリ制御部２６Ｅに知らせる。アドレス／キー制御
部はＬ２制御部２６ＫからＬ２キャッシュ・セットを受
取る。インページ・アドレス・バッファとＬ２制御部か
ら受け取ったＬ２キャッシュ・セットとに基いて、Ｌ２
ミニディレクトリ更新アドレス・レジスタがセットされ
る。メモリ制御部は置換されたラインの状況を受取る。

キャストアウトが不要なので、メモリ制御部２６Ｅはイ
ンページ要求で保持されていた資源を解放する。メモリ
制御部は、このプロセッサに関連するＬ２ミニディレク
トリ更新アドレス・レジスタを用いてＬ２ミニディレク
トリを更新するため、コマンドをアドレス／キー制御部
に送る。これでメモリ制御部は現オペレーションの完了
を示し、要求元プロセッサが再びメモリ資源の争奪に加
わるのを許す。

ケース２ Ｌ２制御部２６Ｋが置換のために１つのＬ２キャッシュ
・ラインを選択する。この場合、置換ラインの状況はそ
れが変更されたことを示しているので、Ｌ２キャッシュ
、キャストアウトが必要である。Ｌ２ディレクトリは、
新しいＬ２キャッシュ・ラインの存在を示すように更新
される。このＬ２キャッシュ・ミス・インページのため
に設定されていた凍結レジスタがクリアされる。Ｌ２キ
ャッシュ・インページ・バッファへのインページでＬ３
記憶装置訂正不能エラーが検出されると、このＬ２キャ
ッシュ・ミス・インページに係るライン保持レジスタに
関連する記憶装置訂正不能エラー標識がセットされ、こ
のプロセッサに関連するすべてのＬ１キャッシュ標識は
記憶装置訂正不能エラーを示すようにセットされる。デ
ィレクトリから読出されたアドレスが選択されたＬ２キ
ャッシュ・セットと共にアドレス／キー制御部に転送さ
れる。選択されたＬ２キャッシュ・セットはＬ２キャッ
シュ制御部にも送られる。置換されたＬ２キャッシュ・
ラインの状況がＬ２キャッシュ制御部及びメモリ制御部
２６Ｅに転送され、キャッシュ・セット修飾子がＬ２キ
ャッシュに転送される。すべてのＬ１キャッシュに関す
るＬ１状況アレイが置換されたＬ２キャッシュ・ライン
の写しについて検査される。写しが見つかると、そのＬ
１キャッシュに無効化要求が送られる。置換されたＬ２
キャッシュ・ラインに関するＬ１写し状況がクリアされ
る。Ｌ２キャッシュ制御部はインページ・バッファ書込
みコマンドを受取り、Ｌ２制御部２６Ｋからの状況を待
ってＬ２キャッシュ・インページを完了させるためＬ２
ライン書込みに備える。Ｌ２キャッシュ制御部はＬ２キ
ャッシュ・セット及び置換ライン状況を受取る。置換さ
れたラインが変更されているので、Ｌ２キャッシュ制御
部は、インページ・バッファのデータをＬ２キャッシュ
に書込む前に、インページ・バッファと対になっている
アウトページ・バッファへのフルライン読出しが必要な
ことをＬ２キャッシュに知らせる。これらはフルライン
・アクセスであり且つキャッシュ・セットがインタリー
ブされるので、Ｌ２キャッシュ・ライン・アクセスを可
能にするため、Ｌ２キャッシュ・セットを用いてアドレ
ス・ビット２５及び２６を操作しなければならない。

アドレス／キー制御部はＬ２制御部２６Ｋからアウトペ
ージ・アドレスを受取って、それを物理アドレスに変換
し、Ｌ２キャッシュ・セットと共にアウトページ・アド
レス・バッファに保持する。

インページ・アドレス・バッファとＬ２制御部から受取
ったＬ２キャッシュ・セットとに基いて。

Ｌ２ミニディレクトリ更新アドレス・レジスタがセット
される。アドレス／キー制御部は、Ｌ３ラインの書込み
に備えて、アウトページ物理アドレスをＢＳＵ制御部に
転送する。メモリ制御部は置換されたラインの状況を受
取る。キャストアウトが必要なので、メモリ更新が完了
するまでメモリ制御部２６ＥはＬ３資源を解放できない
。キャストアウトは、インページに使用されたものと同
じメモリ・ポートで行われる。メモリ制御部は、このプ
ロセッサに関連するＬ２ミニディレクトリ更新アドレス
・レジスタを用いてＬ２ミニディレクトリを更新するた
め、コマンドをアドレス／キー制御部に送る。これでメ
モリ制御部は現オペレーションの完了を示し、要求元プ
ロセッサが再びメモリ資源の争奪に加わるのを許す。置
換されたＬ２キヤツシユ・ラインが変更されていること
を認識して、ＢＳＵ制御部はアドレス／キー制御部から
アウトページ・アドレスを受取った後に、フルライン書
込みコマンド及びアドレスをＬ２キャッシュ・データフ
ロ一部を介して選択されたメモリ・ポートに転送するこ
とにより、キャストアウトを開始する。データは一時に
１６バイトずつアウトページ・バッファからメモリに転
送される。メモリへの最後の４倍ワード転送の後、ＢＳ
Ｕ制御部はメモリ制御部２６Ｅにオペレーション終了を
知らせる。メモリ制御部はこのオペレーション終了に応
答してＬ３ポートを解放し、メモリ・ポートへのオーバ
ーラツプ・アクセスを可能にする。

１．８　記憶装置記憶、順次、２次Ｌ２ライン・アクセ
ス、ＴＬＢヒツト、アクセス例外なし　（第４５〜４９
図） 実行ユニットがＬ１オペランド′・キャッシュに対して
記憶装置順次記憶要求を出す。セット・アソシアティブ
ＴＬＢ探素の結果、記憶゛要求で与えられた論理アドレ
スに対する絶対アドレスがアクセス例外なしに得られる
。ＴＬＢからの絶対アドレスを用いたＬ１キャッシュ・
デイレクートリの探索により、データがキャッシュにあ
ることがわかると（Ｌｌヒツト）、選択されたし１キヤ
ツシユ・セットへの書込みが有効化され、記憶バイト・
フラグの制御のもとに、記憶要求データのダブルワード
内の所望のバイトだけがＬ１キャッシュ・フングルエン
ス及び選択されたセットに書込まれる。

ＴＬＢからの絶対アドレスと一致しないため、ディレク
トリ探索でＬ１キャッシュ・ミスが生じると、Ｌ１キャ
ッシュの書込みはキャンセルされる。

何れの場合も、記憶要求はＬ１記憶待ち行列にエンキュ
ーされる。待ち行列エントリ情報は、絶対アドレス、デ
ータ、記憶バイト・フラグ及び記憶要求タイプ（非順次
記憶、順次記憶、オペレーション終了）から成っている
。ＬＩＥＰ及びＬＩＴＰが等しく且つＬＬ／Ｌ２インタ
フェースが使用可能であれば、記憶要求は直ちにＬ２に
転送される。さもなければ、ＬＬ／Ｌ２インタフェース
が使用可能な時にＬＩＴＰが当該エントリを選択するま
で、Ｌ２への転送は遅らされる。現命令に続く先取りさ
れた命令は、記憶要求による変更について、論理アドレ
スの比較によって検査される。

もし一致が生じると、命令バッファは無効化される。Ｌ
２１制御部２６Ｋが記憶要求を受取る。初期順次記憶要
求がサービスされていて順次オペレーションが進行中で
あれば、この記憶要求及び後続の記憶要求に対して特別
の考慮が払われる。Ｌ２記憶待ち行列が空であれば、こ
の要求は要求元プロセッサ専用の特別の順次記憶オペレ
ージＪン・シーケンサによって直ちにサービスされる。

このプロセッサに関するＬ２記憶待ち行列が空でなけれ
ば、このプロセッサから前に出されたすべての記憶要求
がＬ２キャッシュ書込みバッファで完了するまで、この
要求は記憶待ち行列で待っていなければならない。何れ
の場合も、要求元プロセッサのためのＬ２記憶待ち行列
にエントリが作成される。Ｌ２記憶待ち行列は物理的に
制御部及びデータ部に分けられる。絶対アドレス及び記
憶要求タイプはＬ２制御部２６Ｋに維持される。関連す
るデータ及び記憶バイト・フラグはＬ２キャッシュ・デ
ータフロ一部にエンキューされる。Ｌ２制御部２６には
、このプロセッサについて順次オペレージ３ンが進行中
であることを認識すると、絶対アドレス・ビット２４．
２５．２７及び２８とこのプロセッサに関する前の順次
記憶要求の対応する絶対アドレス・ビットとを比較する
。この比較で絶対アドレス・ビットの一致が生じる。こ
れは、記憶要求が同じＬ２キャッシュ・ラインに対する
ものであることを示す。かくて、Ｌ２キャッシュ及びそ
のディレクトリはデキューには関与しないので、Ｌ２キ
ャッシュ・ラインが現在Ｌ２キャッシュにあるか否かに
は関係なく、この記憶待ち行列要求のサービスが可能で
ある。記憶待ち行列要求がサービスされ、このプロセッ
サに関するＬ２記憶待ち行列から要求がデキューされる
。絶対アドレス・ビット２５が１であれば、現ライン保
持レジスタの下位半ライン修飾子が１にセットされ、こ
の半ラインが変更されることを示す。Ｌ２制御部は、今
回の順次記憶要求及び前の記憶要求のアドレス・ビット
２７及び２８の違いに基いて、このプロセッサに対して
特別に割振られたインタフェースに３つのコマンドのう
ちの１つを出す。違いが′００′であれば、アドレス増
分なしの反復を指定するコマンドが出され、′０１′で
あれば、反復及び８だけの増分を指定するコマンドが出
され、１０′であれば、反復及び１６だけの増分を指定
するコマンドが出される。記憶待ち行列要求の絶対アド
レス・ビット２４．２５．２７及び２８は順次記憶ルー
チンにおける将来の参照に備えて保管され、後続のサイ
クルで次のエントリがサービスされるように記憶待ち行
列エントリはデキューされる。Ｌ２２制御２６にはアド
レス／キー又はメモリ制御部２６Ｅにどのような情報も
送らない、Ｌ２キャッシュ制御部は、このプロセッサに
関する最後に供給されたＬ２キャッシュ・コングルエン
ス及びＬ２２制御２６Ｋにより指定されたアドレス合せ
に基いて、Ｌ２記憶待ち行列から最も古いエントリをデ
キューするため、コマンドをＬ２データフロ一部に送る
。データ及び記憶バイト・フラグがアドレス合せされて
要求元プロセッサに関するＬ２キャッシュ書込みバッフ
ァに書込まれる。順次記憶オペレーションのこの部分に
ついては、キャッシュ・セットは不要であるが、記憶待
ち行列データは非順次記憶要求の時と同様にしてパイプ
ライン・ステージにより強制的にＬ２キャッシュ書込み
バッファに移される。

データ記憶待ち行列エントリは、データがＬ２キャッシ
ュ書込みバッファに書込まれる時に、Ｌ２記憶待ち行列
からデキューされるが、Ｌ１記憶待ち行列からはデキュ
ーされない。

１．９　　記憶装置記憶、順次、完了ルーチン、Ｌ２キ
ャッシュ・ヒツト 順次記憶完了ルーチンはＬ２２制御によって生成される
一連のコマンドから成り、Ｌ２キャッシュ書込みバッフ
ァからＬ２キャッシュへの書込みを行わせる。これは通
常、順次記憶を実行した命令に関するオペレーション終
了標識の受取りによって開始される。オペレーション終
了は順次オペレーションの最後の順次記憶要求と関連づ
けることができ、またこのプロセッサに関する別のオペ
レーション終了記憶装置コマンドとして後で転送されて
もよい。何れの場合も、順次記憶オペレーションについ
て一旦し２制御部２６Ｋにより検出されると、このプロ
セッサ用の順次オペレーション・シーケンサが完了ルー
チンを開始する。順次オペレーション・シーケンサは代
替プロセッサのロックについてすべての活動ライン保持
を検査し。

要求されたすべてのＬ２キャッシュ・ラインがキャッシ
ュにあることを確かめる。何らかのロック競合が存在す
るか、又は順次記憶オペレーションに関してＬ２キャッ
シュ・ミスが未解決であれば。

順次オペレーション完了ルーチンは保留状態におかれる
。ロック競合が存在せず且つ要求されたラインがＬ２キ
ャッシュにあれば、順次オペレーション完了ルーチンは
Ｌ２キャッシュ・アービタによる選択が可能である。Ｌ
２キャッシュ・アービタはサービスのためにこの順次オ
ペレーション完了ルーチンを選択する。活動ライン保持
の数を認識して、Ｌ２２制御２６には、それらのライン
保持レジスタに関連するすべてのＬ２キャッシュ・ライ
ン書込みを完了するのに必要な数の連続サイクルの間、
Ｌ２キャッシュをこの要求専用に維持する。このルーチ
ンは、Ｌ２キャッシュ書込みバッファからＬ２キャッシ
ュへの書込みを行わせる連続的なコマンドで、Ｌ２キャ
ッシュ書込みバッファのすべての有効な内容をＬ２キャ
ッシュに書込むことにより、順次オペレーションを終ら
せる。

順次記憶オペレーションに関連する有効なライン保持レ
ジスタの数に応じて、次のシーケンスが３回まで実行さ
れる。

Ｌ２２制御２６ＫがＬ２キャッシュ書込みバッファから
Ｌ２キャッシュへの書込みを指定する１つのコマンド及
びライン保持レジスタから取られたＬ２キャッシュ・コ
ングルエンスをＬ２キャッシュ制御部に転送し、Ｌ２キ
ャッシュ記憶コマンドをメモリ制御部に転送する。Ｌ２
キャッシュ・ディレクトリの探索でＬ２キャッシュ・ヒ
ツトが生じた時、次の２つのケースのうちの何れかが生
じる。

ケースＩ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出されたが、ライン保持レジスタに関連す
る訂正不能記憶装置エラー標識が活動状態にある。この
状況は、順次記憶要求によるＬ２キャッシュ・インペー
ジについて訂正不能記憶装置エラーが報告された後に、
プロセッサに関して生じる。Ｌ２キャッシュ・ラインは
無効表示される。絶対アドレスが参照／変更ビット・セ
ット・コマンドと共にアドレス／キー制御部に転送され
る。Ｌ２キャッシュ・ライン状況及びキャッシュ・セッ
トがＬ２キャッシュ制御部に転送され、キャッシュ・セ
ット修飾子がＬ２キャッシュに転送され、Ｌ２キャッシ
ュ・ライン状況がメモリ制御部に転送される。順次記憶
オペレーションのこのＬ２キャッシュ・ラインに関連す
るライン保持レジスタがクリアされ、対応する訂正不能
記憶装置エラー標識がリセットされる。要求元プロセッ
サのＬ１オペランド・キャッシュの状況を除くすべての
Ｌ１状況アレイが、関連するライン保持レジスタからの
半ライン修飾子の制御のもとに、変更されたＬ２キャッ
シュ半ラインの写しについて探索される。Ｌ１状況アレ
イは下位Ｌ２キャッシュ・コングルエンスを用いてアド
レスされ、その出力とＬ２キャッシュ・セット及び上位
コングルエンスとが比較される。要求元プロセッサのＬ
１命令キャッシュ状況アレイで一致が生じると、必要な
エントリがクリアされ、アドレス・バス要求がＬｌによ
って許可された後で、Ｌ１命令キャッシュの写しの局所
無効化のためにＬ１キャッシュ・コングルエンス及びＬ
１キャッシュ６セツトが要求元プロセッサに転送される
０代替プロセッサのＬ１状況アレイの何れかで一致が生
じると、必要なエントリがＬ１状況でクリアされ、アド
レス・バス要求が当該Ｌ１によって許可された後で、Ｌ
１キャッシュの写しの相互無効化のために、Ｌ１キャッ
シュ・コングルエンス及びＬ１キャッシュ・セット（Ｌ
ｌオペランド・キャッシュ用に２つ、Ｌ１命令キャッシ
ュ用に２つ）が同時に必要な代替プロセッサに転送され
る。要求されたアドレス・インタフェースの許可が所定
数のサイクル内に与えられることをＬｌが保証するので
、Ｌ２記憶アクセスは局所無効化又は相互無効化の要求
による影響を受けない。完了ルーチンにおけるＬ２キャ
ッシュ書込みバッファからＬ２キャッシュへの書込みを
指定する最後のコマンドで順次記憶に関連するすべての
エントリを除去するために。

Ｌ２制御部２６には命令完了信号を要求元プロセッサの
Ｌ１キャッシュに送る。これは、Ｌ２キャッシュへのす
べての関連する記憶が完了したことを示す。Ｌ１記憶待
ち行列からのデキュー及びＬ２キャッシュ書込みバッフ
ァの解放は、Ｌ２キャッシュの最後の更新と同時に行わ
れる。Ｌ２キャッシュ制御部はＬ２キャッシュ書込みバ
ッファからＬ２キャッシュへの書込みを指定するコマン
ド及びＬ２キャッシュ・コングルエンスを受取り、Ｌ２
キャッシュのアクセスを開始する。Ｌ２キャッシュ制御
部は、要求されたＬ２キャッシュ書込みバッファの内容
をＬ２キャッシュに書込むために、コマンドをＬ２デー
タフロ一部に送る。Ｌ２ヒツト及び非ロックというＬ２
キャッシュ・ライン状況を受取ると、Ｌ２キャッシュ制
御部はＬ２キャッシュ・セットを用いてＬ２キャッシュ
への記憶を制御し、アドレス・ビット２５及び２６を操
作してフルラインの書込みを行おせる。書込みは、Ｌ２
キャッシュ書込みバッファの記憶バイト・フラグの制御
のもとに、２サイクルで行われる。

最初のサイクルでは、４倍ワード０及び１（３２バイト
）が更新され１次のサイクルでは、Ｌ２キャッシュ・ラ
インの残りの４倍ワード（９６バイト）が更新される。

メモリ制御部はＬ２コマンド及びＬ３ポート識別子を受
取る。Ｌ２ヒツト及び非ロックというＬ２キャッシュ・
ライン状況を受取ると、要求は落とされる。アドレス／
キー制御部は参照ビット及び変更ビットの更新のため絶
対アドレスを受取る。記憶要求により更新されたＬ２キ
ャッシュ・ラインを含む４ＫＢのページについての参照
ビット及び変更ビットが１にセットされる。

ケース２ Ｌ２キャッシュ・ディレクトリの探索でＬ２キャッシュ
・ヒツトが検出され、Ｌ２キャッシュ・ラインが変更表
示を受ける。参照／変更ビット・セット・コマンドと共
に絶対アドレスがアドレス／キー制御部に転送される。

Ｌ２キャッシュ・ライン状況及びキャッシュ・セットが
Ｌ２キャッシュ制御部に転送され、キャッシュ・セット
修飾子がＬ２キャッシュに転送され、Ｌ２キャッシュ・
ライン状況がメモリ制御部２６Ｅに転送される。

順次記憶オペレーションのこのＬ２キャッシュ・ライン
に関連するライン保持レジスタがクリアされる。関連す
るライン保持レジスタからの半ライン修飾子の制御のも
とに、変更されたＬ２キャッシュ半ラインの写しについ
て、要求元プロセッサのＬ１オペランド・キャッシュ状
況を除くすべてのＬ１状況アレイが探索される。Ｌ１状
況アレイは下位Ｌ２キャッシュ・コングルエンスを用い
てアドレスされ、その出力とＬ２キャッシュ・セット及
び上位コングルエンスとが比較される。要求元プロセッ
サのＬ１命令キャッシュ状況アレイで−Ｍが検出される
と、必要なエントリがクリアされ、アドレス・バス要求
がＬｌによって許可された後で、Ｌ１キャッシュの写し
の局所無効化のために、Ｌ１キャッシュ・コングルエン
ス及びＬ１キャッシュ・セットが要求元プロセッサに転
送される。何れかの代替プロセッサのＬ１状況アレイで
一致が検出されると、必要なエントリがＬ１状況でクリ
アされ、アドレス・バス要求がＬｌによって許可された
後で、Ｌ１キャッシュの写しの相互無効化のために、Ｌ
１キャッシュ・コングルエンス及びＬ１キャッシュ・セ
ット（Ｌｌキャッシュ・オペランド用に２つ、Ｌ１命令
キャッシュ用に２つ）が要求された代替プロセッサへ同
時に転送される。要求されたアドレス・インタフェース
が所定数のサイ、クル内に許可されることをＬｌが保証
するので、Ｌ２記憶アクセスは局所無効化又は相互無効
化の要求による影響を受けない。Ｌ２制御部２６には、
完了ルーチンにおけるＬ２キャッシュ書込みバッファか
らＬ２キャッシュへの書込みを指定する最後のコマンド
で順次記憶に関連するすべてのエントリを除去するため
に、命令完゛了信号を要求元プロセッサのＬ１キャッシ
ュに送る。これはＬ２キャッシュへのすべての関連する
記憶が完了したことを示す。Ｌ１記憶待ち行列からのデ
キュー及びＬ２キャッシュ書込みバッファの解放は、Ｌ
２キャッシュにおける最後の更新と同時に行われる。Ｌ
２キャッシュ書込みバッファからＬ２キャッシュへの書
込みを指定するコマンド及びＬ２キャッシュ・コングル
エンスを受取り、Ｌ２キャッシュのアクセスを開始する
。Ｌ２キャッシュ制御部は、要求されたＬ２キャッシュ
書込みバッファの内容をＬ２キャッシュに書込むために
、コマンドをＬ２データフロ一部に送る。Ｌ２ヒツト及
び非ロックというＬ２キャッシュ・ライン状況を受取る
と、Ｌ２キャッシュ制御部はＬ２キャッシュ・セットを
用いてＬ２キャッシュへの記憶を制御し、アドレス・ビ
ット２５及び２６を操作してフルラインの書込みを行わ
せる。書込みは、Ｌ２キャッシュ書込みバッファの制御
のもとに、２サイクルで行われる。最初のサイクルでは
、４倍ワードＯ及び１（３２バイト）が更新され。

次のサイクルでは、Ｌ２キャッシュ・ラインの残りの４
倍ワード（９６バイト）が更新される。メモリ制御部は
Ｌ２コマンド及びＬ３ポート識別子を受取る。Ｌ２ヒツ
ト及び非ロックというＬ２キャッシュ・ライン状況を受
取ると、要求は落とされる。アドレス／キー制御部は参
照ビット及び変更ビットの更新のために絶対アドレスを
受取る。

記憶要求により更新されたＬ２キャッシュ・ラインを含
む４ＫＢのページについての参照ビット及び変更ビット
が１にセットされる。

Ｅ１発明の効果 本発明によれば、Ｌ２キャッシュ・レベルにおけるプロ
セッサ間の干渉が最小限に抑えられ、計算機システムの
パフォーマンスが改善される。

【図面の簡単な説明】

第１図は第１Ａ図乃至第１Ｃ図のつながりを示す図。 第１Ａ図乃至第１Ｃ図はＬ２キャッシュ／バス切替えユ
ニット（Ｂ　Ｓ　Ｕ）の詳細を示すブロック図。 第２図は単一プロセッサ計算機システムの構成を示すブ
ロック図。 第３図は多重プロセッサ計算機システムの構成を示すブ
ロック図。 ゛　　第４図はＩ／Ｄキャッシュ（ＬＬキャッシュ）、
■ユニット、Ｅユニット及び制御記憶（ＣＳ）の詳細を
示すブロック図。 第５図は第２図と類似の構成を示すブロック図。 第６図は記憶サブシステムの詳細を示すブロック図。 第７図はＬ１記憶待ち行列の構成を示すブロック図。 第８図はＬ１記憶待ち行列に接続されるＬ１フィールド
・アドレス・レジスタを示すブロック図。 第９図はＬ２記憶待ち行列の構成を示すブロック図。 第１０図はＬ２記憶待ち行列に接続されるＬ２ライン保
持レジスタ及び書込みバッファを示すブロック図。 第１１図乃至第４９図は第２図の計算機システムにおけ
る種々の記憶ルーチンのタイミングを示す図。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第７図 第９図 プ０セｌＪサ　　　　　　　　　Ｉ−−−ｔ＝−１−−
−２−−−１−−−１−−−Ｉ−−−ａ−−−ＩＬ３メ
モリ　　　　　　　　　　　　ｌ　　　　ｌ　　　　　
ｌ　　　　　ｌ　　　　ｌ第１１図 コ １２図 １四す１９ヱ　　　　　　　　　　　ｌ−１２−−−１
−１３−−−１−１４−−−合金レグフ々　　　　　　
　　　　　Ｉ　　　　　Ｉ　　　　　＋Ｌ３メそり　　
　　　　　　　　　　ｌ　　　　ｌ　　　　　１第１５
図 ′ｆＩ″Ｉ　←　−停　　　　　　　　　　　　　　　
　　　　１−−−１ウー−１−−−１１１−−１−−−
ＩＡ−−ＩＬ３メモリ　　　　　　　　　　　　Ｉ　　
　　１　　　１　　　１第ｉｎ！ ２１図 第２５図 プロセッサ　　　　　　　　　１−−−２１−１−−−
２４−１−−−１曳−１−−−！ｆ１−１零零Ｌｌ千ヤ
ツツユの与しかソスプム円に仔仕する場せにのろ叉１丁
。 第３５図 プロセッサ　　　　　　　　　１−−−４Ｆ＋−１−−
−４８−１−−−４７−Ｌ３メモリ　　　　　　　　　
　　　１　　　１　　　１第４９図

Claims (1)

1. 【特許請求の範囲】 　複数のプロセッサを含む多重プロセッサ計算機システ
   ムのための記憶サブシステムであって、各プロセッサに
   接続された第１レベル・キャッシュと、 各第１レベル・キャッシュに接続され、前記複数のプロ
   セッサによって共用される第２レベル・キャッシュと、 前記第２レベル・キャッシュに接続された第３レベル・
   メモリと、 各プロセッサに対応して設けられ、対応するプロセッサ
   から第１レベル・キャッシュに向うデータ又は命令を受
   け取って待合せさせる第１レベル記憶待ち行列と、 各第１レベル記憶待ち行列に対応して設けられ、対応す
   る第１記憶待ち行列の出力と前記第２レベル・キャッシ
   ュの入力との間に接続されて、前記データ又は命令を前
   記第２レベル・キャッシュに記憶させる前に対応する第
   １記憶待ち行列から前記データ又は命令を受取って待合
   せさせる第２レベル記憶待ち行列と、 を具備することを特徴とする、多重プロセッサ計算機シ
   ステムのための記憶サブシステム。