KR100308682B1

KR100308682B1 - 다중방향연관외부마이크로프로세서캐쉬

Info

Publication number: KR100308682B1
Application number: KR1019980017873A
Authority: KR
Inventors: 스티븐 리 그레고어; 토마스 레오 제레미아
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1997-06-12
Filing date: 1998-05-18
Publication date: 2001-10-19
Also published as: KR19990006468A; US5909694A; TW393604B; CA2240619A1

Abstract

본 발명의 캐쉬 시스템은 심각한 경로 지연 증가가 없는 연관 캐시 세트를 액세싱하고, 캐쉬 액세스에 대한 대기시간(latency)이 증가하는 단점을 감소시키며, 스누프 비지 시간(snoop busy time), 및 MRU 미스(MRU misses)와 캐쉬 미스(cache misses)에 대응한다. 다중 방향 캐쉬는 복수의 캐쉬 슬롯으로 분할된 단일 어레이와 디렉토리를 포함하며, 디렉토리와 캐쉬 슬롯들은 모두 동일한 데이터 버스에 접속된다. 제 1 캐쉬 슬롯이 선택되어 액세스된 후, 대응하는 데이터가 상기 디렉토리를 조사하는 동안 다른 슬롯로부터 액세스됨으로써 캐쉬 액세스에 대한 대기시간이 증가하는 단점을 감소시킨다.

Description

다중 방향 연관 외부 마이크로프로세서 캐쉬{MULTIWAY ASSOCIATIVE EXTERNAL MICROPROCESSOR CACHE}

본 발명은 컴퓨터 시스템용 연관 캐쉬(associative cache)에 관한 것으로, 좀 더 구체적으로는 캐시 엑세스에 대한 대기시간(latency)이 증가되는 단점을 감소시키는 것에 관한 것이다.

컴퓨터 시스템에서 성능 향상을 위해 캐쉬를 사용하는 것은 잘 알려져 있으며 널리 사용되고 있다. 예를 들어, 본 명세서에서 참조되어 본 발명의 일부를 이루는 L. Liu의 미국 특허 제 5,4,18,922 호 ("History Table for Set Prediction for Accessing a Set Associative Cache") 및 L. Liu의 미국 특허 제 5,392,410 호 ("History Table for Prediction of Virtual Address Translation for Cache Access")의 내용 참조.

캐쉬는 최근에 사용된 메모리 데이터를 유지하는 고속 버퍼(high speed buffer)이다. 프로그램에 대한 참조 특성의 국지성(locality of reference nature) 때문에 대부분의 데이터 액세스는 캐쉬에서 이루어지는데, 이러한 경우 대용량 메모리에 대한 액세스가 느려지는 것을 피할 수 있다.

전형적인 고성능 프로세서 설계에 있어서, 캐쉬 액세스 경로(cache access path)는 임계 경로(critical path)를 형성한다. 즉, 얼마나 빠르게 캐쉬 액세스가 수행될 수 있는가에 의해 프로세서의 사이클 시간(cycle time)이 영향을 받는다.

성능을 향상시키기 위해, 마이크로프로세서는 지속적으로 빠른 클록 속도를 갖도록 설계된다. 프로세서의 속도가 증가됨에 따라, 마이크로프로세서가 메모리로부터 인스트럭션 및 데이터를 계속 공급받도록 하는 것은 점점 더 어려워지고 있으며, 동작시 마이크로프로세서와 결합되는 SRAM을 사용하는 레벨 2(L2) 캐쉬가 흔히사용되고 있다. 가장 저렴한 SRAM은 산업계 표준 제품 가격의 모듈로 통상 64K X 18-비트 디바이스 또는 256K X 18-비트 디바이스이다. 이들 SRAM 중 몇 개는 일반적으로 외부 L2 캐쉬를 생성하기 위해 병렬로 사용된다. 파이프라인형 SRAM의 예로는 IBM publication SA 14-4659-03(96년 7월 개정판, 페이지 3)에 기술되어 있는 IBM사의 32K X 36 및 64K X 18 SRAM 03H9040이 있다.

지금까지는 대부분의 L2 캐쉬들은 직접 맵핑되거나 1 방향으로만 연관되는 것이었는데, 그 이유는 디자인의 단순성과 특히 중요한 사실로 통상의 마이크로프로세서 상의 신호핀(signal pin)의 수가 제한되어 표준 SRAM을 사용하는 다중 방향 연관 캐쉬를 구현하는 것이 어렵기 때문이다. 따라서, 다중 방향 오프-칩(multiway off-chip) 캐쉬가 표준 SRAM으로 구현될 수 있도록 해주는 회로 설계가 필요하다.

다중 방향 캐쉬를 구현하는 방법은 흔히 2가지가 있다.

첫 번째 방법은 캐쉬를 병렬로 동작하는 한 세트의 캐쉬로 구현하는 방법으로, 이 방법에서는 원하는 데이터가 통상 캐쉬와 동시에 액세스되는 디렉토리로부터 얻어진 정보에 기초해 원하는 데이터가 캐쉬 중의 하나로부터 얻어진다. 2방향 캐쉬는 예를 들어 2개의 병렬 어레이로 구현되며, 캐쉬와 연관된 디렉토리들 중의 하나에 있는 엔트리와 일치하는지에 따라 하나의 어레이의 출력이 선택된다. 이러한 방법은 흔히 캐시와 디랙토리에 대한 액세스가 동시에 이루어지기 때문에 최상의 성능이 달성되어 원하는 데이터를 얻는데 필요한 대기시간이 최소가 된다. 그러나, 상기 방법은 특히 마이크로프로세서의 외부 캐쉬와 관련되기 때문에, (대기시간과 비용을 증가시키는) 소정의 외부 멀티플렉서를 사용하지 않는 경우 각 어레이로부터의 데이터 버스가 마이크로프로세서에 접속되어야 한다는 큰 단점이 있다.

다중 방향 캐쉬를 구현하는 두 번째 방법으로는 단일 어레이를 사용하되 이 단일 어레이가 호출시 여러 개의 캐쉬 세트 또는 슬롯을 포함하도록 분할하는 방법이 있다. 그러나, 이 방법은 일반적으로 원하는 캐쉬 슬롯에 일치하는 어레이 어드레스 비트(들)을 생성하기 위해서는 해당 슬롯을 알고 있어야 하므로, 어레이 액세스 시작이 가능하기 전에 디렉토리가 먼저 조사되어야 한다는 것을 의미한다. 이 방법의 장점은 데이터를 액세스하기 위해 SRAM에 접속되어야 할 데이터 버스가 단지 하나면 된다는 점이다. 반면에 이 방법은 캐쉬에 대한 액세스가 시작되기 전에 디렉토리가 조사되어야 하므로 액세스 대기시간이 증가된다는 단점이 있다.

따라서, 본 발명의 목적은 캐쉬에 대한 액세스가 시작되기 전에 디렉토리가 조사되어야 하는 필요성으로 인해 다중 방향 캐쉬 액세싱에서 액세스 대기시간이 증가되는 것을 회피하기 위한 것이다.

본 발명에 따르면, 복수의 캐쉬 슬롯으로 분할된 단일 어레이와 디렉토리를 포함하며, 디렉토리와 캐쉬 술롯들은 모두 동일한 데이터 버스에 접속되어 있는 다중 방향 캐쉬를 액세싱하기 위한 장치 및 방법이 제공된다. 제 1 캐쉬 슬롯이 선택되어 액세스된 후, 디렉토리에 대한 조사가 이루어지는 동안 대웅하는 데이터가 또 다른 슬롯들로부터 액세스됨으로써 캐쉬 액세스에 대한 대기시간이 증가되는 단점을 감소시킨다.

본 발명의 기타 특징 및 장점들은 첨부된 도면과 함께 이하에서 기술되는 본발명 실시예의 상세한 설명으로부터 명백히 이해될 수 있다.

도1은 본 발명의 바람직한 실시예가 실현되는 전형적인 마이크로프로세서 구조를 나타낸 도면.

도2는 도 1의 마이크로프로세서에서 본 발명의 바람직한 실시예가 실현되는 것을 나타낸 블록 다이어그램인 도 2a 내지 도 2d가 어떻게 관련되었는가를 나타낸 도면.

도3 내지 도 6은 시스템과 도 1의 L2 캐쉬 버스 인터페이스 (101) 및 (103)을 나타낸 블록 다이어그램으로 도 3은 시스템 데이터 버스를 일반적으로 나타낸 블록 다이어그램이고, 도 4는 시스템 버스 제어를 나타낸 블록 다이어그램이며, 도 5는 L2 캐쉬 데이터 버스를 나타낸 블록 다이어그램이고, 도 6은 L2 캐쉬 제어를 나타낸 블록 다이어그램.

도7은 올바른 슬롯이 최초로 액세스된 경우 본 발명의 다중 방향 외부 캐쉬의 동작을 예시한 도면.

도8은 잘못된 슬롯이 최초로 액세스된 경우 본 발명의 다중 방향 외부 캐쉬의 동작을 예시한 도면.

도9는 메모리 어드레스에 대한 구문(syntax)의 예를 도시한 도면.

도10은 본 발명의 바람직한 실시예에 따라 L2 디렉토리 SRAM 및 L2 캐쉬 SRAM을 도시하는 로직 다이어그램.

〈도면의 주요부분에 대한 부호의 설명〉

100 : 마이크로프로세서 칩

102 : 시스템 버스

104 : L2 캐쉬

106 : 고정 소수점 유닛(FXU : fixed point unit)

108 : 부동 소수점 유닛(FPU : floating point unit)

110 : 로드 저장 유닛(LSU : load store unit)

112 : 인스트럭션 유닛(IU)

114 : 인스트럭션 캐쉬 유닛(ICU)

116 : 데이터 캐쉬 유닛(DCU)

118 : L2 캐쉬 제어 유닛

120 : 프로세서 인터페이스 유닛(PIU)

122 : 클록 분배 및 제어

124 : 어드레스 번역 유닛(ATU)

126 : 주 메모리

본 발명을 수행하기 위한 최적 모드

제 1 부

도1을 참조하여 본 발명의 바람직한 실시예가 구현된 마이크로 프로세서 구조를 기술한다.

마이크로프로세서 칩 (100)은 시스템 버스 (102)와 L2 캐쉬 (104)를 인터페이스하도록 구성되고, 이하의 기능 유닛(functional units)들, 즉: 고정 소수점 유닛(FXU : fixed point unit) (106), 부동 소수점 유닛(FPU : floating point unit) (108), 로드 저장 유닛(LSU : load store unit) (110), 인스트럭션 유닛(IU) (112), 인스트럭션 캐쉬 유닛(ICU) (114), 데이터 캐쉬 유닛(DCU) (116), L2 캐쉬 제어 유닛 (118), 프로세서 인터페이스 유닛(PIU) (120), 클록 분배 및 제어 (122), 및 어드레스 번역 유닛(ATU) (124)를 포함한다. 멀티프로세서 환경에서, 수개의 프로세서 (100)과 이와 관련된 L2 캐쉬 (104)는 버스 (101)에 상응하는 버스들을 통하여 시스템 버스 (102)와 인터페이스할 수 있으며, 시스템 버스 (102)를 통하여 (간혹 L3 메모리로 불리우는) 주 메모리 (126)에 대한 액세스를 공유한다.

마이크로프로세서 (100)의 다양한 기능 유닛들은 후술하는 바와 같은 데이터, 어드레스, 및/또는 제어 I/O 핀, 라인 및/또는 버스와 인터페이스한다. 도면 참조시, "라인"은 단일 신호 라인 또는 신호 라인들의 집합(즉, 버스)을 지칭할 수 있다. 본 발명에 밀접하게 관련된 기능 유닛들은, 이하에서 상세히 설명되는 바와같이, 로드/저장 유닛(LSU) (110), 데이터 캐쉬 유닛(DCU) (116), L2 캐쉬 제어 유닛(CCU) (118), 및 어드레스 번역 유닛(ATU) (124)를 포함한다.

개략적으로 살펴보면, 칩 (100) 상의 기능 유닛들은 다음과 같이 통신한다. 클록 분배 및 제어 (122)는 마이크로프로세서 칩(100) 상의 모든 기능 유닛들에게 클록 신호를 제공한다. 시스템 버스 (102)는 양방향 버스(bidirectional bus) (101)을통하여 PIU (120)에 인터페이스하고, PIU (120)은 버스 (105)를 통하여 CCU (118)과 인터페이스한다. L2 캐쉬 (104)는 버스 (103)을 통하여 CCU (118)과 통신한다. CCU (118)은 버스 (109)를 통하여 ICU (114)와 인스트럭션을 통신하고, 버스 (111)을 통하여 DCU (116)과 인스트럭션을 통신하며, 버스 (107)을 통하여 ATU (124)에 어드레스 정보를 제공하고 미스 인터페이스 신호(miss interface signals)를 수신한다. LSU (110) 및 IU (112)는 라인 (129) 및 (131)을 통하여 ATU (124)에 요구 인터페이스(request interface)를 제공하고 번역 상태 정보(translation state information)를 수신한다. ATU (124)는 라인 (115)를 통하여 ICU (114)로 번역된 어드레스를 제공하고, 라인 (113)을 통하여 DCU (116)으로 번역된 어드레스를 제공한다. ICU (114)는 버스 (119)를 통하여 인스트럭션 유닛 (112)에 인터페이스한다. DCU (116)은 버스 (121)을 통하여 FXU (106), FPU (108) 및 LSU (110)으로 데이터를 제공하고, IU (112)는 버스 (123)을 통하여 FXU (106), FPU (108) 및 LSU (110)으로 인스트럭션을 제공한다. LSU (110)은 버스 (125)를 통하여 DCU (116)으로 데이터를 제공한다. FPU (108)은 LSU (110)까지는 버스 (127)을 통하여 그리고 LSU (110)에서는 버스 (125)를 통하여 DCU (116)으로 데이터를 제공하고 DCU (116)에서 데이터를 수신한다. 프로세서 (100)은 시스템 버스 (102)를 통하여 주메모리에 액세스한다.

마이크로프로세서 코어(core) (100)

도2a 내지 도 2c, 및 도 3 내지 도 6을 참조하면, 마이크로프로세서 (100)의 코어가 도시되어 있다. 일반적으로 도 2a는 로드/저장 유닛(LSU) (110)에, 도 2b는 어드레스 번역 유닛(ATU) (124)에, 도 2c는 데이터 캐쉬 유닛(DCU) (116)에 해당한다. 도 3 내지 도 6은 일반적으로 L2 캐쉬 제어 유닛(CCU) (118)과 프로세서 인터페이스 유닛(PIU) (120)에 해당한다.

디스패치 블록 (300)은 인스트럭션 유닛 (112)로부터 다수의 실행 유닛 (106), (108), (110)의 디코드 스테이지 버퍼로 인스트럭션을 전송하는데, 이 디코드 스테이지 버퍼는 LSU 파이프라인 버퍼 (302)로 향하는 버스 (301) (LSU (110)으로 향하는 버스 (123)의 일부분임)를 포함한다.

로드/저장 유닛 (110)의 기능은 로드 및 저장 인스트럭션을 위한 64 비트 와이드 버스(64 bit wide bus) (313) 상에 유효 어드레스를 발생시키고, 범용 레지스터 (GPR) 데이터용 소스 및 싱크(source and sink)로서의 역할을 하는 것이다. 캐쉬 (400)에 기록하는 동안, 레지스터 (314) 및 (316)은 각각 데이터 및 어드레스를 보유하고; 유효 어드레스는 버스 (303) 상에 있고, 데이터 선택 블록(data select block) (320)은 버스 (323) 상으로 데이터를 출력한다. 캐쉬가 판독하는 동안, 캐쉬 (400)으로부터 나온 데이터는 라인 (461)로 입력되어 레지스터 (330)에서 래치되며, 레지스터 (330)으로부터 라인 (333)을 통하여 범용 레지스터 (306) 또는 고정 소수점 유닛 (106)으로 전송된다.

LSU 파이프라인 버퍼 (302)의 출력은 라인 (303)을 통하여 LSU 디코드 및 어드레스 발생 블록(address generation block : AGEN) (304)로 입력되는데, AGEN (304)는 범용 레지스터 (306) 및 어드레스 발생 가산기를 포함한다. 디코드 블록 (304)의 데이터 출력은 라인 (311)을 통하여 데이터 레지스터 (314)로 입력되고, 데이터 레지스터 (314)로부터 라인 (319)를 통하여 데이터 선택 블록 (320)으로 입력된다. AGEN (304)의 어드레스 출력은 라인 (313)을 통하여 실행 스테이지의 버퍼(EXECUTE stage buffer) (316)으로 입력되고, 버스 (309)를 통하여는 실 어드레스(real address) MRU (430)으로 입력된다. AGEN (304) 출력은 또한 제어 라인 (307)을 포함하는데, AGEN (304) 출력은 데이터 캐쉬 제어 블록 (470)에 대한 실 또는 가상 모드 어드레스 지정(real or virtual mode addressing)을 나타내도록 설정한다.

버퍼 (316)의 출력은 라인 (317)을 통하여 데이터 선택 블록 (320) 및 데이터 캐쉬 어드레스 레지스터 (408), DIR 어드레스 레지스터 (414) 및 레지스터 슬롯 MRU 어드레스 레지스터 (406)으로 입력된다. 레지스터 (408)의 출력은 라인 (409)를 통하여 멀티플렉서 (412)로 입력된다. 데이터 선택 블록 (320)은 로드 저장 유닛 (110)으로부터 데이터 캐쉬 (400)으로 저장되는 데이터를 포함하는데, 이 데이터는 멀티플렉서 (432)를 경유하는 저장 데이터 출력 라인 (323), 라인 (433), 정렬(align) 블록 (460), 라인 (461), 레지스터 (456), 라인 (457), 및 멀티플렉서 (426)을 경유하는 라인 (427)을 통하여 입력된다. 데이터 선택 블록 (320)은 또한라인 (321)을 통하여 데이터 캐쉬 제어기 (470)으로 제어 신호를 제공한다. 멀티플렉서 (432)로의 기타 입력은 1) 데이터 캐쉬 (400)에도 입력되며 멀티플렉서 (426) 및 라인 (427)을 경유하는 L2 보정 데이터 (609), 2) 라인 (621)을 통하여 DC로 향하는 바이패스 데이터, 및 3) 멀티플렉서 (426)을 경유하여 라인 (427)로 향하는 라인 (453)을 경유하는 비정렬(unalign) 데이터(저장 합성 및 정정(store merging and correction)으로 알려진) 레지스터 (452)이다. 멀티플렉서 (432)의 출력 라인 (433)은 또한 정렬 블록 (460) 및 라인 (461)을 경유하여 레지스터 (456)으로 입력되며, 레지스터 (456)으로부터 라인 (451) 상의 캐스트아웃(castout) 버퍼 (450)의 출력과 함께 멀티플렉서 (424)를 경유하여 라인 (425) 상의 L2 캐쉬 제어기로 입력된다. 정렬 블록 (460)은, 본 실시예에 있어서, 데이터 캐쉬 (400)의 데이터를 판독 시에는 4 워드 경계(quad word boundaries)에 정렬하고, 저장시에는 멀티플렉서 (432)로부터 4 워드 경계에 정렬하는 배럴 로테이터(barrel rotator) 또는 시프터(sifter)이다.

라인 (367)(라인 (131)의 일부분) 상의 인스트럭션 유닛 (112)로부터의 유효 어드레스는 레지스터 (364)에서 래치되고 라인 (365)를 통하여 ITLB (358)과 ISLB (354)에 위치한 비교 및 어드레스 선택 블록 (356)으로 입력된다. AGEN (304)로부터의 라인 (313)은 레지스터 (384)에서 래치되고, 라인 (385)를 통하여 DTLB 어레이 (378) 및 DSLB (376)에 위치한 비교 및 어드레스 선택 블록 (374)로 입력된다. 본 발명의 바람직한 실시예에 있어서, DTLB (378)은 앞서의 Liu에 의해 기술된 바와 같은 표준 설계(standard design)일 수 있다. Liu의 DTLB 설계는 32 비트 와이드(32 bit wide)임에 반하여, 본 발명의 바람직한 실시예에서는 64 비트 와이드 DTLB (378)이 사용된다.

라인 (325) 상의 데이터 선택 (320) 출력은 풋어웨이(PUTAWAY) 스테이지 버퍼 (330)으로 입력되고, PUTAWAY 스테이지 버퍼 (330)은 또한 (라인 (401) 및 정렬 블록 (460)을 경유하여) LSU (110)을 위한 데이터는 데이터 캐쉬 (400)으로부터 라인 (461)을 통하여 수신하며, FPU (108)의 결과에 대한 데이터는 버스 (127)의 일부분인 라인 (327)을 통해서 수신한다. PUTAWAY 스테이지 버퍼 (330)의 출력은 라인 (333)을 통하여 FPU (108)의 부동 소수점 레지스터, 특수 목적 레지스터(special purpose register) (334)(이들중 일부는 타이머임), 및 범용 레지스터 (306)으로 입력된다. 특수 목적 레지스터 (334)의 출력 라인 (335)는 데이터 선택 블록 (320)으로 귀환되는데, 이 데이터 선택 블록 (320)은 프로세서로 하여금 특수 목적 레지스터 (334)의 출력을 판독할 수 있게 한다. 캐쉬 (400)으로부터 페치할 때 라인 (333)은 FPU (108)을 위한 데이터를 전송한다.

인스트럭션 세그먼트 참조 버퍼(instruction segment look aside buffer: ISLB) (354)의 선택된 출력은 라인 (359)를 통한 ITLB (358)의 가상 어드레스 출력과 함께 라인 (355)를 통하여 비교기 (362)로 입력된다. ITLB 실 어드레스 출력 라인 (361)은 (인스트럭션 디렉토리 (352)를 포함하는) IC 제어 (350)으로 입력되고, 라인 (361) 상의 상태(status) 정보는 ATU 제어 (370)으로 입력된다. 비교기 (362)의 출력은 라인 (363)을 통하여 IC 제어 (350) 및 ATU 제어 (370)으로 입력된다. DSLB (376)의 출력은 라인 (379) 상의 DTLB (378)의 출력과 함께 라인 (377)을 통하여 비교기 (382)로 입력된다. 비교기 (382)의 출력은 라인 (383)을 통하여 ATU 제어 (370) 및 DC 제어 (470)으로 입력된다. DTLB (378)의 상태 출력 (381)은 ATU 제어 (370) 및 DC 제어 (470)으로 입력된다. ATU 제어 (370)의 출력은 데이터 캐쉬 제어기 (470)으로 향하는 제어 라인 (369), L2 어드레스로 향하는 라인 (371), ATU 기록 데이터로 향하는 라인 (373)을 통해 출력된다. IC 제어 (350) 출력은 L2 어드레스 라인 (351)을 통해 출력된다. DTLB (378)로부터의 실 어드레스는 라인 (381)을 통하여 DC 어드레스 레지스터 (408) 및 디렉토리 어드레스 레지스터 (414)로 입력된다.

예측된 실 어드레스 비트가 50 : 51로 표시되는 라인 (431) 상의 예측된(predicted) 실 어드레스 MRU (430)의 출력 신호는 레지스터 (410) 및 (416)에서 래치된다. 라인 (411) 상의 데이터 캐쉬 어드레스 레지스터 (410)의 출력은 레지스터 (408)의 출력의 50 : 51 비트와 함께 멀티플렉서 (412)에서 멀티플렉스(multiplex)되고, 멀티플렉서 (412)의 출력은 라인 (413)을 통하여 데이터 캐쉬 (400)으로 입력된다. 같은 방식으로, 레지스터 (416)의 출력은 라인 (417)을 통하여 멀티플렉서 (436)으로 입력되어 멀티플렉서 (436)에서 라인 (415) 상의 레지스터 (414)의 출력의 50 : 51 비트와 함께 멀티플렉스되고, 멀티플렉스된 결과는 라인 (437)을 통하여 디렉토리 어레이 (440)으로 입력된다. 라인 (415) 상의 레지스터 (414)의 출력은 또한 어드레스 레지스터 (408)로 입력된다.

실 주소 MRU (430)의 기능은 데이터 캐쉬 (400) 및 디렉토리 어레이 (440)에 예측된 실 주소 비트 50 : 51을 제공하는 것이다.

페치 스테이지(fetch stage) 동안, 데이터 캐쉬 (400)의 출력 (401)은 비정렬 데이터 레지스터 (452) 및 정렬 블록 (460)으로 입력되고, 정렬 블록 (460)의 출력은 라인 (461)을 통하여 레지스터 (456) 및 (330)으로 입력된다. 라인 (401)은 로드 저장 유닛 (110)에 의해서 데이터 캐쉬 (400)으로부터 판독되는 데이터, L2 캐쉬 제어기 (118)에 대한 스누프 데이터, 데이터 캐쉬 (400)에 대한 부분 저장(partial store)을 위한 합성 데이터(merge data), 및 캐스트아웃 버퍼 (450)에 대한 캐스트아웃 데이터를 포함한다. 슬롯 MRU (402)의 출력 라인 (403)은 데이터 캐쉬 (400)의 출력 상에 있는 멀티플렉서(도시되지 않음)를 통해 버스 (401) 상에 로드하기 위한 4 세트로된 데이터 중 하나의 세트를 선택하는 것을 제어한다.

캐스트아웃 버퍼 (450)의 출력은 라인 (453)의 레지스터 (452)의 출력 및 DC 풋어웨이 레지스터(DC putaway register) (456)으로부터의 라인 (457) 상의 출력과 함께 멀티플렉서 (424)에서 멀티플렉스되고, 그 결과는 라인 (425)를 통하여 L2 캐쉬 제어기로 향한다. 레지스터 (452)의 출력은 또한 DC 풋어웨이 레지스터 (456) 및 라인 (609) 상의 정정된 L2 데이터와 함께 데이터 캐쉬 입력 멀티플렉서 (426)으로 입력되고, 멀티플렉서 (426)의 출력은 라인 (427)을 통하여 데이터 캐쉬 (400) 및 멀티플렉서 (432)로 입력된다. 레지스터 (406)의 출력은 라인 (407)을 통하여 슬롯 MRU (402)로 입력된다. 슬롯 MRU (402)의 출력 (403)은 데이터 캐쉬 (400)으로 입력되는데, 데이터 캐쉬 (400)은 (Liu에 의해 개시된 바와 같이)적절한 캐쉬 세트(cache set)를 선택하는 데이터 멀티플렉서를 제어한다.

데이터 캐쉬(DC) 제어 (470)은 (디렉토리 어레이 히트 또는 미스(miss)를 의미하는) 라인 (441) 상의 디렉토리 어레이 (440), 라인 (307) 상의 AGEN (304), 라인 (321) 상의 데이터 선택 및 실행 사이클 제어 블록 (320), 라인 (369) 상의 ATU 제어 (370), 및 라인 (383) 상의 비교기 (382)로부터의 입력들을 수신한다. 데이터 캐쉬 제어 (470)의 출력은 L2 어드레스 라인 (471)로 공급되고, 미스 상태(miss condition)를 의미하는 신호를 포함한다. 미스 정보는 또한 LSU (110) 내의 ATU 제어 (370) 및 PA 제어(도시되지 않음)로 전송된다.

데이터 캐쉬 제어 (470)의 기능은 데이터 캐쉬 (400)과 양 방향으로 데이터 흐름(플로우)을 멀티플렉싱하는 것을 제어하며, 그 결과를 로드/저장 유닛 (110), 어드레스 번역 유닛(124), 및 L2 캐쉬 제어 유닛 (118)에 전송하고, 데이터를 데이터 캐쉬 (400) 내로 기록하는 것을 제어하는 것이다.

데이터 디렉토리 (440)은 데이터 캐쉬 (400)에 실 어드레스의 내용(contents)이 존재하는지의 여부와 캐쉬 라인이 갱신, 공유 또는 무효 상태인지의 여부를 표시하는 어드레스 태그(tags)를 포함한다. 데이터 디렉토리 (440)은 또한 각 단일 클래스(congruence class)를 위한 LRU 포인터를 포함하는데, 이 LRU 포인터는 데이터 캐쉬 (400) 라인 중 어느 것이 교체되어야 하는지를 표시한다.

어드레스 번역 유닛(ATU) 제어 (370)은 유효 어드레스로부터 가상 어드레스로 또는 실 어드레스로의 번역을 제어한다. 어드레스 번역 유닛(ATU) 제어 (370)은 라인 (353)을 통하여 정정된(corrected) L2 데이터를 수신하고, 라인 (375)를 통하여 DTLB 재로드(reload) 데이터 출력을 인스트럭션 번역 참조 버퍼(ITLB) (358) 및 데이터 번역 참조 버퍼(DTLB) (378)과 ISLB (354) 및 DSLB (376)에 제공한다. 참조테이블 (354), (358), (376), (378)에 관하여, 만일 미스 상태가 검출되면, ATU 시퀀서(sequencer) (370)은 버스 (371)을 통하여 L2 캐쉬에 데이터(어드레스 및 길이)를 요구한다(도 6 참조). L2가 버스 (353)을 통하여 응답하면(도 5 참조), ATU는 소정의 경우 룩 어사이드 버퍼 (378), (376), (354), (358)용 데이터를 선택하기 위해 데이터를 조사하거나, 또는 인스트럭션 유닛으로 번역 예외(translation exception)를 반송한다. ATU 제어 (370)은 세그먼트 및 페이지 테이블 갱신(page table updates)을 추적하여 라인 (371)을 통하여 L2 제어로 전송한다. 라인 (381)은 비교를 위해 실 어드레스를 데이터 캐쉬 디렉토리로 제공한다.

유효 어드레스는 ISLB (354)의 비교기 (356)에서 가상 어드레스와 비교된다. 만일 유효 어드레스와 가상 어드레스가 일치한다면, 가상 어드레스에 대한 유효 어드레스의 유효한 번역이 버퍼 (354)에 존재하며, 버퍼 (354)는 라인 (355)를 통하여 가상 어드레스를 비교 블록 (362)로 전송한다.

ITLB (358)은 실 어드레스에 대한 가상 어드레스 번역을 실행하기 위해 레지스터 (364)로부터 라인 (365)를 통하여 액세스된다. ITLB (358)로의 어드레스 입력은 라인 (367)을 통하여 IU (112)로부터 전송된 유효 어드레스의 일부분이다. 비교기 (362)는 라인 (355) 및 (359) 상의 가상 어드레스를 비교하고, 그 결과를 라인 (363)을 통하여 전송한다. ITLB 어레이 (358)의 관련된 각 가상 어드레스와 연관된 어드레스는 실 어드레스이다. 라인 (363) 상의 신호는 라인 (361) 상의 어드레스가 유효한지의 여부를 표시한다.

DTLB (378)은 레지스터 (384)로부터의 어드레스에 의해서 액세스된다. 비교기 (382)는 라인 (379) 및 (377) 상의 데이터를 비교하고, 그 결과를 라인 (383)을 통하여 전송한다. 라인 (383) 상의 신호는 라인 (379) 상의 주소가 유효한지의 여부를 표시한다.

시스템 버스 인터페이스 (120)

도3 내지 도 6을 참조하면, 도 1의 시스템 버스 인터페이스 (120) 및 L2 캐쉬 제어 유닛 (118)이 상세하게 기술되어 있다.

도1의 상위 블록 다이어그램과 도 3 내지 도 6에서의 바람직한 실시예의 보다 상세한 설명간의 대응 관계는 다음과 같다. 도 1의 버스 (101)은 도 3 내지 도 6에서 드라이버/리시버(driver/receiver) (556)에 위치한 시스템 제어 라인 (559), 드라이버/리시버 (564)에 위치한 시스템 어드레스 라인 (569), 드라이버/리시버 (512)에 위치한 시스템 데이터 하이 버스 (513), 드라이버/리시버 (516)에 위치한 시스템 데이터 로우 버스 (517)에 대응한다. L2 캐쉬 (104)로 향하는 버스 (103)은 드라이버 (690)에서 나오는 L2 캐쉬 어드레스 라인 (691), 드라이버 (692)에서 나오는 L2 태그 어드레스 라인 (693), 드라이버/리시버 (694)에 위치한 L2 태그 데이터 라인 (697), 및 드라이버/리시버 (644)에 위치한 L2 캐쉬 데이터 버스 (645)에 대응한다. 도 1의 ICU 버스 (109)는 (ICU로부터 나오는) IC 요구 라인 (351)과 (ICU로 향하는) DOIC 레지스터 (606)의 출력 라인 (607) 및 라인 (617) 상의 IC 멀티플렉서 (616)로의 바이패스에 대응한다. 도 1의 DCU 버스 (111)은 (DCU로부터 나오는) DC 요구 라인 (471) 및 데이터 캐쉬 기록 데이터 버스 (425)와, (DCU로 향하는) 라인 (621) 상의 DC 멀티플렉서 (620)으로의 바이패스와 데이터 캐쉬 데이터아웃 (DODC) 레지스터 (608)의 출력 라인 (609)에 대응한다. 도 1의 어드레스 번역 유닛 (ATU) 입력/출력 버스 (107)은 ATU 요구 라인 (371), ATU 기록 데이터 버스 (373), 및 멀티플렉서 (612)의 출력 라인 (353)에 대응한다.

도4 내지 도6을 참조하면, ATU 요구 라인 (371), IC 요구 라인 (351), DC 요구 라인 (471)로부터의 어드레스/커맨드(command) 레지스터 (650)내에 래치되며, 또한 리시버 (564)로부터 나오는 라인 (565) 상에 시스템 버스 주소를 래치하는 레지스터 (566)에서의 주소로부터 라인 (567) 상으로부터의 L2 캐쉬 제어 (118)에 대한 요구는 래치된다. 이러한 어드레스/커맨드 신호는 라인 (651) 및 (653)에 의해 접속되는 레지스터 (650), (652) 및 (654)에서 요구되는 바와 같이 래치된다. 제 3 레지스터 (654)의 출력은 라인 (655)를 통하여 제어 블록 (660)으로 입력된다. 제 1 스테이지 레지스터 (650)의 출력은 라인 (651)을 통하여 레지스터 (652), L2 캐쉬 어드레스 신호 (691)을 제공하는 드라이버 (690), L2 태그 어드레스 신호 (693)을 제공하는 드라이버 (692), ECC 체킹 회로 (684), 어드레스 비교기 (664), 제어 블록 (660), 캐쉬 제어기(CC) 스누프 어드레스 레지스터 (670), 프로세서 어드레스 레지스터 CBPADR (674) 및 CBMADR (676), 및 어드레스 멀티플렉서 (680)으로 입력된다. ECC (684) 출력은 라인 (697)을 통하여 L2 태그 데이터를 제공하는 드라이버 (694)로 라인 (685)를 경유하여 입력된다. CBPADR 어드레스 레지스터 (674)는 캐쉬 미스가 발생되는 경우 시스템 버스에 대한 어드레스를 포함하고, CBPADR 어드레스 레지스터 (674)의 출력은 라인 (675)를 경유하여 멀티플렉서 (680)으로 입력된다. CBMADR 어드레스 레지스터 (676)은 스누프 어드레스 부분을 포함하고, CBMADR 어드레스 레지스터 (676)의 출력은 라인 (677)을 통하여 멀티플렉서 (680)으로 입력된다. L2 태그 데이터 라인 (697)로부터의 리시버 (694) 출력은 라인 (695)를 통하여 L2 태그 인 레지스터(L2 tag in register) (L2TAGIN) (688)로 입력되고, L2 태그 인 레지스터 (688)로부터 라인 (689)를 통하여 에러 정정 코드(ECC) 블록 (686)으로 입력된다. ECC 블록 (686)의 출력은 라인 (687)을 통하여 비교기 (664), 어드레스 레지스터 (670), (674) 및 (676)으로 입력된다. 비교기 (664)의 출력은 라인 (665)를 통하여 제어 블록 (660)으로 입력된다. CCS 어드레스 레지스터 (670)의 출력 라인 (671)은 데이터 캐쉬 스누프 어드레스를 나타낸다. 어드레스 아웃(out) 멀티플렉서 (680)의 출력은 라인 (681)을 통하여 어드레스 아웃 레지스터 (560)으로 입력되고, 라인 (561)과 드라이버 (564)를 경유하여 시스템 어드레스 버스 (569)로 입력된다. 제어 블록 (660)의 출력은 라인 (663)을 통하여 조정(arbitration) 및 제어 블록 (552)로 입력되고, 라인 (661)을 통하여는 어드레스/커맨드 레지스터 (658)로 입력된다. 조정 및 제어 블록 (552)는 라인 (557)을 통하여 리시버 (556)으로부터 제어 데이터를 수신하고, 라인 (555)를 통하여 제어 블록 (660)으로 출력을 제공하며, L2 캐쉬 미스가 발생될 경우 요구 아웃 제어 신호가 라인 (553)과 드라이버 (556)을 경유하여 시스템 제어 버스 (559)로 전송된다. 제어 블록 (660)의 또 다른 출력은 라인 (661)을 통하여 어드레스/커맨드 레지스터 (658)로 전송되고, 어드레스/커맨드 레지스터 (658)의 출력은 라인 (659)를 통하여 멀티플렉서 (672)로 전송된다. 멀티플렉서 (672)는 또한 라인 (653) 및 (655)로부터 입력을 수신하고, 자신의 출력을 라인 (673)을 통하여 레지스터 (650)으로 다시 입력한다.

도5를 참조하면, ECC 블록 (632), DOIC 레지스터 (606), DODC 레지스터 (608), L2PDO 레지스터 (636), 멀티플렉서 (616) 및 멀티플렉서 (620)은 버스 (625)를 통하여 데이터 입력 레지스터 (624)로부터 각각 입력을 수신한다. ECC 블록 (632)의 출력은 라인 (633)을 통하여 L2 데이터 아웃 레지스터 (638)로 입력되고, 라인 (639)를 통하여 드라이버 (644)로 입력된다. L2PDO 레지스터 (636)의 출력은 라인 (637)을 통하여 인페이지(inpage) 버퍼 (646)으로 입력되고, 인페이지 버퍼 (646)의 출력은 라인 (647)을 통하여 L2PDI 레지스터 (642) 및 ECC 회로 (632)로 입력된다. L2PDI 레지스터 (642)의 출력은 라인 (643)을 통하여 DOIC 레지스터 (606), DODC 레지스터 (608), CCDI 레지스터 (624)와 바이패스 멀티플렉서 (620) 및 (616)으로 입력된다. 멀티플렉서 (620) 및 (616)의 출력은 바이패스 데이터를 나타내며, 라인 (621) 및 (617)을 통하여 DC 및 IC로 각각 입력된다. 데이터 캐쉬 기록 데이터 라인 (425)는 CMCD 레지스터 (628) 및 CCDI 레지스터 (624)로 입력된다. CMCD 레지스터 (628)의 출력은 라인 (629)를 통하여 L2PDO 레지스터 (636) 및 캐스트아웃 버퍼 (602)로 입력된다.

도3 및 도5를 참조하면, 버스 (645)로부터의 L2 캐쉬 데이터는 리시버 (644)에서 수신되고, 라인 (649)를 통하여 L2 데이터 인 레지스터 (640)으로 입력되며, 라인 (641)을 통하여 ECC 회로 (634)와 바이패스 멀티플렉서 (616) 및 (620)으로 입력된다. ECC 회로 (634)로부터, L2 캐쉬 데이터는 라인 (635)를 통하여 캐쉬 제어기 데이터 인 레지스터(CCDI) (624), DOIC 레지스터 (606) 및 DODC 레지스터 (608)로 입력된다. DODC 레지스터 (608)의 출력 (609)는 데이터 캐쉬 유닛(도 1 참조) (116), DC 바이패스 멀티플렉서 (620), ATU 멀티플렉서 (612) 및 캐스트아웃 버퍼 (602)로 입력된다. DOIC 레지스터 (606)의 출력은 라인 (607)을 통하여 인스트럭션 캐쉬 유닛(도 1 참조) (114), ATU 멀티플렉서 (612) 및 캐스트아웃 버퍼 (602)로 입력된다. 라인 (603) 상의 캐스트아웃 버퍼 (602)의 출력은 데이터 하이(high) 출력 레지스터 (502) 및 멀티플렉서 (520)으로 입력되고, 멀티플렉서 (520)의 출력은 라인 (521)을 통하여 데이터 출력 레지스터 (502) 및 (504)로 입력된다.

동작 중에, 레지스터 (624) 및 (636)은 인페이지 버퍼 (646) 및 레지스터 (642)에 대하여 파이프라인 버퍼를 형성한다. 인페이지 버퍼 (646)은 시스템 버스로부터 라인을 캐쉬(cache)한다. L2 데이터 인 레지스터 (640)으로부터 바이패스 멀티플렉서 (616) 및 (620)까지의 라인 (641)은 에러 정정이 요구되지 않을 경우에 캐쉬 미스에 대한 사이클이 필요 없도록 한다. DOIC 레지스터 (606)은 인스트럭션 캐쉬 유닛 (114)에 정정된 데이터를 제공하고, DODC 레지스터 (608)은 데이터 캐쉬 유닛 (116)에 정정된 데이터를 제공한다. DOIC 레지스터 (606) 또는 DODC 레지스터 (608) 중 어느 것도 ATU (124)에 데이터를 공급할 수 있다.

L2 캐쉬 데이터의 경로 지정(routing)을 위한 통상적인 경로(path)는 레지스터 (640), ECC (634)와 DOIC 레지스터 (606) 및 DODC 레지스터 (608)을 경유한다.

프로세서 인터페이스 유닛 (120)

도3을 참조하면, 도 1의 프로세서 인터페이스 유닛 (120)과 관련 회로가 보다 상세하게 설명된다. 도 3은 PIU (120) 및 시스템 버스 (102)의 데이터 플로우의일부분을 나타낸다.

시스템 버스 (102)의 데이터 하이 버스 (513) 및 데이터 로우 버스 (517)은 각각 드라이버/리시버 (512) 및 (516), 라인 (503) 상의 데이터 하이 출력 레지스터 (502), 라인 (515) 상의 데이터 하이 입력 레지스터 (506), 라인 (505) 상의 데이터 로우 출력 레지스터 (504), 및 라인 (519) 상의 데이터 로우 입력 레지스터 (508)을 경유하여 통신한다. 각각의 버스 (513), (517)은 8 바이트의 데이터를 처리할 수 있고, 16 바이트 데이터 버스를 제공한다. 만일 시스템이 8 바이트에서만 동작되는 경우, 입력/출력 레지스터 중 한 세트 (즉, (504), (508))만 사용된다.

라인 (509) 상의 시스템 데이터 입력 레지스터 (508)의 출력은 멀티플렉서 (524)로 입력되고, 멀티플렉서 (524)의 출력은 라인 (507) 상의 레지스터 (506)의 출력과 함께 라인 (525)를 통하여 캐쉬 제어 데이터 인(CCDI) 레지스터 (624)로 입력되는데(도 5 참조), 이 캐쉬 제어 데이터 인 레지스터 (624)는 캐쉬 제어기의 주(main) 데이터 입력 레지스터이다. 데이터 입력 레지스터 (624)의 출력은 버스 (625)를 통하여 멀티플렉서 (520)으로 입력된다.

로드/저장 유닛 (LSU) (110)은 고정 소수점 및 부동 소수점 로드 및 저장과 캐쉬 관리 동작(cache management operations)을 디코드하고, 데이터 캐쉬 유닛 (DCU) (116)으로 유효 어드레스 및 저장 커맨드를 전송하는 기능을 한다. LSU (110)은 또한 대부분의 특수 목적 레지스터 (SPR) (334)로의 이송 인스트럭션 및 특수 목적 레지스터 (314)로부터의 이송 인스트럭션을 처리한다. 로드/저장 유닛으로서의 기능 이외에도, LSU (110)은 또한 대부분의 인스트럭션 실행인터록(interlock)의 검출과 파이프라인 유지 신호(pipeline hold signals) 결과의 발생을 통해 인스트럭션이 디스패치(dispatch)된 후의 인스트럭션 실행 시퀀스 동작을 제어한다.

LSU (110)은 4개의 32×18 레지스터 어레이 매크로로 이루어진 6 포트 레지스터 파일(six port register file) (306)을 제공하는데, 이 6 포트 레지스터 파일(six port register file) (306)은 2개의 기록 포트와 4개의 판독 포트를 가지는 32×72 어레이로 배열된다. 이 어레이에는 64-비트 범용 레지스터 (GPRs) (306)이 구비되어 있다. GPR 어레이 (306)은 또한 LSU (110) 뿐만 아니라 고정 소수점 유닛 (FXU) (106)의 디코드 스테이지(도시되지 않음)를 위한 오퍼랜드를 제공한다. FXU (106)은 소정의 경우에 라인 (327)을 통하여 결과 오퍼랜드(result operand) 및 어드레스를 제공할 뿐만 아니라, FXU (106) 자체의 인스트럭션을 디코드하고 필요한 오퍼랜드(necessary operand)에 대한 요구를 LSU (110)에 발생시킨다. LSU (110)은 유효 어드레스 (EA)를 발생하는데 필요한 레지스터 및 인스트럭션을 저장하기 위한 데이터에 대해 GPRs (306)을 액세스한다. 라인 (461)을 통하여 데이터 캐쉬 (116)으로부터 수신된 데이터 오퍼랜드 및 갱신된 유효 어드레스가 LSU (110)에 의해서 GPRs (306)에 다시 기록된다. 라인 (327)은 FPU 결과를 포함하고, 레지스터 (330)으로 입력된다.

부동 소수점 로드 및 저장의 처리에 있어서, LSU (110)은 GPR (306)으로부터의 오퍼랜드를 사용하는 유효 어드레스를 발생하고, 부동 소수점 유닛 (FPU) (108)로부터의 필요한 부동 소수점 레지스터 (FPR) 오퍼랜드를 액세스한다.

LSU (110)에 디스패치된 인스트럭션은 I-페치 사이클(I-fetch cycle)의 마지막에 LSU (110)의 DECODE 사이클 인스트럭션 레지스터 (302) 내에 유지된다. LSU (110)의 기본적인 파이프는 3 개의 스테이지, 즉: 디코드(DECODE) 스테이지 (302/304), 실행(EXECUTE) 스테이지 (316/320), 및 풋어웨이(PUTAWAY) 스테이지 (330)으로 되어 있다. (302/304)에 대응하는 DECODE 사이클 동안에, 인스트럭션은 디코드되고 오퍼랜드는 GPR (306) 어레이로부터 페치된다. 어드레스 지정 오퍼랜드(addressing operand)는 64-비트 어드레스 발생 (AGEN) 가산기로 게이트(gated)되고, 64-비트 유효 주소는 계산된다. 유효 어드레스 (EA)는 라인 (313)을 통하여 어드레스 번역 유닛 (ATU) (124) 및 데이터 캐쉬 유닛 (DCU) (116)으로 전송되고, DECODE 사이클의 마지막에 EXECUTE 사이클 동안 유효 어드레스를 보유하는 파이프라인 버퍼 (316)에서 래치된다.

EXECUTE 사이클 동안에, 저장 동작을 위한 오퍼랜드는 라인 (323)을 통하여 DCU (116)으로 전송되는데, 이 오퍼랜드는 블록 (460)에서 정렬되고, 데이터 캐쉬 (400)의 PUTAWAY 레지스터 (456)에 저장된다. EXECUTE 사이클의 마지막에서, 로드 타입 인스트럭션(load type instruction)이 실행중인 경우, 데이터 오퍼랜드는 라인 (461)을 통하여 DCU (116)으로부터 LSU (110)으로 복귀하고, PUTAWAY용 파이프라인 버퍼 (330)에 저장된다.

PUTAWAY 사이클 (330) 동안에, 라인 (333)으로 표시되는 바와 같이 두 개의 8-바이트 또는 한 개의 16-바이트 오퍼랜드까지 GPR (306)에 기록될 수 있다. 부동 소수점 로드는 사이클 당 하나의 8-바이트 오퍼랜드로 제한된다. GPR (306)은PUTAWAY 사이클 (330)의 거의 마지막까지 기록되지 않는다. 이것은 어레이에 기록되고 있는 오퍼랜드가 파이프라인 인터록을 감소시키기 위해 어레이를 우회하여 바이패스될 것을 요구한다. GPR (306)에 대한 기록의 지연은 또한 수행될 대수 로드 동작(algebraic load operations)을 위한 부호 확장(sign extension)을 가능하게 하는데, 이것은 인스트럭션에 대한 EXECUTE (316/320) 사이클 및 PUTAWAY (330) 사이클간의 경로 지연(path delay)의 균형을 맞추는데 도움을 준다.

고정 소수점 유닛 (FXU) (106)은 저장 액세스 인스트럭션(storage access instruction)을 포함하지 않는 고정 소수점 인스트럭션을 실행한다. FXU (106)은 64-비트 가산기, 64-비트 논리 유닛, 64-비트 회전-합성(rotate-merge) 유닛, 및 곱셈(multiply) 인스트럭션 동안에 사이클 당 2-비트 곱셈 형성(2-bit-per-cycle product formation)을 지원하는 64-비트 올림 저장 가산기(64-bit carry save adder)를 포함한다.

나눗셈(division) 동작 동안에, 시프트된 피제수(dividend)로부터 제수(divisor)를 반복적으로 빼줌으로써 사이클 당 1 비트(one bit per cycle)의 몫이 발생된다.

부동 소수점 유닛 (FPU) (108)은 저장 액세스 인스트럭션을 제외한 부동 소수점 인스트럭션을 실행한다. 하나의 예시적인 실시예에 있어서, FPU (108)은 5-포트의 32×72-비트 레지스터 어레이, 32-비트 상태-제어 레지스터, 3-비트 오버랩 스캔 부스 인코더 유닛(3-bit overlap scan booth encoder unit), 2-비트 몫 발생 유닛, 106-비트 올림 저장 가산기, 106-비트 증분-전가산기(106-bit increment-full adder), 오퍼랜드 정렬 시프터 유닛, 정규화기(normalizer) 유닛 및 라운더(rounder) 유닛을 포함한다.

어드레스 번역 유닛 (ATU) (124)

도 2b를 참조하면, 어드레스 번역 유닛 (ATU) (124)는 로드/저장 유닛 (LSU) (110)으로부터의 유효 어드레스 (EA) 및 인스트럭션 유닛 (112)로부터의 인스트럭션 유효 어드레스를 L1 캐쉬를 액세스하기 위해 데이터 및 인스트럭션 캐쉬에 의해 사용되는 실 어드레스와 L2 캐쉬 (104)를 액세스하기 위해 L2 캐쉬 제어 유닛 (118)에 의해 사용되는 실 어드레스로 번역한다.

마이크로프로세서 (100)은 세그먼트 참조 버퍼 (SLB) (354) 및 (376)과 번역 참조 버퍼 (TLB) (358) 및 (378)을 구비하는데, 이 버퍼들은 세그먼트 및 페이지 테이블 엔트리를 위한 캐쉬의 기능을 한다. 참조 버퍼에서 요구된 엔트리가 발견되지 않으면, ATU (124)는 메모리 (126) 또는 L2 캐쉬 (104)로부터의 세그먼트 및 페이지 테이블 엔트리를 액세스하기 위하여 L2 캐쉬 제어 (118)에 대한 페치를 개시(initiate)한다.

ATU (124)는 임의의 번역 데이터 저장 인터럽트(DSI)를 로드/저장 유닛 (110)에 보고하고 임의의 번역 인스트럭션 인터럽트를 인스트럭션 유닛 (112)에 보고한다. 참조 비트, 변경 비트 및 태그 변경 비트는 모두 ATU (124)로부터의 캐쉬 제어 (118)에 대한 저장 요구에 의해 갱신된다.

마이크로프로세서 (100)은 인스트럭션 어드레스 번역을 위한 4-엔트리 SLB (354) 및 데이터 어드레스 번역을 위한 8-엔트리 SLB (376)을 제공한다. SLB (354)및 (376)은 완전히 조합된 배열로 되어 있는 가장 최근에 번역된 세그먼트를 포함한다. 세그먼트 번역이 인에이블 되면, 유효 데이터 또는 인스트럭션 어드레스의 ESID (유효 세그먼트 ID) 부분은 (356) 및 (374)에서 각 SLB (354) 및 (376) ESID의 모든 엔트리와 동시에 비교된다.

ATU (124)는 실 어드레스에 대한 가상 어드레스 번역의 결과를 각각 보유하는 별도의 인스트럭션 TLB 및 데이터 TLB (358) 및 (378)을 포함한다. 실 어드레스에 대한 가상 어드레스 번역이 활성 상태에 있는 경우, SLB (354) 및 (376)의 일치로부터의 VSID가 비교기 (362) 및 (382)에서 TLB (358) 및 (378)에 저장된 VSID와 비교된다. 비교 결과가 일치되면, 일치된 TLB (358) 및 (378) 엔트리에 저장된 실 페이지 번호(real page number : RPN)가 실 어드레스를 형성하는데 사용된다. 엔트리의 각 256개 쌍 각각에 대해 LRU 비트에 의해 각각의 TLB (358) 및 (378) 내에서 치환(replacement)은 독립적으로 수행된다.

L1 데이터 캐쉬 유닛 (DCU) (116)

바람직한 실시예에 있어서, L1 데이터 캐쉬 유닛 (DCU) (116)은 다음의 속성, 즉: 64 KB 사이즈, 64 바이트 라인 사이즈, 4-웨이 세트-연관(associative), 라인 당 2 서브라인-갱신 비트, MRU 슬롯 선택, 40-비트 실 어드레스, 프로세서에 대한 양방향(to/from) 16-바이트 데이터플로우, 내부 저장 설계(store-in design) 및 다중-프로세서 지원(multi-processor supports)의 속성을 가진다. 용어 "캐쉬 라인"은 단일 캐쉬 디렉토리 엔트리에 대응하는 캐쉬 내에서의 64-바이트 데이터 블록을 나타낸다. 슬롯 MRU (402)는 실행 사이클 동안에 4 개의 캐쉬 데이터 세트중 하나의 세트를 선택한다. 실 어드레스 MRU (430)은 캐쉬 (400) 및 캐쉬 디렉토리 (440)에 비트 50 : 51을 공급한다. 에러 정정(ECC)(도시되지 않음)은 캐쉬 (400) 및 캐쉬 디렉토리 (440)을 통하여 공급된다. 라이트-스루(thru) 모드가 구비된다.

서브어레이 (152) 및 (162)의 집합을 나타내는 데이터 캐쉬 (116)의 어레이 (400)은 1024×78 1R1W "가상" 2-포트 어레이 매크로에 기초한 것으로, 프로세서 사이클 내에서 판독 동작을 제공하고 그 후 기록 동작이 이어진다. 비록 개입 기록 동작(intervening write operation)이 존재하더라도 다음 판독 동작을 시작할 때까지 판독 데이터는 어레이 출력 상에 유효하게 남아있다. 이 어레이들 중 8개는 64KB 캐쉬 (400)을 형성하는데 사용된다. 2 개의 어레이는 슬롯 하나당 라인 (401)로 표시되는 어레이의 16-바이트 데이터플로우 입출력(in and out)을 형성하는데 사용된다. 데이터 패리티는 어레이에 저장된다. 어레이에 저장된 최종 비트는 데이터 캐쉬를 액세스하는데 사용되는 어드레스의 비트 50 : 51을 가로지르는(across) 홀수(odd) 어드레스 패리티이다.

2 개의 어레이에는 데이터 캐쉬 디렉토리 (440)이 구비될 필요가 있다. 디렉토리는 5개의 ECC 체크 비트와 함께 28-비트 실 페이지 번호 (RPN)를 구비한다. 1개의 유효 비트 및 2개의 서브라인 갱신 상태 비트는 보전되고, 3 개의 체크 비트는 유효 비트 및 서브라인 갱신 상태 비트와 함께 저장된다. RPN 및 상태 필드는 특정 디렉토리 어레이 어드레스에서 액세스되는 4 개 세트를 나타내기 위하여 4번 복제된다. 3-비트 LRU는 최소 사용 빈도 슬롯을 표시하기 위해 2 개의 디렉토리 어레이 사이에서 공유된다.

슬롯 MRU (402)는 논리적으로 각각의 엔트리가 데이터 캐쉬 (400)에서의 캐쉬 라인에 관련되는 1024×4 어레이로서 나타난다. 논리 어레이 (400)에 액세스하기 위해 사용되는 48 : 57의 비트 48 : 51은 유효 어드레스 비트이다. 부정확한 슬롯 추측(incorrect slot guess) 또는 캐쉬 미스가 발생할 때마다 MRU (402) 비트가 갱신된다.

실 어드레스(RA) MRU (430)은 캐쉬 (400) 및 캐쉬 디렉토리 (440) 모두를 주소 지정하기 위한 실 어드레스 비트 50 및 51의 예측(prediction)을 발생하는데 사용된다. 라인 (309)로 표시되는 바와 같이, 어레이 (430)은 파이프라인의 AGEN 스테이지 (304)의 일부분으로 판독된다. 만일 로드/저장 유닛 파이프라인 EXECUTE 스테이지 유지 또는 래치된(lached) PUTAWAY 스테이지 유지가 존재한다면 어레이 (430)의 출력은 사용되지 않는다. 실 모드(real mode)는 또한 어레이 (430) (도 2c 참조) 출력이 사용되는지 여부를 결정(determine)하는데 사용된다. 실 모드 결정(determination)은 실 또는 가상 모드 주소 지정으로 제어 라인 (307)을 설정하는 AGEN (304)에서 발생한다. 실 모드가 결정되면, 로드/저장 유효 어드레스 (LSEA) (317)의 비트 50 : 51은 RA MRU 어레이 (430)의 출력 대신에 캐쉬 (400)을 액세스하기 위한 레지스터 (408) 및 캐쉬 디렉토리 (440)을 액세스하기 위한 레지스터 (414)에 의해 사용된다.

번역된 어드레스 비트 50 : 51과 관련하여 잘못된(wrong) 예측이 발생할 때마다 실 어드레스(RA) MRU 어레이 (430)은 라인 (281)을 경유하는 DC 어드레스 레지스터 (408)로부터 갱신된다. 또한, 데이터 캐쉬 어드레스 레지스터 (408) 및 데이터 캐쉬 디렉토리 어드레스 레지스터 (414)는 캐쉬 (400) 및 캐쉬 디렉토리 (440) 어레이를 재 액세스하기 위한 라인 (381)을 경유하는 어드레스 비트 50 : 51의 정확한 값(value)으로 갱신된다. 멀티플렉서 (412)는 데이터 캐쉬 제어 블록 (470)의 제어 하에 스위칭되어 어드레스 레지스터 (408)이 캐쉬 어레이 (400)을 액세스하는데 사용된다. 멀티플렉서 (436)도 동일한 기능을 가져 레지스터 (414)는 디렉토리 어레이 (440)을 액세스하는데 사용된다. LSU (110) 파이프라인은 동일한 사이클에서 캐쉬 (400) 및 디렉토리 (440)이 병렬로 재 액세스될 수 있도록 한 사이클 동안 지연된다. 데이터는 다음 사이클에서 라인 (461)을 경유하여 LSU (110)으로 복귀된다.

인스트럭션 캐쉬 유닛 (ICU) (114)는 물리(physical) 어레이, 어드레스 비교, 및 64KB 4-웨이 연관 인스트럭션 캐쉬에 단일-비트 에러 검출 및 복구를 제공하는 에러 체킹 회로를 포함한다. 단일-사이클 캐쉬 액세스는 선택된 128-바이트 캐쉬 라인으로부터 4개의 인스트럭션까지 제공한다. 인스트럭션 캐쉬 유닛 (114)는 기타 기능 유닛으로 브랜치 예측(branch prediction)을 포함하는 인스트럭션을 제공한다.

L2 캐쉬 제어 유닛 (118)의 기능은 프로세서 (100)에 전용(private) L2 캐쉬 (104)에 대한 액세스를 제공하고, 또한 멀티프로세서 동작을 위한 메모리 일관성 제어도 지원하는 시스템 버스 (102)를 경유하여 메모리 (126)에 대한 액세스를 제공하는 것이다. L2 캐쉬 (104)에는 외부 SRAM이 구비되어 있는데, 이 SRAM 중 한세트는 디렉토리용으로 다른 한 세트는 데이터용이다.

CCU (118)은 4개의 소스로부터 커맨드를 수용(accept)하는데, 여기서 4개의 소스는 데이터 캐쉬 유닛 (116), 인스트럭션 캐쉬 유닛 (114), 어드레스 번역 유닛 (124) 및 프로세서 인터페이스 유닛(PIU) (120)을 경유하는 시스템 버스 (102)이다. 이러한 커맨드를 처리하기 위해, CCU (118)은 도 6에 도시된 버퍼 구조(buffer structure)를 사용한다. 외부 및 내부 커맨드는 CCU 제어 (660)에 의해 우선 순위가 정해지고 ADR/CMD 버퍼 (650)내에 위치된다. ADR/CMD 버퍼 (650)의 출력 (651)은 히트/미스(hit/miss) 상태를 결정하는 드라이버 회로 (692)에 의해 구동되는 L2 디렉토리(도시되지 않음)를 인터페이스 라인 (693)을 경유하여 액세스하는데 사용된다. 또한, 버스 (651)로부터의 적절한 어드레스 비트는 데이터 캐쉬 스누프가 수행되기를 필요로 하는지 여부를 결정하는 제어 (660)에서 L1 상태 어레이 (도시되지 않음)를 액세스하는데 동시에 사용된다. 마지막으로, ADR/CMD 버퍼 (650)은 요구된 L2 디렉토리에서 상태 및 태그 정보의 갱신을 제어하는데 사용되는데, 이러한 프로세스는 본 발명 기술 분야에서 잘 알려진 것이다.

4개의 L2 히트/미스 상태는 다음과 같다.

1) 변경 (Modified)

이 라인은 메모리와는 다르고, 어떠한 다른 일관성 캐쉬도 이 라인의

카피(copy)를 갖지 않는다.

2) 배타 (Exclusive)

이 라인은 메모리와 동일하고 어떠한 다른 일관성 캐쉬도 이 라인의

카피(copy)를 갖지 않는다.

3) 공유 (Shared)

이 라인은 메모리와 동일하고 다른 캐쉬들도 이 라인의 카피를 가질 수

있다.

4) 무효 (Invalid)

이 캐쉬 및 이 프로세서의 데이터 캐쉬는 이 라인의 카피를 갖지 않는다.

데이터가 L2 캐쉬에도 존재하는 경우에만 데이터는 데이터 캐쉬에 존재할

수 있다.

커맨드는 단지 3 사이클 동안만 ADR/CMD 버퍼 (650)에 머무르며, 그 동안 커맨드는 ADR/CMD 버퍼 (652) 또는 ADR/CMD 버퍼 (658)로 이동한다. 프로세서 커맨드가 ADR/CMD 버퍼 (650)에 존재할 경우에 프로세서 커맨드는 ADR/CMD 버퍼 (652)로 이동하고, 프로세서 커맨드가 필요로 하는 데이터 플로우와 같은 자원(resources)은 사용될 수 없다. 자원이 사용가능해질 때까지 커맨드는 ADR/CMD 버퍼 (652)에 머무를 것이다.

시스템 버스 스누프 커맨드가 데이터 경로(path)를 사용할 필요가 있는 경우에 커맨드는 제어 블록 (660)을 경유하여 ADR/CMD 버퍼 (650)으로부터 ADR/CMD 버퍼 (658)로 이동한다. 자원이 사용가능해질 때까지 커맨드는 ADR/CMD 버퍼 (658)에 머무를 것이다. 시스템 버스를 통하여 어드레스 커맨드를 발행할 필요가 있는 커맨드는 ADR/CMD 버퍼 (654)에 위치된다. 시스템 버스 (102)로부터성공적인(successful) 어드레스 상태 및 응답을 수신하기 전까지 커맨드는 ADR/CMD 버퍼 (654)에 머물며, 필요한 경우에는 재 시도된다. 만일 데이터 이동(movement)이 요구되면 커맨드는 CCU 데이터 플로우 로직(CCU data flow logic)으로 전송된다.

2개의 분리된 기능 동작을 수행하기 위해서는 ADR/CMD 버퍼 (658)로부터 ADR/CMD 버퍼 (650)으로의 피드백이 필요하다. 첫 번째 피드백의 경우는 시스템 버스 (102)로부터의 공유 어드레스 응답과 마주치는 프로세서 판독 커맨드를 위한 것이다. 프로세서 판독 커맨드가 처음에 ADR/CMD 버퍼 (650) 내에 존재하는 경우, L2 디렉토리는 L2는 오직 하나의 데이터 카피를 가지는 것을 나타내는 배타(Exclusive)로 표시된다. 또 다른 장치(device)가 시스템 버스 (102) 상의 공유 어드레스 응답에 의해서, 또한 상기 데이터 카피를 가지고 있음을 표시하는 경우 L2 디렉토리는 배타로부터 공유(Shared)로 변경되어야 한다.

두 번째 피드백 동작은 데이터의 기록이 가능하기 전에 성공적인 시스템 버스 (102)의 어드레스 상태 및 응답을 기다려야 하는 프로세서 기록 동작에 사용된다. L2 디렉토리에서 공유(shared)를 히트(hit)하는 프로세서 저장 또는 데이터-캐쉬-블록-제로(data-cache-block-zero) 인스트럭션에 대해, 프로세서는 데이터를 갱신하기 전에 프로세서가 라인을 배타 상태로 보유했는가를 확인해야 한다. 프로세서가 공유 라인의 소유권을 획득하기 전에 프로세서는 다른 장치에게 공유 라인을 잃을 수도 있으므로, 디렉토리 액세스를 재 시작하기 위한 피드백 경로가 제공된다.

L2 캐쉬 제어 유닛 스누프 동작

시스템 버스 (102)로부터의 스누프 커맨드는 프로세서 인터페이스 유닛 (120)을 통해 입력되고 버스 (567)을 경유하여 ADR/CMD 버퍼 (650)으로 제공된다. 동시에 시프트 레지스터(도시되지 않음)의 동작이 시작된다. 시프트 레지스터는 스누프 커맨드를 "타임 아웃(time out)"시키는데 사용된다. 스누프 커맨드는 고정된 시간 내에 응답을 요구하지만, 커맨드는 ADR/CMD 버퍼 (650)으로 입력되기 전에 더 높은 우선 순위(higher priority)를 갖는 다른 커맨드로 인하여 지연될 수 있다. 만일 시프트 레지스터가 "타임 아웃"되면, 어드레스 재시도 응답(address retry response)이 시스템 버스 (102)로 발행될 것이다.

스누프 커맨드가 ADR/CMD 버퍼 (650) 내로 수용되면 L2 디렉토리 및 L1 상태 어레이가 체크된다. 만일 커맨드가 L2 디렉토리 및 L1 상태 어레이에서 히트되면, 스누프 커맨드는 데이터 캐쉬로 발행된다. 만일 데이터가 스누프 커맨드를 완료(complete)하기 위해 이동되어야 한다면, 데이터는 우선 L2 캐쉬로부터 나와서 캐스트아웃 버퍼 (602)로 이동될 것이다. 그 후 데이터 캐쉬가 변경된 데이터 카피를 가지고 있다면, 데이터 캐쉬의 데이터 카피는 캐스트아웃 버퍼 (602)로 이동되고 후속적으로 버스 (603)을 경유하여 시스템 버스 (102)로 이송된다.

메모리 관리 방법(memory management policy)에 따르면 세그먼트 및 페이지 번역 테이블 엔트리는 ATU (124)에 의해 L1 데이터 캐쉬로부터 직접 액세스되지 않아야 한다. 따라서, 기타 방식의 스누프 동작은 ATU 커맨드에 대하여 수행된다. ATU 커맨드가 입력되면, 데이터 캐쉬는 L1 상태 어레이를 사용하여 스누프된다. 만일 데이터 캐쉬가 변경된 데이터를 가지고 있다면, 데이터가 데이터 캐쉬로부터 L2 데이터 RAM으로 이동될 때까지 ATU 커맨드가 정지된다.

프로세서 인터페이스 유닛 (PIU) / 버스 인터페이스 유닛 (BIU) (120)

도1 및 도3을 참조하면, 프로세서 인터페이스 유닛 (PIU) (120)은 메인 시스템 버스 (102)에 관한 모든 통신을 제어하고 모니터한다. PIU (120)의 주요 기능은 다음과 같다.

1) 커맨드, 어드레스 및 데이터를 CCU (118) 및 시스템 버스 (102) 사이에서

수송한다.

2) CCU (118)의 인터럽트를 요구하지 않는 입력된 커맨드-어드레스 전송을

제거한다.

3) 프로세서 유닛 (100) 및 6xx 버스 (602) 사이의 클록 도메인 차이를

보상한다.

4) 프로세서 실행시간 진단(Processor Run-Time Diagnostics) (PRD)을 위한

시스템 체크스톱 로직(system checkstop logic)을 보전하고 모니터한다.

일반적으로, 시스템 버스 인터페이스 또는 프로세서 인터페이스 유닛 (PIU) (120)은 L2 캐쉬 제어기 (CCU) (118)로부터 라인 (663)을 통하여 커맨드를 수신하고, 블록 (552)에서 시스템 버스 클록 도메인으로 변환하여 라인 (559)를 통하여 버스 (102)로 전송한다. 시스템 버스 인터페이스 또는 프로세서 인터페이스 유닛 (PIU) (120)은 라인 (559)를 통하여 수신된 커맨드에 관한 상태 및 응답 정보를 모니터하고, 라인 (555)를 통하여 CCU (118)로 통지한다. 커맨드가 라인 (559)를 통하여 버스로부터 도착하면, PIU (120)은 커맨드를 3개의 카테고리 중 하나로 분류하는데, 3개의 카테고리는 마스터 동작(master operation), 스누프 동작 및 기타 동작이다. 마스터 동작은 PIU (120)과 동일한 칩 (100) 상의 CCU (118)에 의해 발생한다. 마스터 동작은 상태 및 응답이 모니터될 필요가 있으며, 상태 및 응답 정보가 입력되면 CCU (118)을 갱신한다. 스누프 동작은 기타 버스 유닛에 의해서 발생되며 CCU (118)의 인터럽트를 요구한다. PIU (120)은 스누프를 표시하는 CCU (118)로 스누프 동작을 전송할 것이며 상태 및 응답을 계속 모니터한다. 기타 동작은 CCU (118)의 인터럽트를 요구하지 않는 기타 다른 유닛에 의해서 발생된다. 이 기타 동작의 경우 PIU (120)은 CCU (118)에 통지하지 않고 단지 상태 및 응답을 모니터할 뿐이다.

클록 분배 및 제어 (122)는 게이팅(gating), 셰이핑(shaping) 그리고 오프 칩 캐쉬(off chip cache) 및 디렉토리 클록뿐만 아니라 내부 클록을 분배하기 위한 로직을 포함한다.

정상적인 시스템 동작 중에, 모든 클록은 위상 동기 루프(PLL) 회로에 의해 단일 오실레이터 입력으로부터 획득되어 단일 오실레이터 입력에 동기되는데, 위상 동기 루프는 입력 오실레이터 및 주파수 증배기 기능에 관련된 "제로 지연" 클록 트리를 제공한다. 마이크로프로세서 (100)은 이 기능을 사용하여 내부 프로세서 로직을 시스템 버스 (102)의 인터페이스 로직보다 빠른 속도(rate)로 실행시키는데, 시스템 버스 (102)의 인터페이스 로직은 오실레이터 입력과 같은 속도로 실행된다. 제 2 온-칩 (100) PLL은 오프-칩 L2 캐쉬 (104)를 위한 클록을 발생시키기 위해 사용된다. 제 2 PLL은 자신의 입력으로 제 1 PLL의 주파수 증배된 출력을 사용한다. 캐쉬 칩에 대한 경로를 일치시키기 위해 구성된 오프-칩 피드백 경로는 프로세서 클록 도메인(processor clock domain)에 대해 스큐 지연(skew delay)이 낮아지고 프로세서 (100) 및 캐쉬 (104) 사이의 동기적 통신을 가능하게 한다.

제 2 부

다중 방향-연관 외부 마이크로프로세서 캐쉬

도10을 참조하면, 본 발명의 바람직한 실시예에 따른 다중 방향 연관 외부 마이크로프로세서 캐쉬 (L2 캐쉬 (104))가 제공되는데, 본 발명의 캐쉬는 어느 슬롯이 먼저 페치(fetch)되는지를 추측한 후, 캐쉬 디렉토리가 조사되는 기간 동안 헤지(hedge)로서 다른 슬롯들로부터의 대응 데이터를 페치함으로써 대기시간이 증가되는 단점을 감소시킨다. 바람직한 실시예는 이하에서 기술하게 될 2-방향 연관 캐쉬이지만, 본 발명은 다른 캐쉬 조직과도 사용될 수 있다.

도1 및 도3 내지 도6과 관련하여 도 10을 참조하면, 마이크로프로세서 (100)은 시스템 버스 (102)에 접속되고, 어드레스 버스 (693) 및 태그 버스 (697)을 통해 L2 디렉토리 SRAM (698)에 접속되며, 어드레스 버스 (691) 및 데이터 라인 (645)를 통해 L2 캐쉬 SRAM (699)에 접속된다.

도10과 관련하여 도 7을 참조하면, 파이프라인형 SRAM을 액세스하는데는 3번의 사이클이 필요하다. 도 7에 도시된 바와 같이, 하나의 사이클 (300)은 어드레스를 SRAM (699)에 전송하는데 사용되고, 제 2 사이클 (304)는 어레이 (699) 자체를액세스하는데 사용되며, 제 3 사이클 (306)은 라인 (645)를 통해 마이크로프로세서로 데이터를 전송하는데 사용된다. (본 발명의 기술과 관련하여 도 7에는 도시되어 있지 않지만, 이들 각 사이클은 일반적으로 하나의 마이크로프로세서 (100)의 클록 사이클에 해당된다.) 3개 사이클의 초기 대기시간이 지난 후, 데이터는 통상의 파이프라인 방식으로 매 후속 클록 사이클마다 프로세서 (100)으로 전송될 수 있다.

또한, L2 캐쉬 디렉토리들은 일반적으로 외부 SRAM (698) 모듈로 구성되어 마이크로프로세서 칩에 대한 공간을 세이브(save)한다. 이들 어레이는 데이터 어레이 (699)와 동일한 속도를 가질 수 있지만, 본 발명에서는 도 7에 도시된 바와 같이 더 빠른 어레이 (698)이 선택되는 경우 대기시간은 2개 사이클(데이터가 클록 사이클 2의 데이터 버스 상에 나타나는 클록 사이클 1 및 2만 해당됨)의 대기시간에 해당된다. 더 빠른 어레이를 선택하면 성능이 개선되지만, 본 발명에 전반적인 개념에 비추어 큰 영향을 미치는 것은 아니다. 캐쉬 (699) 및 캐쉬 디렉토리 (698)을 액세스하는데 사용되는 어드레스는 동일 어드레스의 구성 요소를 가지며, 또한 동시에 이용하는 것이 가능하다. 디렉토리 (698) 및 캐쉬 (699)는 병렬로 액세스되는데, 이 경우 라인 (691) 상의 캐쉬 어드레스 비트는 0 또는 1 중 어느 하나로 디폴트되거나 또는 슬롯 (600) 및 (601) 중 어느 것이 이전에 사용되었는지에 대한 소정의 최근 히스토리에 따라 결정되는 슬롯값에 대응한다. 상기 어드레스는 사이클 1에서 SRAM (699)에 전송되며 슬롯 (600)의 슬롯 0의 워드 0(도 7의 W0/S0)라고 부르는 캐쉬 라인의 제 1 부분을 페치하는데 사용된다. 클록 사이클 2(SRAM 사이클 (304)) 동안 SRAM 어레이 (699)가 액세스되고, 제 2 워드 (또는 사용되는 어레이의수에 따라 2중 워드 또는 4중 워드)에 대한 어드레스는 라인 (691) 상의 어레이에 전송된다. 통상적으로, 액세스된 제 2 워드는 순차 데이터이거나, 선택된 슬롯 (600) 또는 (601)의 워드 1이다. 그러나, 본 발명에서는 액세스된 제 2 워드(어드레스 사이클 (300), 클록 사이클 2)가 또 다른 슬롯 (601)의 워드 0(즉 W0/S1)이다. 클록 사이클 3 동안 제 3 워드의 어드레스는 어레이 (699)로 전송되며, 통상의 실시예에서 이 어드레스는 선택된 슬롯의 워드 2이지만, 본 발명에서는 처음에 추측된 슬롯 (600)의 (W1/S0로 지정된) 워드 1이 될 것이다. 따라서, 마이크로프로세서는 디렉토리 (698)이 액세스될 때까지 외부 캐쉬 (699)의 각 슬롯 (600) 및 (601)로부터 데이터를 교대로 페치하고, (라인 (697) 상의) 태그는 또 다른 슬롯의 페칭이 중지되는 캐쉬 어드레스와 비교되며, 올바른 캐쉬 라인데이터의 나머지 부분이 순차적으로 액세스된다. 바람직한 실시예에 있어서, 3개의 어드레스가 캐쉬에 전송된 후(즉, 디렉토리의 끝부분이 클록 사이클 3에서 비교됨) 올바른 슬롯을 알 수 있으며, 사이클 4로 시작되고 후속 사이클이 계속되는 경우, 선택된 슬롯의 데이터가 액세스된다. 처음 추측한 올바른 슬롯이 S0인 경우인 도 7에서, 상기 순차 동작은 워드가 W2/S0, W3/S0으로 지정된 클록 사이클 4 및 5에 대한 어드레스 사이클 (300)의 시퀀스로 도시되어 있다. 처음 추측한 올바른 슬롯이 S1이 아닌 경우인 도 8에서, 상기 순차 동작은 워드가 W1/S1, W2/S1, W3/S1으로 지정된 클록 사이클 4 내지 6에 대한 어드레스 사이클 (300)의 시퀀스로 도시되어 있다.

표준 어레이로 구현된 이상적인 2-방향 외부 캐쉬(방법 1 버전)의 경우, 제 1 데이터는 3개의 사이클이 지난 후 이용 가능하며, 그 후에는 후속 데이터가 매사이클마다 이용 가능하다. 이것은 4개의 전송을 필요로 하는 라인의 경우에 줄여서 3-1-1-1로 알려져 있다. 본 발명에서는, 제 1 슬롯을 임의로 선택하거나 디폴트 선택함으로써, 도 7의 경우 A에 도시된 바와 같이 지 1 워드의 액세스 시간의 절반이 올바른 액세스 시간이며, 도 8의 경우 B에 도시된 바와 같이 제 2 워드의 액세스 시간의 절반이 올바른 액세스 시간이 되어 제 1 워드에 대한 평균 대기시간이 3 사이클에서 3.5 사이클까지 1/2 사이클만큼 중가한다. 제 2 워드에 대한 대기시간이 평균 2 사이클과 그 이후의 1 사이클에 해당되어 전체 대기시간은 3.5-2-1-1이 된다. 동일한 형태의 어레이를 사용하여 캐쉬에 대한 액세싱이 이루어지기 전에 디렉토리가 먼저 조사되는 상기 방법의 경우 대기시간은 6-1-1-1(디렉토리를 액세스하기 위한 2 사이클, 태그를 비교하기 위한 1 사이클, 및 캐쉬 자체를 액세스하기 위한 3 사이클)이 될 것이다. 매우 중요한 성능 파라메터인 제 1 데이터에 대한 대기시간은 본 발명을 사용하면 6 사이클에서 3.5 사이클로 감소된다. 제 2 워드에 대한 전체 대기시간은 7 사이클에서 5.5 사이클로 감소되고, 페치된 전체 후속 워드들은 종래 기술에서 허용 가능한 사이클보다 1.5 사이클이 더 양호한 값을 갖는다.

캐쉬 (699)의 기록은 종래의 방식으로 달성된다. 즉, 슬롯 (600) 및 (601) 중 어느 슬롯이 올바른 슬롯인지를 정하기 위해 디렉토리 (698)이 먼저 조사되어야 한다. 이러한 동작의 타이밍은 본 명세서에 기술된 3가지 방법 중 어느 것과도 동일한데, 그 이유는 초기 어드레스가 어레이로 전송될 때 SRAM 기록 인에이블 신호가 유효한 것이어야 하기 때문이다.

본 발명의 바람직한 실시예의 방법에 따르면 캐쉬에 대한 액세스가 시작되기 전에 디렉토리를 조사해야 하므로 캐쉬 액세싱에 있어서 액세스 대기시간이 증가되는 것을 회피할 수 있다는 효과가 달성된다.

본 명세서에서는 본 발명의 특정 실시예가 예시 목적으로 기술되었지만, 본 발명의 정신 및 범위를 벗어남이 없이 다양한 변경이 가능하다.

따라서, 본 발명의 보호 범위는 첨부된 청구범위 및 그 균등물에 의해서만 정해진다.

Claims

복수의 캐쉬 슬롯(cache slots)으로 분할되며 디렉토리를 포함하는 다중 연관 캐쉬(multiway associative cache)를 액세스하는 방법에 있어서,

a) 제 1 캐쉬 슬롯을 선택 및 액세싱하는 단계; 및

b) 상기 디렉토리를 조사하는 동안 다른 슬롯들로부터 대응하는 데이터를 페 치하는 단계

를 포함하여,

캐쉬 액세스에 대한 대기시간(latency)이 증가되는 단점을 감소시키는

다중 연관 캐쉬 액세스 방법.
제1항에 있어서,

상기 디렉토리와 복수의 캐쉬 슬롯을 병렬로 액세싱하는 단계를 포함하고, 캐쉬 어드레스 비트는 미리 정해진 값으로 디폴트된 슬롯값에 대응하는 다중 연관 캐쉬 액세스 방법.
제1항에 있어서,

상기 디렉토리와 복수의 캐쉬 슬롯을 병렬로 액세싱하는 단계를 포함하고, 캐쉬 어드레스 비트는 사용된 마지막 슬롯에 따라 정해지는 슬롯값에 대응하는 다중 연관 캐쉬 액세스 방법.
캐쉬를 액세싱하기 위한 시스템에 있어서,

a) 복수의 캐쉬 슬롯(cache slots)으로 분할되는 다중 연관 캐쉬(multiway associative cache);

b) 디렉토리; 및

c) 캐쉬 어드레스에 응답하여 제 1 캐쉬 슬롯을 선택 및 액세싱하고, 그 후 올바른 캐쉬 슬롯을 찾기 위해 상기 디렉토리를 조사하는 동시에 다른 캐쉬 슬롯을 선택 및 액세싱하는 제어 수단을 포함하며,

상기 제어 수단은 성공적인 디렉토리 조사에 추가로 응답하여 올바른 캐쉬 슬롯을 계속하여 액세싱하여,

캐쉬 액세스에 대한 대기시간(latency)이 증가되는 단점을 감소시키는

캐쉬 액세싱 시스템.
제4항에 있어서,

캐쉬 어드레스의 비트가 미리 정해진 값으로 디폴트된 슬롯값에 대응하는 캐쉬 액세싱 시스템.
제4항에 있어서,

캐쉬 어드레스의 비트가 사용된 마지막 슬롯에 따라 정해지는 슬롯값에 대응하는 캐쉬 액세싱 시스템.