JP2586112B2 - アドレス変換テーブルのアクセス制御方式 - Google Patents
アドレス変換テーブルのアクセス制御方式Info
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- JP2586112B2 JP2586112B2 JP63174752A JP17475288A JP2586112B2 JP 2586112 B2 JP2586112 B2 JP 2586112B2 JP 63174752 A JP63174752 A JP 63174752A JP 17475288 A JP17475288 A JP 17475288A JP 2586112 B2 JP2586112 B2 JP 2586112B2
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Description
【発明の詳細な説明】 〔概 要〕 データ処理装置において論理アドレスと物理アドレス
との対応示すアドレス変換テーブルへのアクセス制御に
関し、 複数の中央処理装置によるアドレス変換テーブルの共
有化を可能とすることを目的とし、 各エントリに該エントリが管理するメモリ領域への参
照ならびに書込みのあったことを示す情報を備えたアド
レス変換テーブルを格納するメモリを、それぞれメモリ
管理ユニットを備えた複数の中央処理装置が共有するシ
ステムにおいて、メモリ管理ユニット内に、高速にアド
レス変換を行う小容量の高速メモリからなる変換索引バ
ッフアと、要求された論理アドレスが変換索引バッフア
になかったとき動作し変換索引バッフアへの登録を行う
動的アドレス変換機構と、アドレス変換テーブルに対す
る読出し・変更・書込みの一連の処理を不可分な処理と
してこの間共通バスのロックを指示するロック指示手段
と、ロック指示に応じて共通バスへのアクセス禁止を通
知するロック信号を送出するロック制御機構を備え、一
つのメモリ管理ユニットからアドレス変換テーブルに対
する読出し・変更・書込みの一連の処理を不可分の処理
として、この間他のメモリ管理ユニットによるアクセス
を禁止するよう構成する。
との対応示すアドレス変換テーブルへのアクセス制御に
関し、 複数の中央処理装置によるアドレス変換テーブルの共
有化を可能とすることを目的とし、 各エントリに該エントリが管理するメモリ領域への参
照ならびに書込みのあったことを示す情報を備えたアド
レス変換テーブルを格納するメモリを、それぞれメモリ
管理ユニットを備えた複数の中央処理装置が共有するシ
ステムにおいて、メモリ管理ユニット内に、高速にアド
レス変換を行う小容量の高速メモリからなる変換索引バ
ッフアと、要求された論理アドレスが変換索引バッフア
になかったとき動作し変換索引バッフアへの登録を行う
動的アドレス変換機構と、アドレス変換テーブルに対す
る読出し・変更・書込みの一連の処理を不可分な処理と
してこの間共通バスのロックを指示するロック指示手段
と、ロック指示に応じて共通バスへのアクセス禁止を通
知するロック信号を送出するロック制御機構を備え、一
つのメモリ管理ユニットからアドレス変換テーブルに対
する読出し・変更・書込みの一連の処理を不可分の処理
として、この間他のメモリ管理ユニットによるアクセス
を禁止するよう構成する。
本発明は仮想記憶を用いるデータ処理システムにおけ
るアドレス変換に関し、特に複数の中央処理装置による
アドレス変換テーブルの共有を可能とするアクセス制御
方式に関する。
るアドレス変換に関し、特に複数の中央処理装置による
アドレス変換テーブルの共有を可能とするアクセス制御
方式に関する。
仮想記憶を使用するデータ処理装置では、論理アドレ
スと物理アドレスとの変換を管理するため、メモリ管理
ユニットを備えたものが多い。メモリ管理ユニットに
は、高速メモリに必要な部分を適当な大きさの単位（ペ
ージ）で管理し高速に変換を行う変換索引バッフア（通
常、TLB:Table Lookaside Buffurと呼ぶ）と、TLBに要
求されるページの変換情報がないとき自動的に主記憶上
のアドレス変換テーブルを検索しTLBのエントリの入れ
換えを行う動的アドレス変換機構（通常DAT:Dynamic Ad
dress Translationと呼ばれる）を備えている。
スと物理アドレスとの変換を管理するため、メモリ管理
ユニットを備えたものが多い。メモリ管理ユニットに
は、高速メモリに必要な部分を適当な大きさの単位（ペ
ージ）で管理し高速に変換を行う変換索引バッフア（通
常、TLB:Table Lookaside Buffurと呼ぶ）と、TLBに要
求されるページの変換情報がないとき自動的に主記憶上
のアドレス変換テーブルを検索しTLBのエントリの入れ
換えを行う動的アドレス変換機構（通常DAT:Dynamic Ad
dress Translationと呼ばれる）を備えている。
第４図に示すように、データ処理装置のメモリ管理ユ
ニットにおいては、論理アドレスから物理アドレスへの
変換を動的に行うとき、仮想記憶管理のため、アドレス
変換の最小単位であるページをアクセスしたことがある
か、および、そのページの内容が変更されたかを記憶し
なければならない。以後、アクセスしたことを表す情報
をＲビット、変更したことを表す情報をＭビットと呼
ぶ。ＲビットはTLBに新しいページを入れるために追い
出すべきページを決定するとき最近参照されたかを調べ
るため使用され、Ｍビットは主記憶から追い出すページ
を二次記憶に書き込む必要があるかどうかの決定に使用
する。
ニットにおいては、論理アドレスから物理アドレスへの
変換を動的に行うとき、仮想記憶管理のため、アドレス
変換の最小単位であるページをアクセスしたことがある
か、および、そのページの内容が変更されたかを記憶し
なければならない。以後、アクセスしたことを表す情報
をＲビット、変更したことを表す情報をＭビットと呼
ぶ。ＲビットはTLBに新しいページを入れるために追い
出すべきページを決定するとき最近参照されたかを調べ
るため使用され、Ｍビットは主記憶から追い出すページ
を二次記憶に書き込む必要があるかどうかの決定に使用
する。
大型計算機では、ＲビットやＭビットを物理メモリの
ページに付属して持つことが多く、ＲビットやＭビット
の管理は、メモリに付属した専用ハードウェアで行われ
ていた。このような場合は、以下述べる問題はその専用
ハードウェアの処理で容易に解決できる。
ページに付属して持つことが多く、ＲビットやＭビット
の管理は、メモリに付属した専用ハードウェアで行われ
ていた。このような場合は、以下述べる問題はその専用
ハードウェアの処理で容易に解決できる。
しかし、マイクロプロセッサ関連のメモリ管理ユニッ
トでは、第５図に示すように、ＲビットやＭビットをア
ドレス変換テーブルエントリに記憶しておくことが普通
である。第５図の例では、アドレス変換テーブルエント
リには、物理ページ番号と、Ｒビット、Ｍビットの他に
エントリの有効性を示すＶビットおよびアクセス保護情
報を持っている。この種のメモリ管理ユニットは、R,M
ビットを含んだアドレス変換テーブルエントリを一旦読
み出した後、ＲビットまたはＭビットを変更する必要が
あったときには、アドレス変換テーブルエントリへの書
込みを行う。
トでは、第５図に示すように、ＲビットやＭビットをア
ドレス変換テーブルエントリに記憶しておくことが普通
である。第５図の例では、アドレス変換テーブルエント
リには、物理ページ番号と、Ｒビット、Ｍビットの他に
エントリの有効性を示すＶビットおよびアクセス保護情
報を持っている。この種のメモリ管理ユニットは、R,M
ビットを含んだアドレス変換テーブルエントリを一旦読
み出した後、ＲビットまたはＭビットを変更する必要が
あったときには、アドレス変換テーブルエントリへの書
込みを行う。
第６図に示すように、上記のようなメモリ管理ユニッ
トを持った中央処理装置を複数台接続し、アドレス変換
テーブルを共有した場合に、次のような動作をした場合
に、Ｍビットを保証できなくなる。
トを持った中央処理装置を複数台接続し、アドレス変換
テーブルを共有した場合に、次のような動作をした場合
に、Ｍビットを保証できなくなる。
あるアドレス変換テーブル・エントリ（以下、ATEと
略記する）のＲビットもＭビットも‘0'であったとす
る。
略記する）のＲビットもＭビットも‘0'であったとす
る。
中央処理装置１が、そのATEの規定するページ内のデ
ータへライトしようとしたため、メモリからATEを読み
出した。
ータへライトしようとしたため、メモリからATEを読み
出した。
メモリ中のATEの値:R＝0,M＝０ 中央処理装置２が、同じATEの規定するページ内のデ
ータをリードしようとしたため、メモリからATEを読み
出した。
ータをリードしようとしたため、メモリからATEを読み
出した。
メモリ中のATEの値:R＝0,M＝０ 中央処理装置１が、ライトアクセスをするので、Ｒ＝
1,M＝１にして、ATEを書き替えた。
1,M＝１にして、ATEを書き替えた。
メモリ中のATEの値:R＝1,M＝１ 中央処理装置２が、リードアクセスするので、Ｒ＝１
にして（Ｍはで読んだときのまま０で）、ATEを書き
替えた。
にして（Ｍはで読んだときのまま０で）、ATEを書き
替えた。
メモリ中のATEの値:R＝1,M＝０ この時点で、中央処理装置１がそのATEの規定するペ
ージ内へ、書込みを行ったことが忘れられてしまう。ア
ドレス変換テーブルエントリのＭビットが１になってい
るべきときに０になっていると、そのページ内の変更が
二次記憶へ反映されず、そのページが再び物理ページメ
モリへページインされたときに誤動作してしまう。
ージ内へ、書込みを行ったことが忘れられてしまう。ア
ドレス変換テーブルエントリのＭビットが１になってい
るべきときに０になっていると、そのページ内の変更が
二次記憶へ反映されず、そのページが再び物理ページメ
モリへページインされたときに誤動作してしまう。
従って、従来の方法では、アドレス変換テーブルを同
時に複数の中央処理装置で共有することはできないとい
う問題があった。
時に複数の中央処理装置で共有することはできないとい
う問題があった。
本発明が解決しようとする課題は、このような従来の
問題点を解消したアドレス変換テーブルアクセス方式を
提供することにある。
問題点を解消したアドレス変換テーブルアクセス方式を
提供することにある。
第１図は、上述した課題を解決するための手段の原理
を示すブロック図である。
を示すブロック図である。
図において、１は中央処理装置であり、２はメモリで
ある。
ある。
11はメモリ管理ユニットであり、命令の実行中に論理
アドレスから物理アドレスへの変換を実行する。
アドレスから物理アドレスへの変換を実行する。
21はアドレス変換テーブルであり、論理アドレスに対
応する物理アドレスを格納する。
応する物理アドレスを格納する。
111は変換索引バッフア（TLB）であり、高速にアドレ
ス変換を行う小容量の高速メモリからなる。
ス変換を行う小容量の高速メモリからなる。
112は動的アドレス変換機構であり、要求された論理
アドレスが変換索引バッフア111になかったとき動作しT
LBの内容の入れ換えを行う。
アドレスが変換索引バッフア111になかったとき動作しT
LBの内容の入れ換えを行う。
113はロック指示手段であり、アドレス変換テーブル2
1に対する読出し・変更・書込みの一連の処理を不可分
な処理としてこの間共通バスのロックを指示する。
1に対する読出し・変更・書込みの一連の処理を不可分
な処理としてこの間共通バスのロックを指示する。
114はロック制御機構であり、ロック指示に応じて共
通バスへのアクセス禁止を通知するロック信号を送出す
る。
通バスへのアクセス禁止を通知するロック信号を送出す
る。
30は共通バスであり、物理アドレスバス31、データバ
ス32、および物理アドレスバス31へのアクセス禁止を通
知するロック信号線40からなる。
ス32、および物理アドレスバス31へのアクセス禁止を通
知するロック信号線40からなる。
従来の方法においての問題点は、アドレス変換テーブ
ルエントリを、読み出し、変更し、書き込むまでの操作
を行う間に、他の中央処理装置が同じエントリを読み出
してしまう点にある。
ルエントリを、読み出し、変更し、書き込むまでの操作
を行う間に、他の中央処理装置が同じエントリを読み出
してしまう点にある。
そこで、本発明では、アドレス変換テーブルエントリ
を、読み出し、変更し、書き込むまでの操作（通常、リ
ード・モディファイ・ライトと呼ばれる）を、不可分操
作とし、その間に他の中央処理装置がそのエントリを読
出しすることを禁止するようにしたものである。
を、読み出し、変更し、書き込むまでの操作（通常、リ
ード・モディファイ・ライトと呼ばれる）を、不可分操
作とし、その間に他の中央処理装置がそのエントリを読
出しすることを禁止するようにしたものである。
そのため、ロック指示手段113が、アクセス変換テー
ブル21に対する読出し・変更・書込み（エントリの内容
を読み出し、内容を変更してエントリに書き込む）の一
連の処理を不可分な処理とし、この間動的アドレス変換
機構112へロックを指示する。動的アドレス変換機構112
は、ロック指示手段113からのロック指示とその他の要
因によるロック指示と併せてロック制御機構114にロッ
ク指示し、ロック制御機構114はこれらのロック指示に
応じてロック信号を送出する。
ブル21に対する読出し・変更・書込み（エントリの内容
を読み出し、内容を変更してエントリに書き込む）の一
連の処理を不可分な処理とし、この間動的アドレス変換
機構112へロックを指示する。動的アドレス変換機構112
は、ロック指示手段113からのロック指示とその他の要
因によるロック指示と併せてロック制御機構114にロッ
ク指示し、ロック制御機構114はこれらのロック指示に
応じてロック信号を送出する。
ロック指示手段113によるアドレス変換テーブル21へ
の読出し・変更・書込み処理の不可分化ロック指示は、
中央処理装置が単独で動作している状態ではバスロック
の必要はなく、バスロックの間他のデバイスによるバス
使用が遅れることとなるので、ソフトウェアによりロッ
ク指示手段に対して不可分とすることを指示する情報を
設定したときのみ不可分化するようにすることもでき
る。
の読出し・変更・書込み処理の不可分化ロック指示は、
中央処理装置が単独で動作している状態ではバスロック
の必要はなく、バスロックの間他のデバイスによるバス
使用が遅れることとなるので、ソフトウェアによりロッ
ク指示手段に対して不可分とすることを指示する情報を
設定したときのみ不可分化するようにすることもでき
る。
これによって、前述のような一つのメモリ管理機構に
よるATE読出しから書込みの間に他のメモリ管理ユニッ
トが同一のATEを読むことはなくなる。
よるATE読出しから書込みの間に他のメモリ管理ユニッ
トが同一のATEを読むことはなくなる。
以下第２図および第３図に示す実施例により、本発明
をさらに具体的に説明する。
をさらに具体的に説明する。
第２図は、本発明の一実施例におけるロック指示手段
およびロック制御機構の構成を示す図である。
およびロック制御機構の構成を示す図である。
図において、回路素子1131〜1136はロック指示手段を
構成し、回路素子1141〜1149はロック制御機構を形成す
る。
構成し、回路素子1141〜1149はロック制御機構を形成す
る。
インバータ1131,1132はスイッチを構成し、インバー
タ1133,1134はラッチを構成する。Ｒと記されたインバ
ータ1134はインバータ1133に対して弱い帰還を成し、ラ
ッチを構成するが入力には支配される。制御データバス
の１ビット（アドレス変換テーブルへのアクセスの不可
分化を指示するビット）はインバータ1132に入力され、
特定の命令又は特定のオペランドで定まる入力指示がイ
ンバータ1131に入力され、入力指示が“1"のときスイッ
チが開かれ、制御データバスの１ビット（負論理）の値
がラッチされる。このラッチの状態はAND回路1141に入
力されると共に、AND回路1135に入力され、出力指示が
あれば、その値はドライバ1136を経て制御データバスの
１ビットに帰還され、読むことも可能となる。
タ1133,1134はラッチを構成する。Ｒと記されたインバ
ータ1134はインバータ1133に対して弱い帰還を成し、ラ
ッチを構成するが入力には支配される。制御データバス
の１ビット（アドレス変換テーブルへのアクセスの不可
分化を指示するビット）はインバータ1132に入力され、
特定の命令又は特定のオペランドで定まる入力指示がイ
ンバータ1131に入力され、入力指示が“1"のときスイッ
チが開かれ、制御データバスの１ビット（負論理）の値
がラッチされる。このラッチの状態はAND回路1141に入
力されると共に、AND回路1135に入力され、出力指示が
あれば、その値はドライバ1136を経て制御データバスの
１ビットに帰還され、読むことも可能となる。
本実施例の処理装置では、インタロック付き命令を備
えており、例えば、BSETI（set a bit with interlocke
d）は、バスのロックを行い、指定されたビットの値を
反転し特定場所に格納し、さらに指定されたビット“1"
にセットする命令であり、CSI（compare and store（in
terlocked））は、バスのロックを行い、デスティネー
ションオペランドと比較オペランドを比較し、その結果
を判定し内容を更新する命令である。
えており、例えば、BSETI（set a bit with interlocke
d）は、バスのロックを行い、指定されたビットの値を
反転し特定場所に格納し、さらに指定されたビット“1"
にセットする命令であり、CSI（compare and store（in
terlocked））は、バスのロックを行い、デスティネー
ションオペランドと比較オペランドを比較し、その結果
を判定し内容を更新する命令である。
第２図の下側のバスロックアクセス信号は、命令デコ
ードの結果により、これらのインタロック付き命令のロ
ックをかけるオペランドアクセスであることを示す信号
である。アドレス変換テーブルアクセス信号は、動的ア
ドレス変換機構から指示される。
ードの結果により、これらのインタロック付き命令のロ
ックをかけるオペランドアクセスであることを示す信号
である。アドレス変換テーブルアクセス信号は、動的ア
ドレス変換機構から指示される。
AND回路1141には、アドレス変換テーブルアクセス信
号とラッチ（1133,1134）の値が入力され、ラッチの値
が“0"、アドレス変換テーブルアクセス信号が“1"のと
き出力が“1"となる。NOR回路1142には、AND回路1141の
出力とバスロックアクセス信号が入力され、バスロック
アクセスであるとき、またはアドレス変換テーブルアク
セスでありラッチが“0"にラッチされているときに出力
が“0"となる。
号とラッチ（1133,1134）の値が入力され、ラッチの値
が“0"、アドレス変換テーブルアクセス信号が“1"のと
き出力が“1"となる。NOR回路1142には、AND回路1141の
出力とバスロックアクセス信号が入力され、バスロック
アクセスであるとき、またはアドレス変換テーブルアク
セスでありラッチが“0"にラッチされているときに出力
が“0"となる。
インバータ1144,1145はスイッチを構成し、AND回路11
46とインバータ1147はラッチ回路を構成しており、バス
サイクル開始信号によりゲートが開かれ、NOR回路1142
の出力値が“0"であり、AND回路1143の出力が“0"であ
るときは、ラッチされて出力が“1"となり、インバータ
1148,1149を経て＊ロック信号（＊は逆論理を示す）が
“1"にラッチされ、ロックが掛けられる。バスロックサ
イクル終了信号はバスロックしている必要がなくなった
とき、その出力が“1"となり、ラッチ（1146,1147）が
外され、＊ロック信号は“0"となり、ロックは解かれ
る。
46とインバータ1147はラッチ回路を構成しており、バス
サイクル開始信号によりゲートが開かれ、NOR回路1142
の出力値が“0"であり、AND回路1143の出力が“0"であ
るときは、ラッチされて出力が“1"となり、インバータ
1148,1149を経て＊ロック信号（＊は逆論理を示す）が
“1"にラッチされ、ロックが掛けられる。バスロックサ
イクル終了信号はバスロックしている必要がなくなった
とき、その出力が“1"となり、ラッチ（1146,1147）が
外され、＊ロック信号は“0"となり、ロックは解かれ
る。
これによって、入力指示によりロックが指示されてい
るときは、アクセス変換テーブルアクセスがあれば、そ
のバスサイクルの間バスはロックされる。インタロック
付き命令の場合は、バスロックアクセス信号オンの間バ
スロックされる。
るときは、アクセス変換テーブルアクセスがあれば、そ
のバスサイクルの間バスはロックされる。インタロック
付き命令の場合は、バスロックアクセス信号オンの間バ
スロックされる。
第３図は、本実施例におけるリード・モディファイ・
ライトのバスロック動作を示すタイムチャートである。
ライトのバスロック動作を示すタイムチャートである。
最も上段はバスロック信号を示し、その次の段はアド
レス（Ａ）信号を示し、その次の段は読出しか書込み
（R/W）かを示す信号である。アドレス信号中斜線を施
して示したのは何も行われない部分、即ち、リード・モ
ディファイ・ライトのモディファイの部分である。
レス（Ａ）信号を示し、その次の段は読出しか書込み
（R/W）かを示す信号である。アドレス信号中斜線を施
して示したのは何も行われない部分、即ち、リード・モ
ディファイ・ライトのモディファイの部分である。
次の段はアドレスストローブ（AS）であり、これが下
側（ロー）にあるときアドレス信号が有効であることを
示し、その次の段はデータストローブ（DS）であり、こ
れが下側（ロー）にあるとき、その次の段のデータ
（Ｄ）が有効であることを示す。
側（ロー）にあるときアドレス信号が有効であることを
示し、その次の段はデータストローブ（DS）であり、こ
れが下側（ロー）にあるとき、その次の段のデータ
（Ｄ）が有効であることを示す。
その次の段のSDCは、シンクロナス・データ・コンプ
リートであり、読出し時にはメモリ側からデータバスに
データを載せたことを示し、書込み時にはメモリへの書
込みが完了したことを示し、メモリサイクルを終了して
もよいことを示す。
リートであり、読出し時にはメモリ側からデータバスに
データを載せたことを示し、書込み時にはメモリへの書
込みが完了したことを示し、メモリサイクルを終了して
もよいことを示す。
最も下の段はロック信号（LOC）を示し、リードアク
セスが行われると，ライトの終わりまでオン（ロー側）
となることを示している。
セスが行われると，ライトの終わりまでオン（ロー側）
となることを示している。
以上説明のように本発明によれば、Ｒビット、Ｍビッ
トを含むアクセス変換テーブルを複数の中央処理装置か
ら共有することができ、これにより、密結合型マルチプ
ロセッサ・システムの構築を容易化する効果がある。
トを含むアクセス変換テーブルを複数の中央処理装置か
ら共有することができ、これにより、密結合型マルチプ
ロセッサ・システムの構築を容易化する効果がある。
第１図は本発明の原理を示すブロック図、 第２図は本発明の一実施例におけるロック指示およびロ
ック制御回路の構成を示す図、 第３図は本発明の一実施例の動作を示すタイムチャー
ト、 第４図はメモリ管理ユニット持ったデータ処理装置を示
す図、 第５図はアドレス変換テーブルエントリの例を示す図、 第６図は複数の中央処理装置がアドレス変換テーブルを
共有する例を示す図である。 図面において、 １は中央処理装置、２はメモリ、 11はメモリ管理ユニット、 21はアドレス変換テーブル、 111は変換索引バッフア（TLB）、 112は動的アドレス変換機構、 113はロック指示手段、114はロック制御機構、 1131〜1134,1144,1145,1147〜1149はインバータ、 1135,1141,1146はAND回路、 1142はNOR回路、1136はドライバ、 をそれぞれ示す。
ック制御回路の構成を示す図、 第３図は本発明の一実施例の動作を示すタイムチャー
ト、 第４図はメモリ管理ユニット持ったデータ処理装置を示
す図、 第５図はアドレス変換テーブルエントリの例を示す図、 第６図は複数の中央処理装置がアドレス変換テーブルを
共有する例を示す図である。 図面において、 １は中央処理装置、２はメモリ、 11はメモリ管理ユニット、 21はアドレス変換テーブル、 111は変換索引バッフア（TLB）、 112は動的アドレス変換機構、 113はロック指示手段、114はロック制御機構、 1131〜1134,1144,1145,1147〜1149はインバータ、 1135,1141,1146はAND回路、 1142はNOR回路、1136はドライバ、 をそれぞれ示す。
Claims (2)
- 【請求項１】各エントリに該エントリが管理するメモリ
領域への参照ならびに書込みのあったことを示す情報を
備えたアドレス変換テーブルを格納するメモリを、それ
ぞれメモリ管理ユニットを備えた複数の中央処理装置が
共有するシステムにおいて、 上記メモリ管理ユニット内に、 高速アドレス変換を行う小容量の高速メモリからなる変
換索引バッファと、 要求された論理アドレスが変換索引バッファになかった
とき動作し変換索引バッファへの登録を行う動的アドレ
ス変換機構と、 アドレス変換テーブルに対する読出し・変更・書込みの
一連の処理を不可分な処理としてこの間共通バスのロッ
クを指示するロック指示手段と、 ロック指示に応じて共通バスへのアクセス禁止を通知す
るロック信号を送出するロック制御機構を備え、 一つのメモリ管理ユニットからアドレス変換テーブルに
対する読出し・変更・書込みの一連の処理を不可分な処
理として、この間他のメモリ管理ユニットによるアクセ
スを禁止するよう構成したことを特徴とするアドレス変
換テーブルのアクセス制御方式。 - 【請求項２】上記ロック指示手段による読出し・変更・
書込みの一連の処理を不可分化しロックを指示する動作
を有効化するための、ソフトウェアにより設定可能な不
可分指示情報を備えるよう構成したことを特徴とする請
求項１記載のアドレス変換テーブルのアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174752A JP2586112B2 (ja) | 1988-07-13 | 1988-07-13 | アドレス変換テーブルのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174752A JP2586112B2 (ja) | 1988-07-13 | 1988-07-13 | アドレス変換テーブルのアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223458A JPH0223458A (ja) | 1990-01-25 |
| JP2586112B2 true JP2586112B2 (ja) | 1997-02-26 |
Family
ID=15984064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174752A Expired - Fee Related JP2586112B2 (ja) | 1988-07-13 | 1988-07-13 | アドレス変換テーブルのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586112B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008525894A (ja) * | 2004-12-22 | 2008-07-17 | インテル・コーポレーション | メディアメモリシステム |
| US8667249B2 (en) | 2004-12-22 | 2014-03-04 | Intel Corporation | Systems and methods exchanging data between processors through concurrent shared memory |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2933036B2 (ja) * | 1996-11-29 | 1999-08-09 | 日本電気株式会社 | 中空パッケージ |
| GB2514107B (en) * | 2013-05-13 | 2020-07-29 | Advanced Risc Mach Ltd | Page table data management |
| WO2015061731A1 (en) | 2013-10-27 | 2015-04-30 | Advanced Micro Devices, Inc. | Input/output memory map unit and northbridge |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184549A (ja) * | 1986-02-07 | 1987-08-12 | Nec Corp | 共有メモリ占有機能付端末装置 |
-
1988
- 1988-07-13 JP JP63174752A patent/JP2586112B2/ja not_active Expired - Fee Related
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| US10691612B2 (en) | 2004-12-22 | 2020-06-23 | Intel Corporation | System and methods exchanging data between processors through concurrent shared memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223458A (ja) | 1990-01-25 |
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