JPS6141023B2 - - Google Patents
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- Publication number
- JPS6141023B2 JPS6141023B2 JP58119015A JP11901583A JPS6141023B2 JP S6141023 B2 JPS6141023 B2 JP S6141023B2 JP 58119015 A JP58119015 A JP 58119015A JP 11901583 A JP11901583 A JP 11901583A JP S6141023 B2 JPS6141023 B2 JP S6141023B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- real
- main memory
- tlb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は情報処理装置の制御に関するもので、
論理アドレスから実アドレスへの変換の高速化の
ため設けられたバツフアメモリTLBの制御に係
るものである。
論理アドレスから実アドレスへの変換の高速化の
ため設けられたバツフアメモリTLBの制御に係
るものである。
(2) 従来技術と問題点
論理アドレスによるプログラミングが許容され
る情報処理装置においては変換モードの場合主記
憶上に展開したアドレス変換テーブルから得た値
と論理アドレスの下位の値を用いて実アドレスへ
の変換が行われる。そして主記憶にアクセスする
度にアドレスの変換処理を行なわなければならな
い。そのためこれらのアドレス変換に要する時間
を短縮するため、アクセスタイムの速い素子で作
られたバツフアメモリTLBを内蔵して、これ
に、その時点でのアクセス頻度の高い領域の論理
アドレスを実アドレスとの対応表にして格納して
おき、主記憶へのアクセスに際しては、まず前記
バツフアメモリにアクセスして該当する論理アド
レスの領域が存在すればこれにより直ちに実アド
レスを算出し、また、求める論理アドレスの領域
が存在しないときは、前記主記憶上のアドレス変
換テーブルを参照してアドレス変換を行なうと共
に、該アドレス変換テーブルの該当する部分をバ
ツフアメモリTLBに書き込んでおくと云う方式
を採ることが多い。
る情報処理装置においては変換モードの場合主記
憶上に展開したアドレス変換テーブルから得た値
と論理アドレスの下位の値を用いて実アドレスへ
の変換が行われる。そして主記憶にアクセスする
度にアドレスの変換処理を行なわなければならな
い。そのためこれらのアドレス変換に要する時間
を短縮するため、アクセスタイムの速い素子で作
られたバツフアメモリTLBを内蔵して、これ
に、その時点でのアクセス頻度の高い領域の論理
アドレスを実アドレスとの対応表にして格納して
おき、主記憶へのアクセスに際しては、まず前記
バツフアメモリにアクセスして該当する論理アド
レスの領域が存在すればこれにより直ちに実アド
レスを算出し、また、求める論理アドレスの領域
が存在しないときは、前記主記憶上のアドレス変
換テーブルを参照してアドレス変換を行なうと共
に、該アドレス変換テーブルの該当する部分をバ
ツフアメモリTLBに書き込んでおくと云う方式
を採ることが多い。
この様な方式では、システム制御上の理由など
で、制御プログラムOSにより主記憶上のアドレ
ス変換テーブルの内容の一部が変更されて、論理
アドレスと実アドレスの対応が変つたときには、
すでにTLBに書き込まれている内容を調べて該
当するアドレスがあればこれを無効にして誤つた
アドレスによるアクセスを防止しなければならな
い。
で、制御プログラムOSにより主記憶上のアドレ
ス変換テーブルの内容の一部が変更されて、論理
アドレスと実アドレスの対応が変つたときには、
すでにTLBに書き込まれている内容を調べて該
当するアドレスがあればこれを無効にして誤つた
アドレスによるアクセスを防止しなければならな
い。
そのため、無効化すべき実アドレスが生じたと
き、該実アドレスを格納する専用のレジスタを設
けておいて、TLBの各エントリから読み出した
実アドレスと前記レジスタの内容を比較して、そ
れが一致するとき該当するエントリに無効表示を
すると云う制御が行なわれている。
き、該実アドレスを格納する専用のレジスタを設
けておいて、TLBの各エントリから読み出した
実アドレスと前記レジスタの内容を比較して、そ
れが一致するとき該当するエントリに無効表示を
すると云う制御が行なわれている。
従来、回路製作上、無効化すべき実アドレスを
格納するレジスタを設けるときその配線の本数が
多い（例えば32本以上）ため回路が複雑となる問
題点があつた。そのため、該レジスタを設けず、
主記憶にアクセスするとき、その実アドレスを格
納するためのメモリアドレスレジスタを兼用する
方法が採られることがある。
格納するレジスタを設けるときその配線の本数が
多い（例えば32本以上）ため回路が複雑となる問
題点があつた。そのため、該レジスタを設けず、
主記憶にアクセスするとき、その実アドレスを格
納するためのメモリアドレスレジスタを兼用する
方法が採られることがある。
一方、中、小規模の情報処理装置においては、
転送装置から主記憶へのアクセスを情報処理装置
を経由してサイクルスチールによつて行なう方式
のものがあり、この場合は、転送装置がアクセス
する主記憶の実アドレスを情報処理装置のメモリ
アドレスレジスタに格納する。（転送装置はTLB
を使わないで実アドレスでアクセスする）この場
合、転送装置は、情報処理装置の制御とは非同期
的に動作し、転送装置からのアクセス要求は、あ
まり遅らすことができないのでTLBの無効処理
中にも転送装置のアクセス要求を処理することが
あり、この場合レジスタを兼用しているとメモリ
アドレスレジスタに格納された転送装置がアクセ
スするための実アドレスが無効アドレスと誤認さ
れて不都合が生ずると云う欠点があるのでTLB
の無効処理を行なうために実アドレスを格納する
レジスタとメモリアドレスレジスタとを兼用する
ことは出来なかつた。
転送装置から主記憶へのアクセスを情報処理装置
を経由してサイクルスチールによつて行なう方式
のものがあり、この場合は、転送装置がアクセス
する主記憶の実アドレスを情報処理装置のメモリ
アドレスレジスタに格納する。（転送装置はTLB
を使わないで実アドレスでアクセスする）この場
合、転送装置は、情報処理装置の制御とは非同期
的に動作し、転送装置からのアクセス要求は、あ
まり遅らすことができないのでTLBの無効処理
中にも転送装置のアクセス要求を処理することが
あり、この場合レジスタを兼用しているとメモリ
アドレスレジスタに格納された転送装置がアクセ
スするための実アドレスが無効アドレスと誤認さ
れて不都合が生ずると云う欠点があるのでTLB
の無効処理を行なうために実アドレスを格納する
レジスタとメモリアドレスレジスタとを兼用する
ことは出来なかつた。
(3) 発明の目的
本発明は転送装置の主記憶へのアクセスを情報
処理装置を経由して行なう方式であつて、論理ア
ドレスの実アドレスへの変換を高速で行なうため
のTLBを有する情報処理装置において、該TLB
の内容の部分的な無効処理（パージ）を行なう
際、無効処理の対象となる実アドレスを格納すべ
きレジスタを、メモリアドレスレジスタと共通に
することが可能であるような、単純な回路構成の
装置を提供することを目的としている。
処理装置を経由して行なう方式であつて、論理ア
ドレスの実アドレスへの変換を高速で行なうため
のTLBを有する情報処理装置において、該TLB
の内容の部分的な無効処理（パージ）を行なう
際、無効処理の対象となる実アドレスを格納すべ
きレジスタを、メモリアドレスレジスタと共通に
することが可能であるような、単純な回路構成の
装置を提供することを目的としている。
(4) 発明の構成
そしてこの目的は本発明によれば特許請求の範
囲に記載のとおり、論理アドレスを主記憶上の実
アドレスに変換するための対応表の一部を内蔵す
るバツフアメモリに書き込んでおいて、主記憶へ
のアクセスに際し該バツフアメモリを参照して実
アドレスを得る方式であつて、かつ転送装置の主
記憶へのアクセスをサイクルスチールによつて処
理するような情報処理装置において、すでに前記
バツフアメモリに書き込んである一部の実アドレ
スが無効になつたとき、該無効実アドレスを、主
記憶にアクセスする際アクセス先の実アドレスを
格納するためのメモリアドレスレジスタに格納し
て、該メモリアドレスレジスタの出力とバツフア
メモリから出力された実アドレスを比較して一致
したとき該当するバツフアメモリの情報を無効化
する処理を行なうと共に、該処理中であつて、か
つ情報処理装置が、転送装置の主記憶へのアクセ
スを処理中であるとき前記バツフアメモリの動作
を停止することを特徴とするアドレス変換バツフ
ア制御方式により達成される。
囲に記載のとおり、論理アドレスを主記憶上の実
アドレスに変換するための対応表の一部を内蔵す
るバツフアメモリに書き込んでおいて、主記憶へ
のアクセスに際し該バツフアメモリを参照して実
アドレスを得る方式であつて、かつ転送装置の主
記憶へのアクセスをサイクルスチールによつて処
理するような情報処理装置において、すでに前記
バツフアメモリに書き込んである一部の実アドレ
スが無効になつたとき、該無効実アドレスを、主
記憶にアクセスする際アクセス先の実アドレスを
格納するためのメモリアドレスレジスタに格納し
て、該メモリアドレスレジスタの出力とバツフア
メモリから出力された実アドレスを比較して一致
したとき該当するバツフアメモリの情報を無効化
する処理を行なうと共に、該処理中であつて、か
つ情報処理装置が、転送装置の主記憶へのアクセ
スを処理中であるとき前記バツフアメモリの動作
を停止することを特徴とするアドレス変換バツフ
ア制御方式により達成される。
(5) 発明の実施例
第１図は本発明の１実施例のブロツク図であつ
て、１は論理アドレスレジスタ、２はTLB、３
はTLBクロツク制御回路、４はTLB制御回路、
５は比較回路、６，７はフリツプフロツプ、８は
アンド回路、９はメモリアクセス制御回路、１０
はメモリアドレスレジスタ、１１は主記憶を示し
ている。フリツプフロツプ６はTLBの部分的パ
ージ中であることを表示する信号を保持するもの
であり、フリツプフロツプ７は転送装置が主記憶
にアクセス中であることを表示する信号を保持す
るものである。メモリアドレスレジスタ１０は、
情報処理装置および転送装置が主記憶にアクセス
する際、アクセスすべき実アドレスが格納される
が、また無効になつた実アドレスが生じたとき該
実アドレスを格納して、TLBのエントリの無効
処理を行なう際にも使用される。
て、１は論理アドレスレジスタ、２はTLB、３
はTLBクロツク制御回路、４はTLB制御回路、
５は比較回路、６，７はフリツプフロツプ、８は
アンド回路、９はメモリアクセス制御回路、１０
はメモリアドレスレジスタ、１１は主記憶を示し
ている。フリツプフロツプ６はTLBの部分的パ
ージ中であることを表示する信号を保持するもの
であり、フリツプフロツプ７は転送装置が主記憶
にアクセス中であることを表示する信号を保持す
るものである。メモリアドレスレジスタ１０は、
情報処理装置および転送装置が主記憶にアクセス
する際、アクセスすべき実アドレスが格納される
が、また無効になつた実アドレスが生じたとき該
実アドレスを格納して、TLBのエントリの無効
処理を行なう際にも使用される。
すなわち、無効の実アドレスが生じたとき該実
アドレスは、メモリレジスタ１０に格納されこれ
が、次々と読み出されるTLBの出力の実アドレ
スと比較回路５によつて比較されて、それが一致
したとき、TLB制御回路４によつて該当するエ
ントリに無効表示がなされる。そしてこれらの処
理を行なつている間、フリツプフロツプ６の出力
が“１”となつている。そのとき転送装置が主記
憶にアクセスする条件を生ずると、メモリアクセ
ス制御回路９の出力でフリツプフロツプ７がセツ
トされて“１”を出力し、同時にアクセス先の実
アドレスがメモリアドレスレジスタ１０にセツト
される。このときアンド回路８はフリツプフロツ
プ６とフリツプフロツプ７の両出力を受けて
“１”を出力し、これによりTLBクロツク制御回
路３がTLB制御用のクロツクを停止する。転送
装置の主記憶へのアクセスが終了すると再びメモ
リアドレスレジスタ１０に無効の実アドレスが格
納され、TLB制御用のクロツクが発進してTLB
エントリの無効処理が再開される。
アドレスは、メモリレジスタ１０に格納されこれ
が、次々と読み出されるTLBの出力の実アドレ
スと比較回路５によつて比較されて、それが一致
したとき、TLB制御回路４によつて該当するエ
ントリに無効表示がなされる。そしてこれらの処
理を行なつている間、フリツプフロツプ６の出力
が“１”となつている。そのとき転送装置が主記
憶にアクセスする条件を生ずると、メモリアクセ
ス制御回路９の出力でフリツプフロツプ７がセツ
トされて“１”を出力し、同時にアクセス先の実
アドレスがメモリアドレスレジスタ１０にセツト
される。このときアンド回路８はフリツプフロツ
プ６とフリツプフロツプ７の両出力を受けて
“１”を出力し、これによりTLBクロツク制御回
路３がTLB制御用のクロツクを停止する。転送
装置の主記憶へのアクセスが終了すると再びメモ
リアドレスレジスタ１０に無効の実アドレスが格
納され、TLB制御用のクロツクが発進してTLB
エントリの無効処理が再開される。
このように本実施例では、メモリアドレスレジ
スタ１０を、TLBエントリの無効処理に際して
使用する無効実アドレス格納用レジスタと兼用し
ているが、転送装置から主記憶へのアクセスのた
め、アクセス先の実アドレスがメモリアドレスレ
ジスタ１０に格納されたときは、TLB制御用の
クロツクを停止するので、該実アドレスが無効実
アドレスと誤認されて不都合を生ずることはな
い。転送装置が主記憶へアクセス中であつてもフ
リツプフロツプ６とフリツプフロツプ７が共にセ
ツトされた条件以外では、TLBは通常のアドレ
ス変換やTLBの全エントリを無効化するなどの
処理を実行することが可能であるので、情報処理
装置の性能が低下することはない。
スタ１０を、TLBエントリの無効処理に際して
使用する無効実アドレス格納用レジスタと兼用し
ているが、転送装置から主記憶へのアクセスのた
め、アクセス先の実アドレスがメモリアドレスレ
ジスタ１０に格納されたときは、TLB制御用の
クロツクを停止するので、該実アドレスが無効実
アドレスと誤認されて不都合を生ずることはな
い。転送装置が主記憶へアクセス中であつてもフ
リツプフロツプ６とフリツプフロツプ７が共にセ
ツトされた条件以外では、TLBは通常のアドレ
ス変換やTLBの全エントリを無効化するなどの
処理を実行することが可能であるので、情報処理
装置の性能が低下することはない。
(6) 発明の効果
以上詳細に説明したように本発明の方式によれ
ば転送装置から主記憶へのアクセス制御を分担
し、またTLBを内蔵する情報処理装置におい
て、TLBの部分的無効化処理を行なう際使用す
る無効にすべき実アドレスを格納するレジスタ
を、メモリアドレスレジスタと兼用することが出
来るから、ハードウエア量の少ない簡単な回路構
成の集積回路を構成出来るので、効果は大であ
る。
ば転送装置から主記憶へのアクセス制御を分担
し、またTLBを内蔵する情報処理装置におい
て、TLBの部分的無効化処理を行なう際使用す
る無効にすべき実アドレスを格納するレジスタ
を、メモリアドレスレジスタと兼用することが出
来るから、ハードウエア量の少ない簡単な回路構
成の集積回路を構成出来るので、効果は大であ
る。
第１図は本発明の１実施例のブロツク図であ
る。 １…論理アドレスレジスタ、２…TLB、３…
TLBクロツク制御回路、４…TLB制御回路、５
…比較回路、６，７…フリツプフロツプ、８…ア
ンド回路、９…メモリアクセス制御回路、１０…
メモリアドレスレジスタ、１１…主記憶。
る。 １…論理アドレスレジスタ、２…TLB、３…
TLBクロツク制御回路、４…TLB制御回路、５
…比較回路、６，７…フリツプフロツプ、８…ア
ンド回路、９…メモリアクセス制御回路、１０…
メモリアドレスレジスタ、１１…主記憶。
Claims (1)
- １ 論理アドレスを主記憶上の実アドレスに変換
するための対応表の一部を内蔵するバツフアメモ
リに書き込んでおいて、主記憶へのアクセスに際
し該バツフアメモリを参照して実アドレスを得る
方式であつて、かつ転送装置の主記憶へのアクセ
スをサイクルスチールによつて処理するような情
報処理装置において、すでに前記バツフアメモリ
に書き込んである一部の実アドレスが無効になつ
たとき、該無効実アドレスを、主記憶にアクセス
する際アクセス先の実アドレスを格納するための
メモリアドレスレジスタに格納して、該メモリア
ドレスレジスタの出力とバツフアメモリから出力
された実アドレスを比較して一致したとき該当す
るバツフアメモリの情報を無効化する処理を行な
うと共に、該処理中であつて、かつ情報処理装置
が、転送装置の主記憶へのアクセスを処理中であ
るとき前記バツフアメモリの動作を停止すること
を特徴とするアドレス変換バツフア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119015A JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119015A JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010368A JPS6010368A (ja) | 1985-01-19 |
| JPS6141023B2 true JPS6141023B2 (ja) | 1986-09-12 |
Family
ID=14750872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119015A Granted JPS6010368A (ja) | 1983-06-30 | 1983-06-30 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715776Y2 (ja) * | 1988-11-14 | 1995-04-12 | 河西工業株式会社 | 自動車用ドアトリム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249096A (ja) * | 1988-08-11 | 1990-02-19 | Maruwa Bussan Kk | 合成潤滑剤 |
| EP0616321B1 (en) * | 1993-03-09 | 1998-11-25 | TDK Corporation | Magnetic recording medium |
-
1983
- 1983-06-30 JP JP58119015A patent/JPS6010368A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715776Y2 (ja) * | 1988-11-14 | 1995-04-12 | 河西工業株式会社 | 自動車用ドアトリム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010368A (ja) | 1985-01-19 |
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