JPH0387949A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャッシュメモリの制御方法に係り、特に共有
メモリとキャッシュメモリとの内容の一致をとるための
キャッシュメモリ制御装置に関するものである。

マルチプロセッサシステムは、複数台のプロセッサと共
有メモリを基本とするシステムで、各プロセッサが共有
メモリを使用して並列的に処理を行えるため高性能が得
られるにの様なマルチプロセッサでは、各プロセッサと
共有メモリを結ぶ（８号線を個別に設けると物量が増大
するため、各プロセッサに共通なバスが多く使用されて
いる。

しかし、多数のプロセッサが唯一つの共通バスと共有メ
モリを使用するため、メモリアクセスの競合が発生し、
メモリアクセス時間が長くなるという欠点がある。

この様な欠点を解決するためには、各プロセッサに共有
メモリのデータの一部分をコピーして置くためのキャッ
シュメモリを設けるのが有効である。なぜならば、キャ
ッシュメモリによりメモリアクセス時間は短縮され、ま
た大部分のメモリアクセスがキャッシュメモリを使用し
て行われるので、共通バスや共有メモリの使用回数が減
り、これによりメモリアクセスの競合を減らすことが出
来るからである。

しかし、この様なキャッシュメモリ構成では、他のプロ
セッサが共有メモリにデータを書込んだ場合、そのデー
タのコピーが自分のキャッシュメモリにあると、共有メ
モリとのデータの不一致が生じるため、キャッシュメモ
リ上のデータを更新するか、無効化する必要がある。

一般に、この一致化処理は、共通バス上のメモリアクセ
スを取込み、データの更新を行ったり、無効化したりす
ることで行われるが、従来の構成では、この一致化処理
はプロセッサからのメモリアクセスの処理と競合するた
め、プロセッサからの処理を待たせる必要があった。こ
の処理性能の低下は、共通バスからのメモリアクセスを
貯えるバッファを設ける等の方法で多少は減らすことが
可能であるが、プロセッサ台数の増大とともにその影響
は無視出来ないものとなっている。

本発明の目的は、上記した従来技術の欠点をなくシ、プ
ロセッサの台数が増大した場合でも、プロセッサの処理
性能の低下を起こさずに、キャッシュメモリと共有メモ
リとのデータの一致を保てるようにしたキャッシュメモ
リの制御装置を提偶することにある。

本発明は複数個のプロセッサのうち少なくとも１個に設
けられたキャッシュメモリと、各プロセッサに共通バス
を介して接続された共有メモリを有し、該キャッシュメ
モリは、該共有メモリのデータの一部であるコピーデー
タを格納するデータ記憶部と、コピーデータの共有メモ
リ上での位置を示す情報（アドレス）を格納するディレ
クトリとを有する、データ処理装置のキャッシュメモリ
制御装置において、該ディレクトリを２個設け、一方の
ディレクトリは、自プロセッサからのキャッシュメモリ
へのメモリアクセス時のアドレスを取込みアドレスチェ
ックを行う自己アドレスチェック手段を備え、他方のデ
ィレクトリは、該共通バスを介しての他プロセッサから
のアドレスを取込み他プロセッサからの共有メモリアク
セスに基づくキャッシュメモリと共有メモリとのデータ
の一致化または該キャッシュメモリの対応するデータの
無効化を行う一致化処理時の共通バス上のアドレスチェ
ックを行う他プロセッサアドレスチェック手段を備え、
てなる。

以下１本発明を図面によって詳細に説明する。

第１図は、共通バスを用いたマルチプロセッサシステム
の代表的な構成を示した図である。各プロセッサ１０．
２０．３０は共通バス６０を通して共有メモリ７０にア
クセスし、またプロセッサ１０．２０には。

共有メモリ７０の一部データのコピーを持つキャッシュ
メモリ４０．５０が接続されている。これらのキャッシ
ュメモリ４０．５０は、それぞれプロセッサ１０゜２０
からのメモリアクセスに対して次の様に動作する。

（１）リードアクセスの時 キャッシュメモリ上に必要なデータが揃っている場合は
、そのデータをプロセッサに渡す、ない場合には共有メ
モリから該当データを読出してプロセッサに渡すと共に
、キャッシュメモリ上にも保持して置く。この時、デー
タと共にそのデータの共有メモリ上でのアドレスも保持
して置く。

（２）ライトアクセス時 ライトアクセス時には、そのデータがキャッシュメモリ
上にある場合には、キャッシュメモリと共有メモリを、
ない場合には共有メモリのみを更新する。これはストア
スルー、ライトスルーと呼ばれる方式である。

第２図は、同期式の共通バスの例を示したものである。

このバスＢはアドレスとデータを分離して周期′ｒ　（
＝ＴＩ＝７２＝・・・・）ごとに転送するものであるが
、本発明は同期式の共通バスであるならば良く、バスの
構成には因らない。そして各周期Ｔｌ　＊　Ｔ２＋・・
・・が２つの区間ｊｌ＋　ｊ２に分割され、これによっ
てキャッシュメモリの時分割制御が後述のように行われ
る。

第３図、第４図、第５Ａ図、第５Ｂ図および第５Ｃ図は
本発明の一実施例の構成及び動作を説明した図である。

第３図のキャッシュメモリは、共有メモリのデータの一
部分をコピーしておくデータ記憶部ｌＯＯと、そのデー
タの共有メモリ上でのアドレスを貯えるディレクトリ８
０と、そのデータの有効性を示す有効ピット９０を持ち
、これらはプロセッサからのメモリアクセス処理と、共
通バス６０上を同期式に転送されるメモリアクセスにも
とづくキャッシュメモリと共有メモリとのデータの一致
化処理とで、第４図に示す様に周期Ｔを１゜とｔ２に時
分割して使用される。ただし第４図では、前者の処理は
ＰｌｐＰ２＊・・・・と書かれた時間帯を使用し、後者
はＢＯ＋Ｂｌ＊・・・・と害かれた時間帯を使用する。

これらの後に付加されている数字は、それぞれのメモリ
アクセスの順番を示している。

次に各場合の動作について第５Ａ図〜第５Ｃ図のフロー
を参考にしながら説明する。

（１）ライトアクセス時（第５Ａ図） プロセッサからのライトアクセス時には、アドレスが第
３図のプロセッサアドレスレジスタ１０１に、ライトデ
ータがライトデータレジスタ１２１に、アクセスキーが
アクセスキーレジスタ１０３にラッチされる。

そこでまず第４図のディレクトリ８０、有効ビット９０
のラインの上のＰ、で示すｔ２時間において。

プロセッサアドレスレジスタ１０１のカラムピット部分
で、セレクタｌＯ８を通して、アドレスとともにプロテ
クションピットを含むディレクトリ８ｏと有効ビット９
０をアクセスし、読み出したアドレスをセレクタ１０７
を通してやって来るプロセッサアドレスレジスタ１０１
のローピット部分とコンパレータ１１２を用いて一致す
るかどうか比較する。これが第５Ａ図のステップＡｔで
ある。ステップＡ２では、この比較結果が一致し、かつ
有効ビット９０が有効であることを示している（これを
ピットと呼ぶ）ならば、ディレクトリ８０から読出した
プロテクションピットと、セレクタ１１０を通してやっ
て来るアクセスキーレジスタ１０３の内容をコンパレー
タ１１３で比較し、プロテクションエラーが発生してい
たならば、ステップＡ３へ移ってそのアクセスを中止し
プロセッサに報告する。エラーがなければ、共通バス６
０が使用可能となるまで共通バス占有要求を出し続ける
。すなわちステップＡ４で共通バス占有要求を出し、ス
テップＡ５でバス使用可能か否かを判定し、これをくり
返す、そして共通バス６０が使用可能となったサイクル
から、ステップＡ６においてアドレスとライトデータと
アクセスキーをゲート１２３．１２２．１２４を通して
共通バス６０へ送出する。以上がバスサイクルの各ｔ２
時間内に行われる。そしてヒツトした場合のみ、上記最
後のｔ２時間の次の１．時間にライトデータレジスタ１
２１の内容をセレクタ１２０を通してデータ記憶部１０
０に書込む、これは第４図の記憶部１００のライン上の
Ｐｌに相当する。またこのデータ記憶部１００への書込
みの位置は、セレクタ１０９を通してプロセッサアドレ
スレジスタ１０１から与えられる。

（２）リードアクセス時（第５Ｂ図） プロセッサからのリードアクセス時には、アドレスがプ
ロセッサアドレスレジスタ１０１に、アクセスキーがア
クセスキーレジスタ１０３にラッチされる。以降のディ
レクトリ、有効ピットチエツク（ステップＡＩ）、プロ
テクションチエツク（ステップＡ２）、およびエラー時
の報告（ステップＡ３）は、（１）のライトアクセス時
と同じで、例えば第４図のディレクトリ８０等のライン
上のＩ’１（ｔｚ待時間に行われる。そしてヒツトか否
かがステップＡ８で（ｔｚ待時間検査され、ヒツトの時
はステップＡ９へ移って、次のサイクルの１．時間（第
４図記憶部１００のライン上のＰＬ）にプロセッサアド
レスレジスタ１０１からセレクタ１０９を通して与えら
れるアドレスでデータ記憶部１００の内容を読出し、セ
レクタ１１１を通してプロセッサにデータを返送する。

逆にステップＡ８でミスの場合には、（１）の場合と同
様にステップＡ４．Ａ５により共通バス６０を占有し、
ステップＡＩＯでアドレスとアクセスキーを共有メモリ
へ転送する。そして、次のサイクルのｔｚ待時間ディレ
クトリ８０にアドレスを、有効ビット９０を有効である
方にセットし、ディレクトリ８０のプロテクションピッ
ト部分には只今共有メモリをアクセス中であることを示
すダミーのプロテクションビットを格納する（ステップ
Ａ　１１）。

これが何故必要かは次の（３）で説明する。その後、共
有メモリからリードデータと、プロテクションピットが
転送されて来たら、ステップＡ１２でそれぞれをリード
データレジスタ１０５とプロテクションレジスタ１０４
にラッチし１次のステップＡ１３でｔ１時間にデータ記
憶部１００へ、またｔ２時間にディレクトリ８０に格納
するとともに、ステップＡ１４でプロセッサにそのデー
タを返送する。

（３）データ更新（第５Ｃ図〉 メモリアクセスが共通バス６０上を転送されている（ス
テップＡ　１５）場合は、ステップＡ１６でそのアドレ
スを共通バスアドレスレジスタ１０２に、アクセスキー
をプロテクションレジスタ１０４に、データをリードデ
ータレジスタ１０５にラッチする。

この他、第３図には示していないが、そのメモリアクセ
スがリードであるかライトであるかを示す情報やどのプ
ロセッサから出されたかを示す情報もラッチされる。そ
して、ステップＡ１７でセレクタ１０７．１０８．１１
０を共通バス側に倒し、ｔ１時間にディレクトリ、有効
ビット、プロテクションチエツクを前と同様に行う、こ
れは例えば第４図のディレクトリ８０等のライン上のＢ
−に行われる。チエツクしたメモリアクセスがヒツトし
プロテクションエラーがなく、かつそれが他プロセッサ
からのライトアクセスであるならば、ステップＡ１８で
セレクタ１０９を共通バス側に倒し次のｔ２時間に、リ
ードデータレジスタ１０５の内容でデータ記憶部１００
の更新を行う、これは第４図の記憶部１００のライン上
の８１で行われる。チエツクした結果が上記の場合以外
には、メモリアクセスが他プロセッサからのライトアク
セスであり、かつヒツトしているが、さらにステップＡ
１９（ｔ２時間）でプロテクションエラーをチエツクし
、エラー発生時には、それが只今共有メモリをアクセス
中であることを示すダミーのプロテクションピットによ
って起こされたものでない限り（ステップＡ２１で判定
）。

そのライトアクセスは共有メモリ上でも拒絶されるので
処理を行わない（Ａ２０）。プロテクションエラーがダ
ミーのプロテクションビットによって起こされた場合に
は、そのプロセッサがそのデータを共有メモリ上から読
出している最中であり、現時点でデータの更新を行って
も、このリードアクセスで古いリードデータを読出して
来て、再度データの更新を行ってしまい、キャッシュメ
モリ上には古いデータが残ってしまう、従って、この場
合にはステップＡ２２（ｔｌｕ３間）で有効ビット９０
をクリアすることによって無効化を行う。なお、プロセ
ッサには古いデータが戻されることになるが、プロセッ
サから共有メモリにそのメモリアクセスが出された時点
はライトアクセスより前であるので問題はない。

以上説明した様に、プロセッサからのメモリアクセス処
理と、キャッシュメモリと共有メモリとの一致化処理と
は１時分割的に記憶部１００とディレクトリ８０等を交
互に作動させているから競合することはない。

さらに本実施例によれば、キャッシュメモリの無効化の
回数が減少するので、ヒツト率が向上する効果がある。

第６図、第７図、第８図は本発明の他の実施例の構成及
び動作を説明した図である。第６図のキャッシュメモリ
は前の場合と同様にディレクトリ８０、有効ビット９０
、データ記憶部１００を持つが、異なる点はデータ記憶
部１００がプロセッサからのメモリアクセスの処理だけ
に使用されることである。従ってキャッシュメモリと共
有メモリとのデータの一致化処理は、有効ビット９０を
クリアすること、すなわち無効化することによって行う
、各部分の時分割の様子を第７図に示すがこの図で用い
ている記号は第４図のものと同じである。

次に無効化の処理をこれらの図を用いて説明する。メモ
リアクセスが共通バス６０上を転送されている場合（Ａ
３０）は、そのアドレスを共通バスアドレスレジスタ１
０２にラッチする（ステップＡ３１）。

この他、第６図には示していないが、そのメモリアクセ
スがリードであるかライトであるかを示す情報などのプ
ロセッサから出されたかを示す情報もラッチされる。そ
してセレクタ１０７．１０８を共通バス側に倒し、ステ
ップＡ３２でｔ２時間にディレクトリ８０のチエツクを
行う。そして、そのメモリアクセスが他プロセッサのラ
イトアクセスであり。

かつコンパレータ１１２の結果が一致している場合には
、ステップＡ３３で共通バスアドレスレジスタ１０２の
カラムピット部分を無効化カラムアドレスレジスタ１１
７にラッチし、ステップＡ３４で次の１１時間に有効ビ
ットのクリアを行う。

従って、この場合もプロセッサからのメモリアクセス処
理と、キャッシュメモリと共有メモリとの一致化処理の
競合が発生しない。

第９図、第１０図、第１１図は本発明の他の実施例の構
成及び動作を説明した図である。前の場合と同様に第９
図のキャッシュメモリはディレクトリ８０、有効ビット
９０．データ記憶部１００を持ち、さらに無効化を行う
ためディレクトリ８０と同一内容の無効化ディレクトリ
８１を持つ、そしてプロセッサからのメモリアクセスの
処理とキャッシュメモリと共有メモリとのデータの一致
化処理とで時分割される部分は、有効ビット９０のみで
ある。各部分の時分割の様子を第１Ｏ図で示す。

この実施例の無効化処理の動作は、第６図で示した実施
例の場合とほぼ同じであり、ただディレクトリのチエツ
クを、ステップＡ３５（第１１図）で無効化ディレクト
リ８１を使用して行う点が違うだけである。

動作について以下詳述する。

メモリアクセスが共通バス６０上に転送されている場合
（Ａ３０）は、そのアドレスを共通バスアドレスレジス
タ１０２にラッチする（ステップＡ３１）。

ラッチした内容の中のカラム（Ｃｏｌｕ＋ｍｎ）を指定
する部分は、２個有したディレクトリの一方＆１にその
まま送られ、読み出された内容とローアドレス（Ｒｏｗ
）の内容が比較器１１８でチエツクされる（ステップＡ
３５）。

この時、ディレクトリ８１を占有して使用できるため、
遅いメモリ素子、論理素子を使用することができる。

ディレクトリが一致した場合は制御部１１４によって、
有効ビット９０の内容がクリアされる動作は。

第６図〜第８図の動きと同様である（ステップＡ３３．
　Ａ３４）。不一致の場合は何も行われない。

一方、ＣＰＵからのアクセスはレジスタ１０１にアドレ
スがセットされ、カラムを指定する部分（Ｃｏｌｕｍｎ
）はそのまま、ディレクトリ８０のアドレスとして使わ
れる。比較器１１２によって一致がとられた場合はデー
タ部１００の内容が読み出され。

不一致の場合はメモリに対するアクセスが行われる。こ
の動作については周知である。

以上の実施例においては、８０．８１と同一の内容を有
するディレクトリを２つ有するようにしたため、第７図
のディレクトリが１タイムスケールＴｉを２分割して前
半部をプロセッサからのアクセスＰｉ、後半部をバスか
らのアクセスＢｉに使用しているのに対し、第１０図に
示すように、８０．８１のディレクトリはそれぞれプロ
セッサからのアクセス、バスからのアクセスに１タイム
スケールＴｉを占有して使用できるようになっている。

この実施例によれば、メモリアクセス処理と一致化処理
との競合をさけることができる効果を有する。

更に比較的低速なメモリ素子でディレクトリを構成でき
、また各回路部分１１２．１１４．１１８、等の制御部
分も低速な素子を使い得るとの効果を有する。

以上述べて来た様に、本発明によれば、プロセッサから
のメモリアクセス処理と、キャッシュメモリと共有メモ
リとのデータの一致化処理とを競合させない条件のもと
で、無効化処理を矛盾なく行うことのできるマルチプロ
セッサシステムを実現できる効果がある。

【図面の簡単な説明】

第１図は共通バスを用いたマルチプロセッサシステムの
代表的な構成を示した図、第２図は同期式の共通バスの
一例を示す図、第３図は本発明によるキャッシュメモリ
の構成の一実施例を示す図。 第４図は第３図の構成における各部分の時分割動作の説
明図、第５Ａ図〜第５Ｃ図は第３図のキャッシュメモリ
の動作説明のためのフローチャート。 第６図は本発明によるキャッシュメモリの構成の他の実
施例を示す図、第７図は第８図の構成における各部分の
時分割動作の説明図、第８図は第６図のキャッシュメモ
リの動作説明のためのフローチャート、第９図は本発明
によるキャッシュメモリの構成のもう１つの別の実施例
を示す図、第１Ｏ図は第９図の構成における各部分の時
分割動作の説明図、第１１図は第９図のキャッシュメモ
リの動作説明のためのフローチャートである。 １０、２０．３０・・・プロセッサ、　４０．５０・・
・キャッシュメモリ、６０・・・共通バス、７０・・・
共有メモリ、８０．８１・・・ディレクトリ、９０・・
・有効ビット、１００・・・データ記憶部。

Claims (1)

1. 【特許請求の範囲】 １、複数個のプロセッサのうち少なくとも１個に設けら
   れたキャッシュメモリと、各プロセッサに共通バスを介
   して接続された共有メモリを有し、該キャッシュメモリ
   は、該共有メモリのデータの一部であるコピーデータを
   格納するデータ記憶部と、コピーデータの共有メモリ上
   での位置を示す情報（アドレス）を格納するディレクト
   リとを有する、データ処理装置のキャッシュメモリ制御
   装置において、該ディレクトリを２個設け、一方のディ
   レクトリは、自プロセッサからのキャッシュメモリへの
   メモリアクセス時のアドレスを取込みアドレスチェック
   を行う自己アドレスチェック手段を備え、他方のディレ
   クトリは、該共通バスを介しての他プロセッサからのア
   ドレスを取込み他プロセッサからの共有メモリアクセス
   に基づくキャッシュメモリと共有メモリとのデータの一
   致化または該キャッシュメモリの対応するデータの無効
   化を行う一致化処理時の共通バス上のアドレスチェック
   を行う他プロセッサアドレスチェック手段を備え、てな
   ることを特徴とするキャッシュメモリ制御装置。 ２、上記複数個のプロセッサは、３台以上とする特許請
   求の範囲第１項記載のキャッシュメモリ制御装置。