JPH0442694B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はキヤツシユメモリの制御方法に係り、
特に共有メモリとキヤツシユメモリとの内容の一
致をとるためのキヤツシユメモリ制御装置に関す
るものである。

マルチプロセツサシステムは、複数台のプロセ
ツサと共有メモリを基本とするシステムで、各プ
ロセツサが共有メモリを使用して並列的に処理を
行えるため高性能が得られる。この様なマルチプ
ロセツサでは、各プロセツサと共有メモリを結ぶ
信号線を個別に設けると物量が増大するため、各
プロセツサに共通なバスが多く使用されている。

しかし、多数のプロセツサが唯一つの共通バス
と共有メモリを使用するため、メモリアクセスの
競合が発生し、メモリアクセス時間が長くなると
いう欠点がある。

この様な欠点を解決するためには、各プロセツ
サに共有メモリのデータの一部分をコピーして置
くためのキヤツシユメモリを設けるのが有効であ
る。なぜならば、キヤツシユメモリによつてメモ
リアクセス時間は短縮され、また大部分のメモリ
アクセスがキヤツシユメモリを使用して行われる
ので、共通バスや共有メモリの使用回数が減り、
これによりメモリアクセスの競合を減らすことが
出来るからである。

しかし、この様なキヤツシユメモリ構成では、
他のプロセツサが共有メモリにデータを書込んだ
場合、そのデータのコピーが自分のキヤツシユメ
モリにあると、共有メモリとのデータの不一致が
生じるため、キヤツシユメモリ上のデータを更新
するか、無効化する必要がある。

一般に、この一致化処理は、共通バス上のメモ
リアクセスを取込み、データの更新を行つたり、
無効化したりすることで行われるが、従来の構成
では、この一致化処理はプロセツサからのメモリ
アクセスの処理と競合するため、プロセツサから
の処理を待たせる必要があつた。この処理性能の
低下は、共通バスからのメモリアクセスを貯える
バツフアを設ける等の方法で多少は減らすことが
可能であるが、プロセツサ台数の増大とともにそ
の影響は無視出来ないものとなつている。

本発明の目的は、上記した従来技術の欠点をな
くし、プロセツサの台数が増大した場合でも、プ
ロセツサの処理性能の低下を起こさずに、キヤツ
シユメモリと共有メモリとのデータの一致を保て
るようにしたキヤツシユメモリの制御装置を提供
することにある。

本発明は複数個のプロセツサのうち少なくとも
１個に設けられたキヤツシユメモリと、各プロセ
ツサに共通バスを介して接続された共有メモリを
有し、該キヤツシユメモリは、該共有メモリのデ
ータの一部であるコピーデータを格納するデータ
記憶部と、コピーデータの共有メモリ上での位置
を示す情報（アドレス）を格納するデイレクトリ
とを有する、データ処理装置のキヤツシユメモリ
制御装置において、該デイレクトリを２個設け、
一方のデイレクトリは、自プロセツサからのキヤ
ツシユメモリへのメモリアクセス時のアドレスを
取込みアドレスチエツクを行う自己アドレスチエ
ツク手段を備え、他方のデイレクトリは、該共通
バスを介しての他プロセツサからのアドレスを取
込み他プロセツサからの共有メモリアクセスに基
づくキヤツシユメモリと共有メモリとのデータの
一致化または該キヤツシユメモリの対応するデー
タの無効化を行う一致化処理時の共通バス上のア
ドレスチエツクを行う他プロセツサアドレスチエ
ツク手段を備え、てなる。

以下、本発明を図面によつて詳細に説明する。

第１図は、共通バスを用いたマルチプロセツサ
システムの代表的な構成を示した図である。各プ
ロセツサ１０，２０，３０は共通バス６０を通し
て共有メモリ７０にアクセスし、またプロセツサ
１０，２０には、共有メモリ７０の一部データの
コピーを持つキヤツシユメモリ４０，５０が接続
されている。これらのキヤツシユメモリ４０，５
０は、それぞれプロセツサ１０，２０からのメモ
リアクセスに対して次の様に動作する。

(1) リードアクセスの時 キヤツシユメモリ上に必要なデータが揃つてい
る場合は、そのデータをプロセツサに渡す。ない
場合には共有メモリから当該データを読出してプ
ロセツサに渡すと共に、キヤツシユメモリ上にも
保持して置く。この時、データと共にそのデータ
の共有メモリ上でのアドレスも保持して置く。

(2) ライトアクセス時 ライトアクセス時には、そのデータがキヤツシ
ユメモリ上にある場合には、キヤツシユメモリと
共有メモリを、ない場合には共有メモリのみを更
新する。これはストアスルー、ライトスルーと呼
ばれる方式である。

第２図は、同期式の共通バスの例を示したもの
である。このバスＢはアドレスとデータを分離し
て周期Ｔ（＝T₁＝T₂＝……）ごとに転送するもの
であるが、本発明は同期式の共通バスであるなら
ば良く、バスの構成には因らない。そして各周期
T₁，T₂，……が２つの区間t₁，t₂に分割され、こ
れによつてキヤツシユメモリの時分割制御が後述
のように行われる。

第３図、第４図、第５Ａ図、第５Ｂ図および第
５Ｃ図は本発明の一実施例の構成及び動作を説明
した図である。第３図のキヤツシユメモリは、共
有メモリのデータの一部分をコピーしておくデー
タ記憶部１００と、そのデータの共有メモリ上で
のアドレスを貯えるデイレクトリ８０と、そのデ
ータの有効性を示す有効ビツト９０を持ち、これ
らはプロセツサからのメモリアクセス処理と、共
通バス６０上を同期式に転送されるメモリアクセ
スにもとづくキヤツシユメモリと共有メモリとの
データの一致化処理とで、第４図に示す様に周期
Ｔをt₁とt₂に時分割して使用される。ただし第４
図では、前者の処理はP₁，P₂，……と書かれた
時間帯を使用し、後者はB₀，B₁，……と書かれ
た時間帯を使用する。これらの後に付加されてい
る数字は、それぞれのメモリアクセスの順番を示
している。

次に各場合の動作について第５Ａ図〜第５Ｃ図
のフローを参考にしながら説明する。

(1) ライトアクセス時（第５Ａ図） プロセツサからのライトアクセス時には、アド
レスが第３図のプロセツサアドレスレジスタ１０
１に、ライトデータがライトデータレジスタ１２
１に、アクセスキーがアクセスキーレジスタ１０
３にラツチされる。

そこでまず第４図のデイレクトリ８０、有効ビ
ツト９０のラインの上のP₁で示すt₂時間におい
て、プロセツサアドレスレジスタ１０１のカラム
ビツト部分で、セレクタ１０８を通して、アドレ
スとともにプロテクシヨンビツトを含むデイレク
トリ８０と有効ビツト９０をアクセスし、読み出
したアドレスをセレクタ１０７を通してやつて来
るプロセツサアドレスレジスタ１０１のロービツ
ト部分とコンパレータ１１２を用いて一致するか
どうか比較する。これが第５Ａ図のステツプA1
である。ステツプA2では、この比較結果が一致
し、かつ有効ビツト９０が有効であることを示し
ている（これをビツトと呼ぶ）ならば、デイレク
トリ８０から読出したプロテクシヨンビツトと、
セレクタ１１０を通してやつて来るアクセスキー
レジスタ１０３の内容をコンパレータ１１３で比
較し、プロテクシヨンエラーが発生していたなら
ば、ステツプA3へ移つてそのアクセスを中止し
プロセツサに報告する。エラーがなければ、共通
バス６０が使用可能となるまで共通バス占有要求
を出し続ける。すなわちステツプA4で共通バス
占有要求を出し、ステツプA5でバス使用可能か
否かを判定し、これをくり返す。そして共通バス
６０が使用可能となつたサイクルから、ステツプ
A6においてアドレスとライトデータとアクセス
キーをゲート１２３，１２２，１２４を通して共
通バス６０へ送出する。以上がバスサイクルの各
t₂時間内に行われる。そしてヒツトした場合の
み、上記最後のt₂時間の次のt₁時間にライトデー
タレジスタ１２１の内容をセレクタ１２０を通し
てデータ記憶部１００に書込む。これは第４図の
記憶部１００のライン上のＰ１に相当する。また
このデータ記憶部１００への書込みの位置は、セ
レクタ１０９を通してプロセツサアドレスレジス
タ１０１から与えられる。

(2) リードアクセス時（第５Ｂ図） プロセツサからのリードアクセス時には、アド
レスがプロセツサアドレスレジスタ１０１に、ア
クセスキーがアクセスキーレジスタ１０３にラツ
チされる。以降のデイレクトリ、有効ビツトチエ
ツク（ステツプA1）、プロテクシヨンチエツク
（ステツプA2）、およびエラー時の報告（ステツ
プA3）は、(1)のライトアクセス時と同じで、例
えば第４図のデイレクトリ８０等のライン上のＰ
１（t₂時間）に行われる。そしてヒツトか否かが
ステツプA8で（t₂時間）検査され、ヒツトの時
はステツプA9へ移つて、次のサイクルのt₁時間
（第４図記憶部１００のライン上のＰ１）にプロ
セツサアドレスレジスタ１０１からセレクタ１０
９を通して与えられるアドレスでデータ記憶部１
００の内容を読出し、セレクタ１１１を通してプ
ロセツサにデータを返送する。逆にステツプA8
でミスの場合には、(1)の場合と同様にステツプ
A4，A5により共通バス６０を占有し、ステツプ
A10でアドレスとアセクスキーを共有メモリへ転
送する。そして、次のサイクルのt₂時間にデイレ
クトリ８０にアドレスを、有効ビツト９０を有効
である方にセツトし、デイレクトリ８０のプロテ
クシヨンビツト部分には只今共有メモリをアクセ
ス中であることを示すダミーのプロテクシヨンビ
ツトを格納する（ステツプA11）。これが何故必
要かは次の(3)で説明する。その後、共有メモリか
らリードデータと、プロテクシヨンビツトが転送
されて来たら、ステツプA12でそれぞれをリード
データレジスタ１０５とプロテクシヨンレジスタ
１０４にラツチし、次のステツプA13でt₁時間に
データ記憶部１００へ、またt₂時間にデイレクト
リ８０に格納するとともに、ステツプA14でプロ
セツサにそのデータを返送する。

(3) データ更新（第５Ｃ図） メモリアクセスが共通バス６０上を転送されて
いる（ステツプA15）場合は、ステツプA16でそ
のアドレスを共通バスアドレスレジスタ１０２
に、アクセスキーをプロテクシヨンレジスタ１０
４に、データをリードデータレジスタ１０５にラ
ツチする。この他、第３図には示していないが、
そのメモリアクセスがリードであるかライトであ
るかを示す情報やどのプロセツサから出されたか
を示す情報もラツチされる。そして、ステツプ
A17でセレクタ１０７，１０８，１１０を共通バ
ス側に倒し、t₁時間にデイレクトリ、有効ビツ
ト、プロテクシヨンチエツクを前と同様に行う。
これは例えば第４図のデイレクトリ８０等のライ
ン上のB₁に行われる。チエツクしたメモリアク
セスがヒツトしプロテクシヨンエラーがなく、か
つそれが他プロセツサからのライトアセクスであ
るならば、ステツプA18でセレクタ１０９を共通
バス側に倒し次のt₂時間に、リードデータレジス
タ１０５の内容でデータ記憶部１００を更新を行
う。これは第４図の記憶部１００のライン上のＢ
１で行われる。チエツクした結果が上記の場合以
外には、メモリアクセスが他プロセツサからのラ
イトアクセスであり、かつヒツトしているが、さ
らにステツプA19（t₂時間）でプロテクシヨンエ
ラーをチエツクし、エラー発生時には、それが只
今共有メモリをアクセス中であることを示すダミ
ーのプロテクシヨンビツトによつて起こされたも
のでない限り（ステツプA21で判定）、そのライ
トアクセスは共有メモリ上でも拒絶されるので処
理を行わない（A20）。プロテクシヨンエラーが
ダミーのプロテクシヨンビツトによつて起こされ
た場合には、そのプロセツサがそのデータを共有
メモリ上から読出している最中であり、現時点で
データの更新を行つても、このリードアクセスで
古いリードデータを読出して来て、再度データの
更新を行つてしまい、キヤツシユメモリ上には古
いデータが残つてしまう。従つて、この場合には
ステツプA22（t₁時間）で有効ビツト９０をクリ
アすることによつて無効化を行う。なお、プロセ
ツサには古いデータが戻されることになるが、プ
ロセツサから共有メモリにそのメモリアクセスが
出された時点はライトアセクスより前であるので
問題はない。

以上説明した様に、プロセツサからのメモリア
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理とは、時分割的に記憶部１００とデ
イレクトリ８０等を交互に作動させているから競
合することはない。

さらに本実施例によれば、キヤツシユメモリの
無効化の回数が減少するので、ヒツト率が向上す
る効果がある。

第６図、第７図、第８図は本発明の他の実施例
の構成及び動作を説明した図である。第６図のキ
ヤツシユメモリは前の場合と同様にデイレクトリ
８０、有効ビツト９０、データ記憶部１００を持
つが、異なる点はデータ記憶部１００がプロセツ
サからのメモリアクセスの処理だけに使用される
ことである。従つてキヤツシユメモリと共有メモ
リとのデータの一致化処理は、有効ビツト９０を
クリアすること、すなわち無効化することによつ
て行う。各部分の時分割の様子を第７図に示すが
この図で用いている記号は第４図のものと同じで
ある。

次に無効化の処理をこれらの図を用いて説明す
る。メモリアクセスが共通バス６０上を転送され
ている場合（A30）は、そのアドレスを共通バス
アドレスレジスタ１０２にラツチする（ステツプ
A31）。この他、第６図には示していないが、そ
のメモリアクセスがリードであるかライトである
かを示す情報などのプロセツサから出されたかを
示す情報もラツチされる。そしてセレクタ１０
７，１０８を共通バス側に倒し、ステツプA32で
t₂時間にデイレクトリ８０のチエツクを行う。そ
して、そのメモリアクセスが他プロセツサのライ
トアクセスであり、かつコンパレータ１１２の結
果が一致している場合には、ステツプA33で共通
バスアドレスレジスタ１０２のカラムビツト部分
を無効化カラムアドレスレジスタ１１７にラツチ
し、ステツプA34で次のt₁時間に有効ビツトのク
リアを行う。

従つて、この場合もプロセツサからのメモリア
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理の競合が発生しない。

第９図、第１０図、第１１図は本発明の他の実
施例の構成及び動作を説明した図である。前の場
合と同様に第９図のキヤツシユメモリはデイレク
トリ８０、有効ビツト９０、データ記憶部１００
を持ち、さらに無効化を行うためデイレクトリ８
０と同一内容の無効化デイレクトリ８１を持つ。
そしてプロセツサからのメモリアクセスの処理と
キヤツシユメモリと共有メモリとのデータの一致
化処理とで時分割される部分は、有効ビツト９０
のみである。各部分の時分割の様子を第１０図で
示す。

この実施例の無効化処理の動作は、第６図で示
した実施例の場合とほぼ同じであり、ただデイレ
クトリのチエツクを、ステツプA35（第１１図）
で無効化デイレクトリ８１を使用して行う点が違
うだけである。

動作について以下詳述する。

メモリアクセスが共通バス６０上に転送されて
いる場合（A30）は、そのアドレスを共通バスア
ドレスレジスタ１０２にラツチする（ステツプ
A31）。ラツチした内容の中のカラム（Column）
を指定する部分は、２個有したデイレクトリの一
方８１にそのまま送られ、読み出された内容とロ
ーアドレス（Row）の内容が比較器１１８でチ
エツクされる（ステツプA35）。

この時、デイレクトリ８１を占有して使用でき
るため、遅いメモリ素子、論理素子を使用するこ
とができる。

デイレクトリが一致した場合は制御部１１４に
よつて、有効ビツト９０の内容がクリアされる動
作は、第６図〜第８図の動きと同様である（ステ
ツプA33，A34）。不一致の場合は何も行われな
い。

一方、CPUからのアクセスはレジスタ１０１
にアドレスがセツトされ、カラムを指定する部分
（Column）はそのまま、デイレクトリ８０のア
ドレスとして使われる。比較器１１２によつて一
致がとられた場合はデータ部１００の内容が読み
出され、不一致の場合はメモリに対するアクセス
が行われる。この動作については周知である。

以上の実施例においては、８０，８１と同一の
内容を有するデイレクトリを２つ有するようにし
たため、第７図のデイレクトリが１タイムスケー
ルTiを２分割して前半部をプロセツサからのア
クセスPi、後半部をバスからのアクセスBiに使
用しているのに対し、第１０図に示すように、８
０，８１のデイレクトリはそれぞれプロセツサか
らのアクセス、バスからのアクセスに１タイムス
ケールTiを占有して使用できるようになつてい
る。この実施例によれば、メモリアクセス処理と
一致化処理との競合をさけることができる効果を
有する。更に比較的低速なメモリ素子でデイレク
トリを構成でき、また各回路部分１１２，１１
４，１１８、等の制御部分も低速な素子を使い得
るとの効果を有する。

以上述べて来た様に、本発明によれば、プロセ
ツサからのメモリアクセス処理と、キヤツシユメ
モリと共有メモリとのデータの一致化処理とを競
合させない条件のもとで、無効化処理を矛盾なく
行うことのできるマルチプロセツサシステムを実
現できる効果がある。

【図面の簡単な説明】

第１図は共通バスを用いたマルチプロセツサシ
ステムの代表的な構成を示した図、第２図は同期
式の共通バスの一例を示す図、第３図は本発明に
よるキヤツシユメモリの構成の一実施例を示す
図、第４図は第３図の構成における各部分の時分
割動作の説明図、第５Ａ図〜第５Ｃ図は第３図の
キヤツシユメモリの動作説明のためのフローチヤ
ート、第６図は本発明によるキヤツシユメモリの
構成の他の実施例を示す図、第７図は第８図の構
成における各部分の時分割動作の説明図、第８図
は第６図のキヤツシユメモリの動作説明のための
フローチヤート、第９図は本発明によるキヤツシ
ユメモリの構成のもう１つの別の実施例を示す
図、第１０図は第９図の構成における各部分の時
分割動作の説明図、第１１図は第９図のキヤツシ
ユメモリの動作説明のためのフローチヤートであ
る。 １０，２０，３０……プロセツサ、４０，５０
……キヤツシユメモリ、６０……共通バス、７０
……共有メモリ、８０，８１……デイレクトリ、
９０……有効ビツト、１００……データ記憶部。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のプロセツサのうち少なくとも１個に
   設けられたキヤツシユメモリと、各プロセツサに
   共通バスを介して接続された共有メモリを有し、
   該キヤツシユメモリは、該共有メモリのデータの
   一部であるコピーデータを格納するデータ記憶部
   と、コピーデータの共有メモリ上での位置を示す
   情報（アドレス）を格納するデイレクトリとを有
   する、データ処理装置のキヤツシユメモリ制御装
   置において、該デイレクトリを２個設け、一方の
   デイレクトリは、自プロセツサからのキヤツシユ
   メモリへのメモリアクセス時のアドレスを取込み
   アドレスチエツクを行う自己アドレスチエツク手
   段を備え、他方のデイレクトリは、該共通バスを
   介しての他プロセツサからのアドレスを取込み他
   プロセツサからの共有メモリアクセスに基づくキ
   ヤツシユメモリと共有メモリとのデータの一致化
   または該キヤツシユメモリの対応するデータの無
   効化を行う一致化処理時の共通バス上のアドレス
   チエツクを行う他プロセツサアドレスチエツク手
   段を備え、てなることを特徴とするキヤツシユメ
   モリ制御装置。 ２ 上記複数個のプロセツサは、３台以上とする
   特許請求の範囲第１項記載のキヤツシユメモリ制
   御装置。