JPH0127455B2 - - Google Patents
Info
- Publication number
- JPH0127455B2 JPH0127455B2 JP56055667A JP5566781A JPH0127455B2 JP H0127455 B2 JPH0127455 B2 JP H0127455B2 JP 56055667 A JP56055667 A JP 56055667A JP 5566781 A JP5566781 A JP 5566781A JP H0127455 B2 JPH0127455 B2 JP H0127455B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- cache memory
- processor
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 147
- 238000000034 method Methods 0.000 claims description 18
- 238000013500 data storage Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はキヤツシユメモリの制御方法に係り、
特に共有メモリとキヤツシユメモリとの内容の一
致をとるためのキヤツシユメモリ制御方法に関す
るものである。
特に共有メモリとキヤツシユメモリとの内容の一
致をとるためのキヤツシユメモリ制御方法に関す
るものである。
マルチプロセツサシステムは、複数台のプロセ
ツサと共有メモリを基本とするシステムで、各プ
ロセツサが共有メモリを使用して並列的に処理を
行えるため高性能が得られる。この様なマルチプ
ロセツサでは、各プロセツサと共有メモリを結ぶ
信号線を個別に設けると物量が増大するため、各
プロセツサに共通なバスが多く使用されている。
ツサと共有メモリを基本とするシステムで、各プ
ロセツサが共有メモリを使用して並列的に処理を
行えるため高性能が得られる。この様なマルチプ
ロセツサでは、各プロセツサと共有メモリを結ぶ
信号線を個別に設けると物量が増大するため、各
プロセツサに共通なバスが多く使用されている。
しかし、多数のプロセツサが唯一つの共通バス
と共有メモリを使用するため、メモリアクセスの
競合が発生し、メモリアクセス時間が長くなると
いう欠点がある。
と共有メモリを使用するため、メモリアクセスの
競合が発生し、メモリアクセス時間が長くなると
いう欠点がある。
この様な欠点を解決するためには、各プロセツ
サに共有メモリのデータの一部分をコピーして置
くためのキヤツシユメモリを設けるのが有効であ
る。なぜならば、キヤツシユメモリによりメモリ
アクセス時間は短縮され、また大部分のメモリア
クセスがキヤツシユメモリを使用して行われるの
で、共通バスや共有メモリの使用回数が減り、こ
れによりメモリアクセスの競合を減らすことが出
来るからである。
サに共有メモリのデータの一部分をコピーして置
くためのキヤツシユメモリを設けるのが有効であ
る。なぜならば、キヤツシユメモリによりメモリ
アクセス時間は短縮され、また大部分のメモリア
クセスがキヤツシユメモリを使用して行われるの
で、共通バスや共有メモリの使用回数が減り、こ
れによりメモリアクセスの競合を減らすことが出
来るからである。
しかし、この様なキヤツシユメモリ構成では、
他のプロセツサが共有メモリにデータを書込んだ
場合、そのデータのコピーが自分のキヤツシユメ
モリにあると、共有メモリとのデータの不一致が
生じるため、キヤツシユメモリ上のデータを更新
するか、無効化する必要がある。
他のプロセツサが共有メモリにデータを書込んだ
場合、そのデータのコピーが自分のキヤツシユメ
モリにあると、共有メモリとのデータの不一致が
生じるため、キヤツシユメモリ上のデータを更新
するか、無効化する必要がある。
一般に、この一致化処理は、共通バス上のメモ
リアクセスを取込み、データの更新を行つたり、
無効化したりすることで行われるが、従来の構成
では、この一致化処理はプロセツサからのメモリ
アクセスの処理と競合するため、プロセツサから
の処理を待たせる必要があつた。この処理性能の
低下は、共通バスからのメモリアクセスを貯える
バツフアを設ける等の方法で多少は減らすことが
可能であるが、プロセツサ台数の増大とともにそ
の影響は無視出来ないものとなつている。
リアクセスを取込み、データの更新を行つたり、
無効化したりすることで行われるが、従来の構成
では、この一致化処理はプロセツサからのメモリ
アクセスの処理と競合するため、プロセツサから
の処理を待たせる必要があつた。この処理性能の
低下は、共通バスからのメモリアクセスを貯える
バツフアを設ける等の方法で多少は減らすことが
可能であるが、プロセツサ台数の増大とともにそ
の影響は無視出来ないものとなつている。
本発明の目的は、上記した従来技術の欠点をな
くし、プロセツサの台数が増大した場合でも、プ
ロセツサの処理性能の低下を起こさずに、キヤツ
シユメモリと共有メモリとのデータの一致を保て
るようにしたキヤツシユメモリの制御方法を提供
することにある。
くし、プロセツサの台数が増大した場合でも、プ
ロセツサの処理性能の低下を起こさずに、キヤツ
シユメモリと共有メモリとのデータの一致を保て
るようにしたキヤツシユメモリの制御方法を提供
することにある。
本発明は、複数個のプロセツサのうち少なくと
も１個に設けられたキヤツシユメモリと、各プロ
セツサに共通バスを介して接続された共有メモリ
を有し、該キヤツシユメモリは、該共有メモリの
データの一部であるコピーデータを格納するデー
タ記憶部と、コピーデータの共有メモリ上での位
置を示す情報（アドレス）を格納するデイレクト
リと、コピーデータの有効性を示す情報を格納す
る有効表示部とを有するデータ処理装置のキヤツ
シユメモリ制御方法において、自プロセツサから
のリードアクセス時のミスヒツトにより共有メモ
リからデータを読出している間に、他プロセツサ
から共有メモリ上の同一データを変更するメモリ
アクセスが共通バス上に発行された場合は、該共
有メモリからの読出しデータは自プロセツサへ転
送し、該読出しデータに対応するキヤツシユメモ
リの有効表示部の該当ビツトを無効にするように
したことを特徴とする。
も１個に設けられたキヤツシユメモリと、各プロ
セツサに共通バスを介して接続された共有メモリ
を有し、該キヤツシユメモリは、該共有メモリの
データの一部であるコピーデータを格納するデー
タ記憶部と、コピーデータの共有メモリ上での位
置を示す情報（アドレス）を格納するデイレクト
リと、コピーデータの有効性を示す情報を格納す
る有効表示部とを有するデータ処理装置のキヤツ
シユメモリ制御方法において、自プロセツサから
のリードアクセス時のミスヒツトにより共有メモ
リからデータを読出している間に、他プロセツサ
から共有メモリ上の同一データを変更するメモリ
アクセスが共通バス上に発行された場合は、該共
有メモリからの読出しデータは自プロセツサへ転
送し、該読出しデータに対応するキヤツシユメモ
リの有効表示部の該当ビツトを無効にするように
したことを特徴とする。
更に本発明は複数個のプロセツサのうち少なく
とも１個に設けられたキヤツシユメモリと、各プ
ロセツサに共通バスを介して接続された共有メモ
リを有し、該キヤツシユメモリは、該共有メモリ
のデータの一部であるコピーデータを格納するデ
ータ記憶部と、コピーデータの共有メモリ上での
位置を示す情報（アドレス）を格納するデイレク
トリとを有するデータ処理装置のキヤツシユメモ
リ制御方法において、該デイレクトリを２個設
け、一方のデイレクトリは、自プセツサからのキ
ヤツシユメモリへのメモリアクセス時のアドレス
チエツク用として、他方のデイレクトリは、該共
有バスを介しての他プロセツサからの共有メモリ
アクセスに基づくキヤツシユメモリと共有メモリ
との一致化または該キヤツシユメモリの対応する
データの無効化を行う一致化処理時の共通バス上
のアドレスチエツク用として使用することを特徴
とする。
とも１個に設けられたキヤツシユメモリと、各プ
ロセツサに共通バスを介して接続された共有メモ
リを有し、該キヤツシユメモリは、該共有メモリ
のデータの一部であるコピーデータを格納するデ
ータ記憶部と、コピーデータの共有メモリ上での
位置を示す情報（アドレス）を格納するデイレク
トリとを有するデータ処理装置のキヤツシユメモ
リ制御方法において、該デイレクトリを２個設
け、一方のデイレクトリは、自プセツサからのキ
ヤツシユメモリへのメモリアクセス時のアドレス
チエツク用として、他方のデイレクトリは、該共
有バスを介しての他プロセツサからの共有メモリ
アクセスに基づくキヤツシユメモリと共有メモリ
との一致化または該キヤツシユメモリの対応する
データの無効化を行う一致化処理時の共通バス上
のアドレスチエツク用として使用することを特徴
とする。
以下、本発明を図面によつて詳細に説明する。
第１図は、共通バスを用いたマルチプロセツサ
システムの代表的な構成を示した図である。各プ
ロセツサ１０，２０，３０は共通バス６０を通し
て共有メモリ７０にアクセスし、またプロセツサ
１０，２０には、共有メモリ７０の一部データの
コピーを持つキヤツシユメモリ４０，５０が接続
されている。これらのキヤツシユメモリ４０，５
０は、それぞれプロセツサ１０，２０からのメモ
リアクセスに対して次の様に動作する。
システムの代表的な構成を示した図である。各プ
ロセツサ１０，２０，３０は共通バス６０を通し
て共有メモリ７０にアクセスし、またプロセツサ
１０，２０には、共有メモリ７０の一部データの
コピーを持つキヤツシユメモリ４０，５０が接続
されている。これらのキヤツシユメモリ４０，５
０は、それぞれプロセツサ１０，２０からのメモ
リアクセスに対して次の様に動作する。
(1) リードアクセス時
キヤツシユメモリ上に必要なデータが揃つて
いる場合は、そのデータをプロセツサに渡す。
ない場合には共有メモリから該当データを読出
してプロセツサに渡すと共に、キヤツシユメモ
リ上にも保持して置く。この時、データと共に
そのデータの共有メモリ上でのアドレスも保持
して置く。
いる場合は、そのデータをプロセツサに渡す。
ない場合には共有メモリから該当データを読出
してプロセツサに渡すと共に、キヤツシユメモ
リ上にも保持して置く。この時、データと共に
そのデータの共有メモリ上でのアドレスも保持
して置く。
(2) ライトアクセス時
ライトアクセス時には、そのデータがキヤツ
シユメモリ上にある場合には、キヤツシユメモ
リと共有メモリを、ない場合には共有メモリの
みを更新する。これはストアスルー、ライトス
ルーと呼ばれる方式である。
シユメモリ上にある場合には、キヤツシユメモ
リと共有メモリを、ない場合には共有メモリの
みを更新する。これはストアスルー、ライトス
ルーと呼ばれる方式である。
第２図は、同期式の共通バスの例を示したもの
である。このバスＢはアドレスとデータを分離し
て周期Ｔ（＝T1＝T2＝……）ごとに転送するもの
であるが、本発明は同期式の共通バスであるなら
ば良く、バスの構成には因らない。そして各周期
T1，T2，…が２つの区間t1，t2に分割され、これ
によつてキヤツシユメモリの時分割制御が後述の
ように行われる。
である。このバスＢはアドレスとデータを分離し
て周期Ｔ（＝T1＝T2＝……）ごとに転送するもの
であるが、本発明は同期式の共通バスであるなら
ば良く、バスの構成には因らない。そして各周期
T1，T2，…が２つの区間t1，t2に分割され、これ
によつてキヤツシユメモリの時分割制御が後述の
ように行われる。
第３図、第４図、第５Ａ図、第５Ｂ図および第
５Ｃ図は本発明の一実施例の構成及び動作を説明
した図である。第３図のキヤツシユメモリは、共
有メモリのデータの一部分をコピーしておくデー
タ記憶部１００と、そのデータの共有メモリ上で
のアドレスを貯えるデイレクトリイ８０と、その
データの有効性を示す有効ビツト９０を持ち、こ
れらはプロセツサからのメモリアクセス処理と、
共通バス６０上を同期式に転送されるメモリアク
セスにもとづくキヤツシユメモリと共有メモリと
のデータの一致化処理とで、第４図に示す様に周
期Ｔをt1とt2に時分割して使用される。ただし第
４図では、前者の処理はP1，P2，……と書かれ
た時間帯を使用し、後者はB0，B1，……と書か
れた時間帯を使用する。これらの後に付加されて
いる数字は、それぞれのメモリアクセスの順番を
示している。
５Ｃ図は本発明の一実施例の構成及び動作を説明
した図である。第３図のキヤツシユメモリは、共
有メモリのデータの一部分をコピーしておくデー
タ記憶部１００と、そのデータの共有メモリ上で
のアドレスを貯えるデイレクトリイ８０と、その
データの有効性を示す有効ビツト９０を持ち、こ
れらはプロセツサからのメモリアクセス処理と、
共通バス６０上を同期式に転送されるメモリアク
セスにもとづくキヤツシユメモリと共有メモリと
のデータの一致化処理とで、第４図に示す様に周
期Ｔをt1とt2に時分割して使用される。ただし第
４図では、前者の処理はP1，P2，……と書かれ
た時間帯を使用し、後者はB0，B1，……と書か
れた時間帯を使用する。これらの後に付加されて
いる数字は、それぞれのメモリアクセスの順番を
示している。
次に各場合の動作について第５Ａ図〜第５Ｃ図
のフローを参考にしながら説明する。
のフローを参考にしながら説明する。
(1) ライトアクセス時（第５Ａ図）
プロセツサからのライトアクセス時には、ア
ドレスが第３図のプロセツサアドレスレジスタ
１０１に、ライトデータがライトデータレジス
タ１２１に、アクセスキーがアクセスキーレジ
スタ１０３にラツチされる。
ドレスが第３図のプロセツサアドレスレジスタ
１０１に、ライトデータがライトデータレジス
タ１２１に、アクセスキーがアクセスキーレジ
スタ１０３にラツチされる。
そこでまず第４図のデイレクトリイ８０、有
効ビツト９０のライン上のP1で示すt2時間にお
いて、プロセツサアドレスレジスタ１０１のカ
ラムビツト部分で、セレクタ１０８を通して、
アドレスとともにプロテクシヨンビツトを含む
デイレクトリイ８０と有効ビツト９０をアクセ
スし、読み出したアドレスをセレクタ１０７を
通してやつて来るプロセツサアドレスレジスタ
１０１のロービツト部分とコンパレータ１１２
を用いて一致するかどうか比較する。これが第
５Ａ図のステツプＡ１である。ステツプＡ２で
は、この比較結果が一致し、かつ有効ビツト９
０が有効であることを示している（これをビツ
トと呼ぶ）ならば、デイレクトリイ８０から読
出したプロテクシヨンビツトと、セレクタ１１
０を通してやつて来るアクセスキーレジスタ１
０３の内容をコンパレータ１１３で比較し、プ
ロテクシヨンエラーが発生していたならば、ス
テツプＡ３へ移つてそのアクセスを中止しプロ
セツサに報告する。エラーがなければ、共通バ
ス６０が使用可能となるまで共通バス占有要求
を出し続ける。すなわちステツプＡ４で共通バ
ス占有要求を出し、ステツプＡ５でバス使用可
能か否かを判定し、これをくり返す。そして共
通バス６０が使用可能となつたサイクルから、
ステツプＡ６においてアドレスとライトデータ
とアクセスキーをゲート１２３，１２２，１２
４を通して共通バス６０へ送出する。以上がバ
スサイクルの各t2時間内に行われる。そしてヒ
ツトした場合のみ、上記最後のt2時間の次のt1
時間にライトデータレジスタ１２１の内容をセ
レクタ１２０を通してデータ記憶部１００に書
込む。これは第４図の記憶部１００のライン上
のＰ１に相当する。またこのデータ記憶部１０
０への書込みの位置は、セレクタ１０９を通し
てプロセツサアドレスレジスタ１０１から与え
られる。
効ビツト９０のライン上のP1で示すt2時間にお
いて、プロセツサアドレスレジスタ１０１のカ
ラムビツト部分で、セレクタ１０８を通して、
アドレスとともにプロテクシヨンビツトを含む
デイレクトリイ８０と有効ビツト９０をアクセ
スし、読み出したアドレスをセレクタ１０７を
通してやつて来るプロセツサアドレスレジスタ
１０１のロービツト部分とコンパレータ１１２
を用いて一致するかどうか比較する。これが第
５Ａ図のステツプＡ１である。ステツプＡ２で
は、この比較結果が一致し、かつ有効ビツト９
０が有効であることを示している（これをビツ
トと呼ぶ）ならば、デイレクトリイ８０から読
出したプロテクシヨンビツトと、セレクタ１１
０を通してやつて来るアクセスキーレジスタ１
０３の内容をコンパレータ１１３で比較し、プ
ロテクシヨンエラーが発生していたならば、ス
テツプＡ３へ移つてそのアクセスを中止しプロ
セツサに報告する。エラーがなければ、共通バ
ス６０が使用可能となるまで共通バス占有要求
を出し続ける。すなわちステツプＡ４で共通バ
ス占有要求を出し、ステツプＡ５でバス使用可
能か否かを判定し、これをくり返す。そして共
通バス６０が使用可能となつたサイクルから、
ステツプＡ６においてアドレスとライトデータ
とアクセスキーをゲート１２３，１２２，１２
４を通して共通バス６０へ送出する。以上がバ
スサイクルの各t2時間内に行われる。そしてヒ
ツトした場合のみ、上記最後のt2時間の次のt1
時間にライトデータレジスタ１２１の内容をセ
レクタ１２０を通してデータ記憶部１００に書
込む。これは第４図の記憶部１００のライン上
のＰ１に相当する。またこのデータ記憶部１０
０への書込みの位置は、セレクタ１０９を通し
てプロセツサアドレスレジスタ１０１から与え
られる。
(2) リードアクセス時（第５Ｂ図）
プロセツサからのリードアクセス時には、ア
ドレスがプロセツサアドレスレジスタ１０１
に、アクセスキーがアクセスキーレジスタ１０
３にラツチされる。以降のデイレクトリイ、有
効ビツトチエツク（ステツプＡ１）、プロテク
シヨンチエツク（ステツプＡ２）、およびエラ
ー時の報告（ステツプＡ３）は、(1)のライトア
クセス時と同じで、例えば第４図のデイレクト
リイ８０等のライン上のＰ１（t2時間）に行わ
れる。そしてヒツトか否かがステツプＡ８で
（t2時間）検査され、ヒツトの時はステツプＡ
９へ移つて、次のサイクルのt1時間（第４図記
憶部１００のライン上のＰ１）にプロセツサア
ドレスレジスタ１０１からセレクタ１０９を通
して与えられるアドレスでデータ記憶部１００
の内容を読出し、セレクタ１１１を通してプロ
セツサにデータを返送する。逆にステツプＡ８
でミスの場合には、(1)の場合と同様にステツプ
Ａ４，Ａ５により共通バス６０を占有し、ステ
ツプＡ１０でアドレスとアクセスキーを共有メ
モリへ転送する。そして、次のサイクルのt2時
間にデイレクトリイ８０にアドレスを、有効ビ
ツト９０を有効である方にセツトし、デイレク
トリイ８０のプロテクシヨンビツト部分には只
今共有メモリをアクセス中であることを示すダ
ミーのプロテクシヨンビツトを格納する（ステ
ツプＡ１１）。これが何故必要かは次の(3)で説
明する。その後、共有メモリからリードデータ
と、プロテクシヨンビツトが転送されて来た
ら、ステツプＡ１２でそれぞれをリードデータ
レジスタ１０５とプロテクシヨンレジスタ１０
４にラツチし、次のステツプＡ１３でt1時間に
データ記憶部１００へ、またt2時間にデイレク
トリイ８０に格納するとともに、ステツプＡ１
４でプロセツサにそのデータを返送する。
ドレスがプロセツサアドレスレジスタ１０１
に、アクセスキーがアクセスキーレジスタ１０
３にラツチされる。以降のデイレクトリイ、有
効ビツトチエツク（ステツプＡ１）、プロテク
シヨンチエツク（ステツプＡ２）、およびエラ
ー時の報告（ステツプＡ３）は、(1)のライトア
クセス時と同じで、例えば第４図のデイレクト
リイ８０等のライン上のＰ１（t2時間）に行わ
れる。そしてヒツトか否かがステツプＡ８で
（t2時間）検査され、ヒツトの時はステツプＡ
９へ移つて、次のサイクルのt1時間（第４図記
憶部１００のライン上のＰ１）にプロセツサア
ドレスレジスタ１０１からセレクタ１０９を通
して与えられるアドレスでデータ記憶部１００
の内容を読出し、セレクタ１１１を通してプロ
セツサにデータを返送する。逆にステツプＡ８
でミスの場合には、(1)の場合と同様にステツプ
Ａ４，Ａ５により共通バス６０を占有し、ステ
ツプＡ１０でアドレスとアクセスキーを共有メ
モリへ転送する。そして、次のサイクルのt2時
間にデイレクトリイ８０にアドレスを、有効ビ
ツト９０を有効である方にセツトし、デイレク
トリイ８０のプロテクシヨンビツト部分には只
今共有メモリをアクセス中であることを示すダ
ミーのプロテクシヨンビツトを格納する（ステ
ツプＡ１１）。これが何故必要かは次の(3)で説
明する。その後、共有メモリからリードデータ
と、プロテクシヨンビツトが転送されて来た
ら、ステツプＡ１２でそれぞれをリードデータ
レジスタ１０５とプロテクシヨンレジスタ１０
４にラツチし、次のステツプＡ１３でt1時間に
データ記憶部１００へ、またt2時間にデイレク
トリイ８０に格納するとともに、ステツプＡ１
４でプロセツサにそのデータを返送する。
(3) データ更新（第５Ｃ図）
メモリアクセスが共通バス６０上を転送され
ている（ステツプＡ１５）場合は、ステツプＡ
１６でそのアドレスを共通バスアドレスレジス
タ１０２に、アクセスキーをプロテクシヨンレ
ジスタ１０４に、データをリードデータレジス
タ１０５にラツチする。この他、第３図には示
していないが、そのメモリアクセスがリードで
あるかライトであるかを示す情報やどのプロセ
ツサから出されたかを示す情報をラツチされ
る。そして、ステツプＡ１７でセレクタ１０
７，１０８，１１０を共通バス側に倒し、t1時
間にデイレクトリイ、有効ビツト、プロテクシ
ヨンチエツクを前と同様に行う。これは例えば
第４図のデイレクトリイ８０等のライン上の
B1に行われる。チエツクしたメモリアクセス
がヒツトしプロテクシヨンエラーがなく、かつ
それが他プロセツサからのライトアクセスであ
るならば、ステツプＡ１８でセレクタ１０９を
共通バス側に倒し次のt2時間に、リードデータ
レジスタ１０５の内容でデータ記憶部１００の
更新を行う。これは第４図の記憶部１００のラ
イン上のＢ１で行われる。チエツクした結果が
上記の場合以外には、メモリアクセスが他プロ
セツサからのライトアクセスであり、かつヒツ
トしているが、さらにステツプＡ１９（t2時
間）でプロテクシヨンエラーをチエツクし、エ
ラー発生時には、それが只今共有メモリをアク
セス中であることを示すダミーのプロテクシヨ
ンビツトによつて起こされたものでない限り
（ステツプＡ２１で判定）、そのライトアクセス
は共有メモリ上でも拒絶されるので処理を行わ
ない（Ａ２０）。プロテクシヨンエラーがダミ
ーのプロテクシヨンビツトによつて起こされた
場合には、そのプロセツサがそのデータを共有
メモリ上から読出している最中であり、現時点
でデータの更新を行つても、このリードアクセ
スで古いリードデータを読出して来て、再度デ
ータの更新を行つてしまい、キヤツシユメモリ
上には古いデータが残つてしまう。従つて、こ
の場合にはステツプＡ２２（t1時間）で有効ビ
ツト９０をクリアすることによつて無効化を行
う。なお、プロセツサには古いデータが戻され
ることになるが、プロセツサから共有メモリに
そのメモリアクセスが出された時点はライトア
クセスより前であるので問題はない。
ている（ステツプＡ１５）場合は、ステツプＡ
１６でそのアドレスを共通バスアドレスレジス
タ１０２に、アクセスキーをプロテクシヨンレ
ジスタ１０４に、データをリードデータレジス
タ１０５にラツチする。この他、第３図には示
していないが、そのメモリアクセスがリードで
あるかライトであるかを示す情報やどのプロセ
ツサから出されたかを示す情報をラツチされ
る。そして、ステツプＡ１７でセレクタ１０
７，１０８，１１０を共通バス側に倒し、t1時
間にデイレクトリイ、有効ビツト、プロテクシ
ヨンチエツクを前と同様に行う。これは例えば
第４図のデイレクトリイ８０等のライン上の
B1に行われる。チエツクしたメモリアクセス
がヒツトしプロテクシヨンエラーがなく、かつ
それが他プロセツサからのライトアクセスであ
るならば、ステツプＡ１８でセレクタ１０９を
共通バス側に倒し次のt2時間に、リードデータ
レジスタ１０５の内容でデータ記憶部１００の
更新を行う。これは第４図の記憶部１００のラ
イン上のＢ１で行われる。チエツクした結果が
上記の場合以外には、メモリアクセスが他プロ
セツサからのライトアクセスであり、かつヒツ
トしているが、さらにステツプＡ１９（t2時
間）でプロテクシヨンエラーをチエツクし、エ
ラー発生時には、それが只今共有メモリをアク
セス中であることを示すダミーのプロテクシヨ
ンビツトによつて起こされたものでない限り
（ステツプＡ２１で判定）、そのライトアクセス
は共有メモリ上でも拒絶されるので処理を行わ
ない（Ａ２０）。プロテクシヨンエラーがダミ
ーのプロテクシヨンビツトによつて起こされた
場合には、そのプロセツサがそのデータを共有
メモリ上から読出している最中であり、現時点
でデータの更新を行つても、このリードアクセ
スで古いリードデータを読出して来て、再度デ
ータの更新を行つてしまい、キヤツシユメモリ
上には古いデータが残つてしまう。従つて、こ
の場合にはステツプＡ２２（t1時間）で有効ビ
ツト９０をクリアすることによつて無効化を行
う。なお、プロセツサには古いデータが戻され
ることになるが、プロセツサから共有メモリに
そのメモリアクセスが出された時点はライトア
クセスより前であるので問題はない。
以上説明した様に、プロセツサからのメモリア
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理とは、時分割的に記憶部１００とデ
イレクトリイ８０等を交互に作動させているから
競合することはない。
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理とは、時分割的に記憶部１００とデ
イレクトリイ８０等を交互に作動させているから
競合することはない。
さらに本実施例によれば、キヤツシユメモリの
無効化の回数が減少するので、ヒツト率が向上す
る効果がある。
無効化の回数が減少するので、ヒツト率が向上す
る効果がある。
第６図、第７図、第８図は本発明の他の実施例
の構成及び動作を説明した図である。第６図のキ
ヤツシユメモリは前の場合と同様にデイレクトリ
イ８０、有効ビツト９０、データ記憶部１００を
持つが、異なる点はデータ記憶部１００がプロセ
ツサからのメモリアクセスの処理だけに使用され
ることである。従つてキヤツシユメモリと共有メ
モリとのデータの一致化処理は、有効ビツト９０
をクリアすること、すなわち無効化することによ
つて行う。各部分の時分割の様子を第７図に示す
がこの図で用いている記号は第４図のものと同じ
である。
の構成及び動作を説明した図である。第６図のキ
ヤツシユメモリは前の場合と同様にデイレクトリ
イ８０、有効ビツト９０、データ記憶部１００を
持つが、異なる点はデータ記憶部１００がプロセ
ツサからのメモリアクセスの処理だけに使用され
ることである。従つてキヤツシユメモリと共有メ
モリとのデータの一致化処理は、有効ビツト９０
をクリアすること、すなわち無効化することによ
つて行う。各部分の時分割の様子を第７図に示す
がこの図で用いている記号は第４図のものと同じ
である。
次に無効化の処理をこれらの図を用いて説明す
る。メモリアクセスが共通バス６０上を転送され
ている場合（Ａ３０）は、そのアドレスを共通バ
スアドレスレジスタ１０２にラツチする（ステツ
プＡ３１）。この他、第６図には示していないが、
そのメモリアクセスがリードであるかライトであ
るかを示す情報などのプロセツサから出されたか
を示す情報もラツチされる。そしてセレクタ１０
７，１０８を共通バス側に倒し、ステツプＡ３２
でt2時間にデイレクトリイ８０のチエツクを行
う。そして、そのメモリアクセスが他プロセツサ
のライトアクセスであり、かつコンパレータ１１
２の結果が一致している場合には、ステツプＡ３
３で共通バスアドレスレジスタ１０２のカラムビ
ツト部分を無効化カラムアドレスレジスタ１１７
にラツチし、ステツプＡ３４で次のt1時間に有効
ビツトのクリアを行う。
る。メモリアクセスが共通バス６０上を転送され
ている場合（Ａ３０）は、そのアドレスを共通バ
スアドレスレジスタ１０２にラツチする（ステツ
プＡ３１）。この他、第６図には示していないが、
そのメモリアクセスがリードであるかライトであ
るかを示す情報などのプロセツサから出されたか
を示す情報もラツチされる。そしてセレクタ１０
７，１０８を共通バス側に倒し、ステツプＡ３２
でt2時間にデイレクトリイ８０のチエツクを行
う。そして、そのメモリアクセスが他プロセツサ
のライトアクセスであり、かつコンパレータ１１
２の結果が一致している場合には、ステツプＡ３
３で共通バスアドレスレジスタ１０２のカラムビ
ツト部分を無効化カラムアドレスレジスタ１１７
にラツチし、ステツプＡ３４で次のt1時間に有効
ビツトのクリアを行う。
従つて、この場合もプロセツサからのメモリア
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理の競合が発生しない。
クセス処理と、キヤツシユメモリと共有メモリと
の一致化処理の競合が発生しない。
第９図、第１０図、第１１図は本発明の他の実
施例の構成及び動作を説明した図である。前の場
合と同様に第９図のキヤツシユメモリはデイレク
トリイ８０、有効ビツト９０、データ記憶部１０
０を持ち、さらに無効化を行うためデイレクトリ
イ８０と同一内容の無効化デイレクトリイ８１を
持つ。そしてプロセツサからのメモリアクセスの
処理とキヤツシユメモリと共有メモリとのデータ
の一致化処理とで時分割される部分は、有効ビツ
ト９０のみである。各部分の時分割の様子を第１
０図で示す。
施例の構成及び動作を説明した図である。前の場
合と同様に第９図のキヤツシユメモリはデイレク
トリイ８０、有効ビツト９０、データ記憶部１０
０を持ち、さらに無効化を行うためデイレクトリ
イ８０と同一内容の無効化デイレクトリイ８１を
持つ。そしてプロセツサからのメモリアクセスの
処理とキヤツシユメモリと共有メモリとのデータ
の一致化処理とで時分割される部分は、有効ビツ
ト９０のみである。各部分の時分割の様子を第１
０図で示す。
この実施例の無効化処理の動作は、第６図で示
した実施例の場合とほぼ同じであり、ただデイレ
クトリイのチエツクを、ステツプＡ３５（第１１
図）で無効化デイレクトリイ８１を使用して行う
点が違うだけである。
した実施例の場合とほぼ同じであり、ただデイレ
クトリイのチエツクを、ステツプＡ３５（第１１
図）で無効化デイレクトリイ８１を使用して行う
点が違うだけである。
動作について以下詳述する。
メモリアクセスが共通バス６０上に転送されて
いる場合（Ａ３０）は、そのアドレスを共通バス
アドレスレジスタ１０２にラツチする（ステツプ
Ａ３１）。ラツチした内容の中のカラム
（Column）を指定する部分は、２個有したデイ
レクトリの一方８１にそのまま送られ、読み出さ
れた内容とローアドレス（Row）の内容が比較
器１１８でチエツクされる（ステツプＡ３５）。
いる場合（Ａ３０）は、そのアドレスを共通バス
アドレスレジスタ１０２にラツチする（ステツプ
Ａ３１）。ラツチした内容の中のカラム
（Column）を指定する部分は、２個有したデイ
レクトリの一方８１にそのまま送られ、読み出さ
れた内容とローアドレス（Row）の内容が比較
器１１８でチエツクされる（ステツプＡ３５）。
この時、デイレクトリ８１を占有して使用でき
るため、遅いメモリ素子、論理素子を使用するこ
とができる。
るため、遅いメモリ素子、論理素子を使用するこ
とができる。
デイレクトリが一致した場合は制御部１１４に
よつて、有効ビツト９０の内容がクリアされる動
作は、第６図〜第８図の動きと同様である（ステ
ツプＡ３３，Ａ３４）。不一致の場合は何も行わ
れない。
よつて、有効ビツト９０の内容がクリアされる動
作は、第６図〜第８図の動きと同様である（ステ
ツプＡ３３，Ａ３４）。不一致の場合は何も行わ
れない。
一方CPUからのアクセスはレジスタ１０１に
アドレスがセツトされ、カラムを指定する部分
（Column）はそのまま、デイレクトリ８０のア
ドレスとして使われるる。比較器１１２によつて
一致がとられた場合はデータ部１００の内容が読
み出され、不一致の場合はメモリに対するアクセ
スが行われる。この動作については周知である。
アドレスがセツトされ、カラムを指定する部分
（Column）はそのまま、デイレクトリ８０のア
ドレスとして使われるる。比較器１１２によつて
一致がとられた場合はデータ部１００の内容が読
み出され、不一致の場合はメモリに対するアクセ
スが行われる。この動作については周知である。
以上の実施例においては、８０，８１と同一の
内容を有するデイレクトリを２つ有するようにし
たため、第７図のデイレクトリが１タイムスケー
ルTiを２分割して前半部をプロセツサからのア
クセスPi後半部をバスからのアクセスBiに使用
しているのに対し、第１０図に示すように、８
０，８１のデイレクトリはそれぞれプロセツサか
らのアクセス、バスからのアクセスに１タイムス
ケールTiを占有して使用できるようになつてい
る。この実施例によれば、メモリアクセス処理と
一致化処理との競合をさけることができる効果を
有する。更に比較的低速なメモリ素子でデイレク
トリを構成でき、また各回路部分１１２，１１
４，１１８、等の制御部分も低速な素子を使い得
るとの効果を有する。
内容を有するデイレクトリを２つ有するようにし
たため、第７図のデイレクトリが１タイムスケー
ルTiを２分割して前半部をプロセツサからのア
クセスPi後半部をバスからのアクセスBiに使用
しているのに対し、第１０図に示すように、８
０，８１のデイレクトリはそれぞれプロセツサか
らのアクセス、バスからのアクセスに１タイムス
ケールTiを占有して使用できるようになつてい
る。この実施例によれば、メモリアクセス処理と
一致化処理との競合をさけることができる効果を
有する。更に比較的低速なメモリ素子でデイレク
トリを構成でき、また各回路部分１１２，１１
４，１１８、等の制御部分も低速な素子を使い得
るとの効果を有する。
以上述べて来た様に、本発明によれば、プロセ
ツサからのメモリアクセス処理と、キヤツシユメ
モリと共有メモリとのデータの一致化処理とを競
合させない条件のもとで、無効化処理を矛盾なく
行うことのできるマルチプロセツサシステムを実
現できる効果がある。
ツサからのメモリアクセス処理と、キヤツシユメ
モリと共有メモリとのデータの一致化処理とを競
合させない条件のもとで、無効化処理を矛盾なく
行うことのできるマルチプロセツサシステムを実
現できる効果がある。
第１図は共通バスを用いたマルチプロセツサシ
ステムの代表的な構成を示した図、第２図は同期
式の共通バスの一例を示す図、第３図は本発明に
よるキヤツシユメモリの構成の一実施例を示す
図、第４図は第３図の構成における各部分の時分
割動作の説明図、第５Ａ図〜第５Ｃ図は第３図の
キヤツシユメモリの動作説明のためのフローチヤ
ート、第６図は本発明によるキヤツシユメモリの
構成の他の実施例を示す図、第７図は第６図の構
成における各部分の時分割動作の説明図、第８図
は第６図のキヤツシユメモリの動作説明のための
フローチヤート、第９図は本発明によるキヤツシ
ユメモリの構成のもう１つ別の実施例を示す図、
第１０図は第９図の構成における各部分の時分割
動作の説明図、第１１図は第９図のキヤツシユメ
モリの動作説明のためのフローチヤートである。 １０，２０，３０…プロセツサ、４０，５０…
キヤツシユメモリ、６０…共通バス、７０…共有
メモリ、８０，８１…デイレクトリイ、９０…有
効ビツト、１００…データ記憶部。
ステムの代表的な構成を示した図、第２図は同期
式の共通バスの一例を示す図、第３図は本発明に
よるキヤツシユメモリの構成の一実施例を示す
図、第４図は第３図の構成における各部分の時分
割動作の説明図、第５Ａ図〜第５Ｃ図は第３図の
キヤツシユメモリの動作説明のためのフローチヤ
ート、第６図は本発明によるキヤツシユメモリの
構成の他の実施例を示す図、第７図は第６図の構
成における各部分の時分割動作の説明図、第８図
は第６図のキヤツシユメモリの動作説明のための
フローチヤート、第９図は本発明によるキヤツシ
ユメモリの構成のもう１つ別の実施例を示す図、
第１０図は第９図の構成における各部分の時分割
動作の説明図、第１１図は第９図のキヤツシユメ
モリの動作説明のためのフローチヤートである。 １０，２０，３０…プロセツサ、４０，５０…
キヤツシユメモリ、６０…共通バス、７０…共有
メモリ、８０，８１…デイレクトリイ、９０…有
効ビツト、１００…データ記憶部。
Claims (1)
- 【特許請求の範囲】 １ 複数個のプロセツサのうち少なくとも１個に
設けられたキヤツシユメモリと、各プロセツサに
共通バスを介して接続された共有メモリを有し、
該キヤツシユメモリは、該共有メモリのデータの
一部であるコピーデータを格納するデータ記憶部
と、コピーデータの共有メモリ上での位置を示す
情報（アドレス）を格納するデイレクトリと、コ
ピーデータの有効性を示す情報を格納する有効表
示部とを有するデータ処理装置のキヤツシユメモ
リ制御方法において、自プロセツサからのリード
アクセス時のミスヒツトにより共有メモリからデ
ータを読出している間に、他プロセツサから共有
メモリ上の同一データを変更するメモリアクセス
が共通バス上に発行された場合は、該共有メモリ
からの読出しデータは自プロセツサへ転送し、該
読出しデータに対応するキヤツシユメモリの有効
表示部の該当ビツトを無効にするようにしたこと
を特徴とするキヤツシユメモリ制御方法。 ２ 複数個のプロセツサのうち少なくとも１個に
設けられたキヤツシユメモリと、各プロセツサに
共通バスを介して接続された共有メモリを有し、
該キヤツシユメモリは、該共有メモリのデータの
一部であるコピーデータを格納するデータ記憶部
と、コピーデータの共有メモリ上での位置を示す
情報（アドレス）を格納するデイレクトリとを有
するデータ処理装置のキヤツシユメモリ制御方法
において、該デイレクトリを２個設け、一方のデ
イレクトリは、自プロセツサからのキヤツシユメ
モリへのメモリアクセス時のアドレスチエツク用
として、他方のデイレクトリは、該共有バスを介
しての他プロセツサからの共有メモリアクセスに
基づくキヤツシユメモリと共有メモリとのデータ
の一致化または該キヤツシユメモリの対応するデ
ータの無効化を行う一致化処理時の共通バス上の
アドレスチエツク用として使用することを特徴と
するキヤツシユメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055667A JPS57172582A (en) | 1981-04-15 | 1981-04-15 | Cash memory control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055667A JPS57172582A (en) | 1981-04-15 | 1981-04-15 | Cash memory control method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2115879A Division JPH0387949A (ja) | 1990-05-07 | 1990-05-07 | キャッシュメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172582A JPS57172582A (en) | 1982-10-23 |
| JPH0127455B2 true JPH0127455B2 (ja) | 1989-05-29 |
Family
ID=13005203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055667A Granted JPS57172582A (en) | 1981-04-15 | 1981-04-15 | Cash memory control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172582A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
| JPH0661065B2 (ja) * | 1988-06-28 | 1994-08-10 | 三菱電機株式会社 | キャッシュメモリ制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148334A (en) * | 1975-06-16 | 1976-12-20 | Hitachi Ltd | Buffer memory control method |
| JPS5464944A (en) * | 1977-11-02 | 1979-05-25 | Fujitsu Ltd | Buffer invalidating system for multi-cpu system |
-
1981
- 1981-04-15 JP JP56055667A patent/JPS57172582A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148334A (en) * | 1975-06-16 | 1976-12-20 | Hitachi Ltd | Buffer memory control method |
| JPS5464944A (en) * | 1977-11-02 | 1979-05-25 | Fujitsu Ltd | Buffer invalidating system for multi-cpu system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172582A (en) | 1982-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5146603A (en) | Copy-back cache system having a plurality of context tags and setting all the context tags to a predetermined value for flushing operation thereof | |
| EP0029517B1 (en) | Store-in-cache mode data processing apparatus | |
| US4439829A (en) | Data processing machine with improved cache memory management | |
| US4959777A (en) | Write-shared cache circuit for multiprocessor system | |
| US4142234A (en) | Bias filter memory for filtering out unnecessary interrogations of cache directories in a multiprocessor system | |
| US6564306B2 (en) | Apparatus and method for performing speculative cache directory tag updates | |
| US4768148A (en) | Read in process memory apparatus | |
| US4399506A (en) | Store-in-cache processor means for clearing main storage | |
| US3947823A (en) | Means for coordinating asynchronous main store accesses in a multiprocessing system using virtual storage | |
| US5249284A (en) | Method and system for maintaining data coherency between main and cache memories | |
| EP0315321B1 (en) | Multiprocessor system with multiple memories | |
| US4831581A (en) | Central processor unit for digital data processing system including cache management mechanism | |
| JPH0345407B2 (ja) | ||
| US6463506B1 (en) | Arrangement of data within cache lines so that tags are first data received | |
| US5590310A (en) | Method and structure for data integrity in a multiple level cache system | |
| EP0474450A2 (en) | Processor system with improved memory transfer means | |
| JPH09237223A (ja) | バスブリッジを用いたコンピュータシステム | |
| JP2559989B2 (ja) | マルチプロセッサ・システムにおけるスペア・ビットをステアリングする装置および方法 | |
| US5479629A (en) | Method and apparatus for translation request buffer and requestor table for minimizing the number of accesses to the same address | |
| JPH06318174A (ja) | キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 | |
| US5010475A (en) | Consistency ensuring system for the contents of a cache memory | |
| WO1997004392A1 (en) | Shared cache memory device | |
| CA1175581A (en) | Data processing machine with improved cache memory management | |
| JPH0127455B2 (ja) | ||
| EP0153109B1 (en) | Cache coherence system |