JP2559989B2 - マルチプロセッサ・システムにおけるスペア・ビットをステアリングする装置および方法 - Google Patents

マルチプロセッサ・システムにおけるスペア・ビットをステアリングする装置および方法

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JP2559989B2 JP5237752A JP23775293A JP2559989B2 JP 2559989 B2 JP2559989 B2 JP 2559989B2 JP 5237752 A JP5237752 A JP 5237752A JP 23775293 A JP23775293 A JP 23775293A JP 2559989 B2 JP2559989 B2 JP 2559989B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ・システム
・メモリに関し、更に具体的にはマルチプロセッサによ
り共有された1つのグローバル・メモリの環境でスペア
・ビットを用いるシステムおよび方法に関する。
【０００２】
【従来の技術】コーディネートされたマルチプロセッサ
よりなるシステムは、メインフレームの環境で最初に開
発され用いられてきた。最近では、マイクロプロセッサ
が低価格、高性能になった結果、メイン・フレームの性
能をマルチ・マイクロプロセッサの並列使用を通して模
写することを目的としたマルチプロセッサ・システムへ
の関心がとみに高まってきている。
【０００３】マルチプロセッサ・システム用の種々のア
ーキテクチャが定義されている。大概の設計は、キャッ
シュ・コヒーレンスの必要性のために高度に集積された
アーキテクチャに依存している。そのようなシステムで
は、キャッシュ・コヒーレンスは種々のキャッシュおよ
びメイン・メモリ内で反射されるデータの一貫性を保証
するために個々のマイクロプロセッサに関連したキャッ
シュ・メモリの複雑な論理回路接続を介して維持され
る。
【０００４】マルチプロセッサ・システムをアーキテク
チャするための若干異なったアプローチは、個々のプロ
セッサの比較的緩いハードウエア・レベルの結合に依存
している。唯一の例外は回路論理が共有のグローバル・
メモリへのアクセスを制御することとキャッシュ・コヒ
ーレンスを管理するのにソフトウエアを使用することで
ある。アーキテクチャがソフトウエアで管理されたキャ
ッシュ・コヒーレンスに依存する場合、設計者は、バン
クに関連したスペア・ビット・ステアリングおよびデー
タ・エラー訂正コード(ECC)メモリ構成のごときメモリ
・エラー訂正資源の使用を含む既存のプロセッサ・ハー
ドウエアを最大限に利用することが出来る。このように
プロセッサが比較的独立であることは、過小評価された
可用性レベルを有するマルチプロセッサ・システムの余
地を残す。何故なら1つまたは複数のプロセッサが残り
のプロセッサの動作を途絶させることなく切り離される
ことが出来るからである。共有グローバル・メモリへの
アクセスおよび該メモリとのコヒーレンスにおけるコー
ディネーションはプロセッサが密に結合されていない場
合は更に困難となる。
【０００５】共有グローバル・メモリおよび緩く結合し
たマルチプロセッサ・アーキテクチャで起こる1つの問
題は、エラー検出および訂正資源の管理に関するもので
ある。このような環境のもとでは、スペア・ビットおよ
びエラー訂正コード・ビットの指定およびコーディネイ
トした使用は、グローバル・メモリ内のデータが一貫性
を持ちかつ信頼性を持つように、プロセッサ間で一貫性
がなければならない。
【０００６】
【発明が解決しようとする課題】本発明はグローバル・
メモリ資源を有するマルチプロセッサ・アーキテクチャ
におけるスペア・ビットのステアリングのための方法お
よびシステムを提供する。
【０００７】
【課題を解決するための手段】本発明のシステムは、グ
ローバル・メモリにおけるスペア・ビットのステアリン
グを規定する第1のプロセッサと、それぞれのローカル
・メモリにおけるスペア・ビットのステアリングを規定
するために第1のプロセッサ以外のプロセッサをイネー
ブルする手段と、第1プロセッサから他のプロセッサへ
グローバル・メモリ・スペア・ビット・ステアリング情
報を転送する手段とよりなる。
【０００８】本発明の良好な形態では、ブーティング・
プロセスで指定されたステージに最初に達したマルチプ
ロセッサ内のプロセッサが自己のローカル・メモリと共
有のグローバル・メモリの両方をテストする責任を負わ
される。残りのプロセッサはそれぞれ自己のローカル・
メモリ・アレイのみをテストする。選択されたプロセッ
サにより導出されたビット・ステアリング情報は、メモ
リ・スペア・ビット・ステアリングがグローバル・メモ
リに対してプロセッサ間で一貫性があることを保証する
ことの一環として、他のプロセッサの各々へ伝達され
る。ローカル・メモリ・ビット・ステアリングは関連す
るプロセッサに対して個性化される。
【０００９】グローバル・メモリ・スペア・ビット・ス
テアリング情報はグローバル・メモリ・テストを行う選
択されたプロセッサから残りのプロセッサへ次の2つの
方法のいずれかで伝達される。第1の方法では、全ての
プロセッサにつながれたアトミック・セマフォ・コント
ローラ内のセマフォ関連レジスタを介して転送がなされ
る。第2の方法では、スペア・ビット・ステアリングお
よびバンク構成情報がグローバル・メモリをテストする
プロセッサからマルチプロセッサ・システム内の他のプ
ロセッサへグローバル・メモリの特別に割り当てられた
ブロックを介して伝達される。限定されたセットアップ
およびグローバル・メモリ・ポインタ情報が第2の形式
でアトミック・セマフォ・コントローラを通過する。本
発明のシステムおよび方法はスペア・ビット・ステアリ
ングおよびメモリ構成情報の同一のセットを共通使用用
に配布する。
【００１０】
【実施例】図1は本発明が関連するマルチプロセッサの
アーキテクチャのブロック図を示す。本システムは4つ
のプロセッサ1−4を含む。プロセッサの代表例はＩBM社
のAIXオペレーティング・システムで動くRISCシステム/
6000ワークステーションである。各プロセッサ1−4はメ
モリ構成レジスタ6およびビット・ステアリング構成レ
ジスタ7を含み、メモリ構成レジスタにはメモリ・アレ
イ先頭アドレスおよびサイズ情報が格納され、ビット・
ステアリング構成レジスタにはスペア・ビット・ステア
リングおよびバンク情報が格納される。各プロセッサ1
−4にはローカルにアドレス可能なメモリ・アレイ8、
9、11、12がそれぞれ設けられている。図示していない
が、各プロセッサは命令およびデータ用にキャッシュ型
のメモリを有する。前述のごとく、キャッシュ・コヒー
レンスは後述する方法でソフトウエアにより管理され
る。図1のアトミック・セマフォ・コントローラ13はソ
フトウエアがグローバル・メモリ・アレイ14へのアクセ
スをコーディネートするのを可能にする。コントローラ
13はロック可能なセマフォ型の多数のレジスタを含む。
動作中、コントローラ13は1時に1つのプロセッサのみが
セマフォ・レジスタに独占的にアクセスすることを許
す。しかし別のプロセッサは同時に別のセマファを所有
することが可能で、各プロセッサは1時に2以上のセマフ
ァを所有することが可能である。ソフトウエアはグロー
バル・メモリの異なるブロックまたはバンクへのプロセ
ッサ・アクセスを割り当てるためにセマフォを使用す
る。ソフトウエアはまた種々のプロセッサ・キャッシュ
間のグローバル・メモリ・コヒーレンスを維持するため
にキャッシュ・フラッシュ・サイクルを導入する。
【００１１】非ブロッキング・クロスポイント・スイッ
チ17は比較的通常の設計であり、アドレス衝突がない場
合にグローバル・メモリ・アレイ14のあらゆる部分にプ
ロセッサ1−4が直接アクセスできるようにする。これに
よりプロセッサは全ての局所的衝突状態においてグロー
バル・メモリと同時やり取りをすることが出来る。
【００１２】スペア・ビットおよびメモリ構成情報の生
成、分配および使用は図2を見ると明らかである。ブロ
ック18はプロセッサから見た複合即ちローカルおよびグ
ローバル・メモリのアドレス範囲を示す。典型的には、
第1のバンク0がローカル・メモリである。メモリの各バ
ンクの各行は列0−Nにデータ・ビット列を有するのみな
らずスペア・ビット列Sをも有する。データ・ビット0−
Nは原データとエラー訂正、好ましくは2つのエラーを検
出し1つのエラーを訂正するに十分なエラー訂正を行う
ために付加されたビットを含む。エラー訂正コード資源
がソフト・エラーを管理するために設けられている限
り、1つまたは2以上のスペア・ビット列の存在により、
メモリ・アレイ内のハード欠陥がエラー訂正コード資源
を首尾一貫して消費することはなくなる。
【００１３】図示のメモリ・ブロック18では、バンク0
は64Mで構成され、第3データ・ビット列に単一の不良ビ
ットを、続いてBデータ・ビット列に5個の不良ビットを
有する。この場合、単一のスペア・ビット列では列3とB
を置換するには不十分であり、メモリのページ全体をマ
ップ・アウトする必要がある。バンク1は32Mで構成さ
れ、この場合列6に全ての欠陥ビットを有する。バンク1
をアドレスする場合、列6の位置に対して指定されたデ
ータがスペア・ビット列Sに書き込まれまたはそこから
読み出されるようにステアリングされる。
【００１４】バンク0およびバンク1のみならずバンク2
の情報もプロセッサ1のビット・ステアリング構成レジ
スタに現れる。プロセッサ1内のメモリ構成レジスタ6は
メモリ・システム18内のバンクのサイズおよび先頭アド
レスに関するデータを含む。
【００１５】本発明によれば、前述の欠陥を識別するた
めのグローバル・メモリ・テストを行うプロセッサであ
るプロセッサ1のレジスタ6および7内の情報がマルチプ
ロセッサ・システム内の他のプロセッサの各々に同一形
式で配布される。他方、各プロセッサに関連するローカ
ル・メモリに関する対応する形式の情報は配布されな
い。全てのマルチプロセッサ内の対応するレジスタに情
報を配布することにより、ローカル・メモリの完全な個
別管理を行いつつマルチプロセッサの各々からのグロー
バル・メモリの一貫性を保証できる。スペア・ビット・
ステアリング情報およびメモリ構成情報の配布は種々の
方法で行うことが出来る。好ましくは、レジスタ・デー
タはシステム内の他のプロセッサにグローバル・メモリ
・テストを行ったプロセッサからセマフォ・レジスタ16
(図1)を用いた放送を介して伝達される。代案として、
スペア・ビット・ステアリングおよびメモリ構成情報は
グローバル・メモリをテストしたプロセッサによりグロ
ーバル・メモリの指定ブロックに書き込まれ、次いで他
の3つのプロセッサの各々のよりメモリ駐在レジスタ・
データが読み出されてもよい。本実施例では、メモリ・
ポインタと最小構成情報は依然としてセマフォ16を通過
する。情報を含むグローバルメモリのブロックを識別す
るのにポインタが使用され、グローバル・メモリの欠陥
に対して位置が調整される。最小構成情報はグローバル
・メモリ・バンク組織を特定する。
【００１６】図3はN個の関連したプロセッサの各々の動
作シーケンスを示す。プロセッサ0がグローバル・メモ
リをテストする責任を負うものとする。2つの点に注目
する。まず、ただ1つのプロセッサがグローバル・メモ
リのテストを行い関連したビット・ステアリングおよび
バンク構成を決定するので、各プロセッサに同様のテス
トを行わせることによる遅延と非一貫性とが回避され
る。第2に、種々のプロセッサで行われる動作が並列的
であるので、1つまたは2以上のプロセッサが残りのプロ
セッサの動作を禁止することなく切り離されまたはディ
スエーブルされることが出来る。ブーティング・プロセ
スで或るステージに最初に達したプロセッサがプロセッ
サ0の責任を負わされるので、並列性は常に損なわれな
い。
【００１７】本発明のシステムおよび方法はアトミック
・セマフォ・コントローラ内のセマフォ・レジスタおよ
びキャッシュ・コヒーレンスの両者をソフトウエア管理
してコーディネートされる緩く結合されたマルチプロセ
ッサの環境でグローバル・アレイ・メモリ・スペア・ビ
ット・ステアリングの一貫性を保証する。スペア・ビッ
トおよびメモリ構成情報は選択されたプロセッサにより
導出され、アトミック・セマフォ・コントローラまたは
グローバル・メモリの共通にアクセスできるブロックを
介して配布される。プロセッサが互いに独立であるた
め、過小評価されたシステム・レベル動作冗長度が得ら
れる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
システム・ブーティング・サイクルの間に、グローバル
・メモリをテストするように、そしてバンクごとのスペ
ア・ビットのステアリングを構成するようにマルチプロ
セッサの1つが選択される。各プロセッサは自身のロー
カル・メモリをテストし、ローカル・メモリに対する関
連するスペア・ビット・ステアリングを規定する。1つ
の選択されたプロセッサ内のグローバル・メモリ・スペ
ア・ビット・ステアリング構成情報は他のグローバル・
メモリ構成情報とともに他のプロセッサへ、アトミック
・セマフォ・コントローラによりアクセス可能なレジス
タを用いてまたはグローバル・メモリの共通にアクセス
可能なブロックを介して配布される。グローバル・メモ
リをテストするプロセッサの選択はいずれの単一のプロ
セッサも常には責任を負わされないような形でなされ
る。従って、本発明の装置および方法によれば、グロー
バル・メモリ・スペア・ビット・ステアリング情報はい
ずれのプロセッサの動作状態にもリンクされない。
【図面の簡単な説明】
【図１】マルチプロセッサ・システムのブロック・ダイ
アグラムを示す。
【図２】グローバル・メモリ内のデータとプロセッサの
構成レジスタの貯蔵されたスペア・ビット・ステアリン
グおよびメモリ構成情報の関係を示す。
【図３】実施例のシステム内の種々のプロセッサにより
実行される動作のフロー図を示す。
【符号の説明】
1−4 プロセッサ 6 メモリ構成レジスタ 7 ビット・ステアリング構成レジ
スタ 8、9、11、12 ローカル・メモリ 13 アトミック・セマフォ・コント
ローラ 14 グローバル・メモリ 16 セマフォ 17 非ブロッキング・クロスポイン
ト・スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームス・ドット・ヘンソン、ジュニ ア アメリカ合衆国テキサス州、オースチ ン、マイン・ドライブ 8405番地 (72)発明者 オスカー・レイド・ミッシェル アメリカ合衆国テキサス州、フラジルビ ル、ウイロウ・ウッド・レイン 600番 地 (56)参考文献 特開 昭63−104167（ＪＰ，Ａ) 特開 平２−311950（ＪＰ，Ａ) 特開 昭56−40935（ＪＰ，Ａ) 特開 平３−238529（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 個々のローカル・メモリおよび共有グロ
    ーバルメモリを有するマルチプロセッサ・システムにお
    けるスペア・ビットをステアリングするための装置にお
    いて、 マルチプロセッサの内のブーティング・プロセス中に所
    定の状態に最初に到達したプロセッサを第1プロセッサ
    として選択し該第1プロセッサのローカル・メモリおよ
    び前記共有グローバル・メモリをテストし、前記共有グ
    ローバル・メモリのスペア・ビットの必要性を決定する
    手段と、 前記第1プロセッサのローカル・メモリおよび前記共有
    グローバル・メモリ内のスペア・ビットをステアするた
    めにアドレス情報を生成する手段と、 前記第1プロセッサ以外のプロセッサをイネーブルして
    それぞれのローカル・メモリ内のスペア・ビットのステ
    アリングをアドレス情報により指定する手段と、 前記共有グローバル・メモリ内のスペア・ビットのステ
    アリングに関するアドレス情報を前記第1プロセッサか
    ら他の全てのプロセッサへ転送する手段と、 を含む装置。
  2. 【請求項２】 前記アドレス情報を転送する手段は前記
    マルチプロセッサにアクセス可能な形式で前記アドレス
    情報を記憶するプロセッサ・インターフェース・コント
    ローラである、請求項1記載の装置。
  3. 【請求項３】 前記共有グローバル・メモリに記憶され
    たデータはエラー訂正コード・ビットを含む、請求項2
    記載の装置。
  4. 【請求項４】 前記アドレス情報を転送する手段は前記
    マルチプロセッサにアクセス可能な前記共有グローバル
    ・メモリ内のブロックを含む、請求項1記載の装置。
  5. 【請求項５】 前記共有グローバル・メモリに記憶され
    たデータはエラー訂正コード・ビットを含む、請求項4
    記載の方法。
  6. 【請求項６】 前記共有グローバル・メモリ内のブロッ
    クを使用せずにアドレス・ポインタをプロセッサに転送
    する手段を含む、請求項4記載の装置。
  7. 【請求項７】 個々のローカル・メモリおよび共有グロ
    ーバルメモリを有するマルチプロセッサ・システムにお
    けるスペア・ビットをステアリングする方法において、 マルチプロセッサの内のブーティング・プロセス中に所
    定の状態に最初に到達したプロセッサを第1プロセッサ
    として選択し該第1プロセッサのローカル・メモリおよ
    び前記共有グローバル・メモリをテストし、前記共有グ
    ローバル・メモリのスペア・ビットの必要性を決定する
    ステップと、 前記第1プロセッサのローカル・メモリおよび前記共有
    グローバル・メモリ内のスペア・ビットをステアするた
    めにアドレス情報を生成するステップと、 前記第1プロセッサ以外のプロセッサをイネーブルして
    それぞれのローカル・メモリ内のスペア・ビットのステ
    アリングをアドレス情報により指定するステップと、 前記共有グローバル・メモリ内のスペア・ビットのステ
    アリングに関するアドレス情報を前記第1プロセッサか
    ら他の全てのプロセッサへ転送するステップと、 を含む方法。
  8. 【請求項８】 前記アドレス情報を転送するステップは
    前記マルチプロセッサにアクセス可能な形式で前記アド
    レス情報を記憶するプロセッサ・インターフェース・コ
    ントローラにより行われる、請求項7記載の方法。
  9. 【請求項９】 前記共有グローバル・メモリに記憶され
    たデータはエラー訂正コード・ビットを含む、請求項8
    記載の方法。
  10. 【請求項１０】 前記アドレス情報を転送するステップ
    は前記マルチプロセッサにアクセス可能な前記共有グロ
    ーバル・メモリ内のブロックを介してなされる、請求項
    7記載の方法。
  11. 【請求項１１】 前記共有グローバル・メモリに記憶さ
    れたデータはエラー訂正コード・ビットを含む、請求項
    10記載の方法。
  12. 【請求項１２】 前記共有グローバル・メモリ内のブロ
    ックを使用せずにアドレス・ポインタをプロセッサに転
    送するステップを含む、請求項10記載の方法。
JP5237752A 1992-11-09 1993-09-24 マルチプロセッサ・システムにおけるスペア・ビットをステアリングする装置および方法 Expired - Lifetime JP2559989B2 (ja)

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US07/973,356 US5327548A (en) 1992-11-09 1992-11-09 Apparatus and method for steering spare bit in a multiple processor system having a global/local memory architecture
US973356 1992-11-09

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