JPH0470655B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 キヤツシユを有するデータ処理装置におけるキ
ヤツシユ・エラー処理方式に関し、 エラーに対処する処理態様として、信頼性を重
視する第１のモードと、処理速度を重視した第２
のモードとを、プログラムによつて選択できるよ
うにして、１つの装置におけるシステムの柔軟性
を向上せしめることを目的とし、 プロセツサからの指示に対応してフラグに対す
る書込みを制御するフラグ書込み制御部と、当該
フラグの内容にもとづいて、上記第１のモードと
上記第２のモードとを選択可能に構成している。

〔産業上の利用分野〕

本発明は、キヤツシユを有するデータ処理装置
におけるキヤツシユ・エラー処理方式に関する。

キヤツシユを有するデータ処理装置において、
キヤツシユに対するアクセスに関してエラーが発
生することを考慮する場合、システムの信頼性を
重視する制御と、システムの性能向上を重視する
制御とが、いわばトレード・オフとなる。

〔従来の技術〕

第４図はシステムの信頼性を重視した制御が行
われるデータ処理装置の従来例を示し、第５図は
エラー検出時のタイム・チヤートを示す。

図中の符号１はプロセツサ、２は主記憶装置、
３は内部バス、４はキヤツシユ、５はエラー検出
回路、６はプロセツサ応答タイミング作成部、７
は主記憶制御部、８，９，１０，１１は夫々論理
ゲートを表わしている。

プロセツサ１はキヤツシユ４をアクセスして処
理を進めるが、キヤツシユ４においてミス・ヒツ
トが生じると主記憶制御部７が発動されて主記憶
装置２がアクセスされる。この場合、一般にキヤ
ツシユ４においてミス・ヒツトが検出されるタイ
ミングにくらべて、エラー検出回路５がエラー検
出出力を発するタイミングが遅くなる。

第４図図示構成の場合には、第５図図示タイ
ム・チヤートの如く、プロセツサ応答タイミング
作成部６は、エラー検出回路５がエラー検出出力
を発生するタイミングを待つて信号を出力する
ように構成されている。第５図図示の場合には、
エラー検出回路５がエラーを検出しており、この
タイミングでゲート１０，１１が論理「１」とさ
れ、主記憶制御部７が発動されている。そして、
主記憶装置２に対するアクセスが終了したタイミ
ングで主記憶制御部７が信号を発し、プロセツ
サ１に応答が通知される。

なおタイム・チヤートを省略したが、エラーが
検出されない場合においても、上記信号は第５
図図示のタイミングにおいて論理「１」とされ
る。そしてこの場合には、そのタイミングでゲー
ト９，８が論理「１」とされる。

即ち、第４図図示構成の場合には、エラー検出
回路５がエラーの有無を判定するのを待つて、プ
ロセツサ１に応答が返されるように構成されてお
り、エラー発生時に後刻における何らかの処理を
必要としないことから、システムの信頼性が高
い。

第６図はシステムの性能向上を重視した制御が
行われるデータ処理装置の他の従来例を示し、第
７図はエラー検出時のタイム・チヤートを示す。
図中の符号１ないし１１は第４図に対応してお
り、１２は割込み制御部、１３は論理ゲートを表
わしている。

第６図図示構成の場合には、第７図図示タイ
ム・チヤートから明らかな如く、エラー検出回路
ー検出回路５からのエラー検出出力が現われるの
を待つことなく、キヤツシユ４においてヒツトか
ミス・ヒツトかが判明するタイミングにおいてプ
ロセツサ応答タイミング作成部６から信号が出
力される。その結果、ケード９，８が論理「１」
とされ、プロセツサ１はキヤツシユ４に対するア
クセスにおいてヒツトとなつたものとみなして次
の処理に入る。その後にエラー検出回路５がエラ
ーを検出すると、ゲート１３が論理「１」を発
し、割込み制御部１２がプロセツサ１に対してエ
ラーが発生した旨を通知し割込みを発生する。プ
ロセツサ１においては、先のアクセスにおいてエ
ラーが発生していたとして回復処理を行う。

即ち、第６図図示構成の場合には、エラー検出
回路５がエラーの有無を判定するのを待つことな
く処理を進める。このため、エラー発生の頻度が
小であることを考慮すると全体としての処理速度
が第４図図示の場合にくらべて早い。

〔発明が解決しようとする課題〕

従来上記第４図図示の構成を採用したデータ処
理装置と、上記第６図図示の構成を採用したデー
タ処理装置とが存在しているが、最近ではデータ
処理装置の使用態様が多岐にわたるようになつて
いる。例えばソフト開発を行うためのシステムに
おいては上記第６図図示の場合のように性能向上
を重視するものが望まれ、また工程管理を行うシ
ステムにおいては上記第４図図示の場合のように
信頼性を重視するものが望まれる。このために、
１つのデータ処理装置において、いずれを選択す
るかを自由に決定できるようなデータ処理装置が
望まれるようになつた。

本発明は、エラーに対処する処理態様として、
信頼性を重視する第１のモードと、処理速度を重
視した第２のモードとを、プログラムによつて選
択できるようにして、１つの装置におけるシステ
ムの柔軟性を向上せしめることを目的としてい
る。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。図中の符
号１はプロセツサ、２は主記憶装置、３は内部バ
ス、４はキヤツシユ、５はエラー検出回路、６は
プロセツサ応答タイミング作成部、７は主記憶制
御部、８，９，１０，１１，１３は夫々論理ゲー
ト、１２は割込み制御部、１４はフラグ書込み制
御部、１５はフラグ、１６はエラー処理制御部を
表わしている。

フラグ１５は、プロセツサ１がフラグ書込み制
御部１４を介してプログラムからセツトすること
が可能に構成されている。そして、当該フラグ１
５の内容にもとづいて、エラー処理制御部１６
は、信頼性を重視する第１のモードと、性能向上
を重視する第２のモードとを選択するように構成
されている。即ち、例えばフラグ１５がセツトさ
れている場合には第２のモードとなる。

尚、初期状態ではリセツト信号によりフラグ１
５の初期値が論理“０”となり、第１のモードが
選択される。

〔作用〕

フラグ１５がセツトされていない場合には、エ
ラー処理制御部１６はエラー検出回路５からの出
力が発せられるタイミングを待つて信号を発す
るようにされ、エラーが発生した場合にはゲート
１０，１１が論理「１」とされて、主記憶制御部
７が発動される。

またフラグ１５がセツトされている場合には、
エラー処理制御部１６はエラー検出回路５からの
出力が発せられるのを待つことなく信号を発す
る。そしてエラーが検出されると、ゲート１３を
介して割込み制御部１２が発動される。

〔実施例〕

第２図は本発明の実施例を示し、第３図Ａ，Ｂ
はそのタイム・チヤートを示す。図中の符号１な
いし１６は第１図に対応しており、１７ないし２
１は夫々論理ゲートを表わしている。

第３図Ａは第１のモードの場合を表わし、前半
はヒツトしかつエラーがなかつた場合に対応し、
後半はヒツトしたがエラーがあつた場合に対応し
ている。第３図Ａの場合には、プロセツサ応答タ
イミング作成部６が発する信号Ｃ−２によつて、
ゲート２０，２１，９，８を介して、エラー検出
回路５からの出力の発生を待つて、プロセツサ１
に応答を返す形となる。即ち、エラーが発生して
いなければ、ゲート１７が論理「０」を発し、ゲ
ート９が論理「１」となつて、信号Ｃ−２に発せ
られたタイミングで、プロセツサ１に通知され
る。しかし、エラーが発生していれば、ゲート１
７が論理「１」を発し、ゲート９は論理「１」を
発しないこととなり、かつゲート１０，１１を介
して主記憶制御部７が発動される。そして、主記
憶制御部７が応答信号Ｍ−１を発したときに、プ
ロセツサ１に通知される。

第３図Ｂは第２のモードの場合を表わし、フラ
グ１５に書込みが行われた状態の下で、ヒツトし
かつエラーがなかつた場合と、ヒツトしたがエラ
ーがあつた場合とを示している。

フラグ１５に対する書込みが行われると、以降
フラグ１５の出力Ｆ／Ｆは論理「１」を保持し
ている。

この状態の下でキヤツシユ４がアクセスされる
と、ヒツト信号（Hit）が現われるタイミングに
おいて、プロセツサ応答タイミング作成部６から
の信号Ｃ−１にもとづいて、エラー検出回路５か
らのエラー検出出力の発生を持つことなく、ゲー
ト９，８を介して、プロセツサ１に応答が返され
る。

エラーが発生した場合には、その時点でゲート
１３が論理「１」とされ、割込み制御部１２が割
込みを発する。

〔発明の効果〕

以上説明した如く、本発明によれば、プロセツ
サがプログラム制御によつて、自己のモードを選
択することが可能となり、使用態様に応じたシス
テムの柔軟性を向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明
の実施例構成、第３図はそのタイム・チヤート、
第４図は従来の構成、第５図はそのタイム・チヤ
ート、第６図は従来の他の構成、第７図はそのタ
イム・チヤートを示す。 図中、１はプロセツサ、２は主記憶装置、３は
内部バス、４はキヤツシユ、５はエラー検出回
路、６はプロセツサ応答タイミング作成部、７は
主記憶制御部、１２は割込み制御部、１４はフラ
グ書込み制御部、１５はフラグ、１６はエラー処
理制御部を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置２とプロセツサ１とキヤツシユ４
   とを少なくともそなえ、上記キヤツシユ４に対す
   るアクセスに関してエラー検出回路５をそなえ
   て、当該エラー検出回路５によるエラー検出に対
   応してエラー対応処理が行われるデータ処理装置
   において、 上記プロセツサ１からの指示に対応してフラグ
   １５に対する書込みを制御するフラグ書込み制御
   部１４と、 当該フラグ書込み制御部１４によつて書込まれ
   たフラグ１５の内容にもとづいて、 上記エラー検出回路５からのエラー検出出力の
   出現を待つて、上記プロセツサ１に対してキヤツ
   シユ４に対するアクセスの結果を通知する第１の
   モードと、 上記エラー検出回路５からのエラー検出出力の
   出現を待つことなく上記プロセツサ１に対してキ
   ヤツシユ４に対するアクセスの結果を通知してお
   き、エラー検出時に割込み制御部１２にこの旨を
   通知して上記プロセツサ１に対して割込みを行う
   第２のモードと、 を選択するエラー処理制御部１６をもうけたこと
   を特徴とするキヤツシユ・エラー処理方式。