JPS6146538A

JPS6146538A - メモリの高速読出し方法

Info

Publication number: JPS6146538A
Application number: JP59167586A
Authority: JP
Inventors: Yasunori Kawada; 河田　泰紀
Original assignee: Yokogawa Hokushin Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1984-08-10
Filing date: 1984-08-10
Publication date: 1986-03-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリの内容を読み出す方法に関する。

特に、エラーチェック機能を備えた半導体メモリの内容
を高速で読み出す方法に関する。

〔従来の技術〕

近年のマイクロプロセッサの高速化は著しいものがある
。このようなプロセッサの能力を十分に発揮させるため
には、メモリに収納されているプログラムやデータを、
高速で読み出す必要がある。

従来のメモリの読出し方法では、（１）マイクロプロセッサからのアドレス情報のデコー
ド、（２）　　デコードされたアドレスの内容の読出し、（
３）読み出した内容のエラーチェック、（４）マイクロ
プロセッサへの続出し完了応答信号ＡＣＫの送出および
データバスへの読み出したデータの送出（エラーが発生
しない場合）、または、マイクロプロセッサへのエラー
信号ＥＲＲＯＲの送出およびデータバスへのエラー情報
の送出（エラーが発生した場合）を順次実行する。この後にマイクロプロセッサは、メモ
リとマイクロプロセッサとが同期した時点にデータバス
上のデータを読み込み、メモリへのアクセスサイクルを
終了する。マイクロプロセッサする。

（３）のエラーチェックは、信頼性を向上させるために
は必要な機能である。また、（４）の読出し完了応答信
号ＡＣにまたはエラー信号ＥＲＲＯＲの送出や、マイク
ロプロセッサとの同期は、非同期マイクロプロセッサを
用いる場合には必要な動作である。

〔発明が解決しようとする問題点〕

このような従来のメモリの読出し方法で高速で読出しを
実行するためには、（２）の読出し時間を短縮するか、
または機能を削減する必要がある。（２）の読出し時間
を短縮するためには、高速のメモリを使用する必要があ
り、高価なメモリを使用する必要が生じる欠点があった
。

本発明は、必要な機能を削減することなく、しかも高価
な高速メモリを使用せずに、メモリを高速で読み出す方
法を提供することを目的とする。

Ｃ問題点を解決するための手段〕本発明のメモリの高速読出し方法は、多数ピッ□トの半
導体集積回路メモリから、このメモリに接続されたマイ
クロプロセッサにメモリ内容を読み出す動作ステップに
、メモリに与えるアドレスを翻訳するステップと、　翻
訳されたアドレスにしたがってメモリ内容の読出しを行
うステップと、読出したデータの誤り検出を行うステッ
プと、この誤り検出の結果に対応して読出し完了または
誤りの応答を行うステップと、上記読出し完了のステッ
プにつづいて上記マイクロプロセッサと同期を設定する
ステップと、この同期を設定するステップにつづいて終
了処理を実行するステップとを含むメモリの高速読出し
方法において、上記メモリ内容の読出しを行うステップ
の実行中に、誤り検出の結果がな（とも上記読出し完了
の応答を並行して実行させ、この読出し完了の応答につ
づいて、上記メモリ内容の読出しを行うステップの実行
中に上記終了処理を実行させ、上記メモリ内容の読出し
を行うステップにつづいて実行される誤り検出を行うス
テップは上記終了処理を実行するステップの実行中に実
行させ、この誤り検出を行うステップから誤り発生を示
す結果が送出される場合には、これを上記マイクロプロ
セッサの次のサイクルタイムに実行させることを特徴と
する。

〔作用〕

本発明のメモリの高速読出し方法は、メモリの動作を正
常動作とエラー動作に分け一ζ、正常動作を優先させて
実行する。エラーが発生したときには、次のサイクルタ
イムで処理する。

〔実施例〕

第１図は、本発明第一実施例記憶装置のブロック構成図
である。

データバス１は、メモリ５と、エラー保持回路７とに接
続される。アドレスバス２は、デコーダ３と、メモリ５
と、エラー保持回路７とに接続される。デコーダ３はタ
イミング発生回路４に接続される。タイミング発生回路
４はメモリ５に接続される。メモリ５はエラー検出・発
生回路６に接続される。エラー検出・発生回路６はエラ
ー保持回路７に接続される。データバス１、アドレスバ
ス２、タイミング発生回路４およびエラー検出・発生回
路６は、図示していないが、マイクロプロセッサに接続
される。

デコーダ３は、マイクロプロセッサからアドレスバス２
に送出されたアドレス情報を翻訳し、この記憶装置が選
択されている場合には、タイミング発生口Ｉａ４にメモ
リ選択信号１０１を出力する。

タイミイグ発生回路４は、メモリ選択信号１０１が入力
されると、行アドレスストローブ信号（ＲＡＳ）１０２
および列アドレスストローブ信号（ＣＡＳ）　１０３と
、書込み許可信号（畦）　１０４とを出力する。さらに
タイミイグ発生回路４は、マイクロプロセッサとの同期
をとるため、読出し完了応答信号（ＡＣＫ）　１０５を
出力する。この読出し完了応答信号１０５は、メモリ５
からの読出しが終了しないうちに出力される。

メモリ５は、タイミング発生回路４からの行アドレスス
トローブ信号１０２および列アドレスストローブ信号１
０３のタイミングで、アドレスバス２からアドレス情報
を受は取り、そのアドレスの内容をデータバス１および
エラー検出・発生回路６に出力する。このメモリ５は、
一般的に用いられるダイナツク・ランダムアクセスメモ
リであり、タイミング発生回路４の出力（図示せず）に
よりリフレッシュ動作が行われる。

エラー検出・発生回路６は、メモリ５からのデータ１０
６のパリティチェーツクを行う。エラーが検出された場
合には、エラー信号１０７をマイクロプロセッサとエラ
ー保持回路７とに出力する。ただし、マイクロプロセッ
サは、次の読出しサイクルになってからこのエラー信号
１０７を認識する。

エラー保持回路７は、エラー信号１０７が入力されると
、エラー情報をラッチする。これにより、次の読出しサ
イクルでエラー情報をマイクロプロセッサに送出する。

第２図は本実施例記憶装置のタイムチャートを示す図で
ある。

デコーダ３がアドレス情報をデコードし１、メモリ５の
読出しが開始される。この直後に、タイミング発生回路
４が読出し完了応答信号１０５を出力し、マイクロプロ
セッサとの同期をとる。メモリ５とマイクロプロセッサ
とが同期することにより、マイクロプロセッサがデータ
を読み取り、これによりアクセスサイクルが終了する。

読み出したデータのエラーチェックは、マイクロプロセ
ッサとの同期とは別に実行される。このため、この読出
しサイクルでは、マイクロプロセッサはエラー発生を検
出できず、次のサイクルタイムでエラー発生を検出する
。

このように、正常動作を優先させることによりメモリの
読出しを高速化することができる。エラー発生時には、
次のサイクルタイムにならなければエラー情報を検出で
きないが、エラー発生の確率は低いのでこれは問題には
ならない。

マイクロプロセッサがメモリ５を選択してからデータを
受は取るまでの時間、すなわち読出しサイクルに要する
時間は、アクセスタイム１５０ｎｓｅｃのダイナミック
・ランダムアクセスメモリを用いた場合で、従来は３０
０ｎｓｅｃであったが、本実施例の場合には２００ｎｓ
ｅｃに改善された。

第３図は、本発明第二実施例記憶装置のブロック構成図
である。

データバス１は、メモリ５と、エラー保持回路７と、マ
イクロプロセッサ９とに接続される。アドレスバス２は
、デコーダ３と、メモリ５と、エラー保持回路７と、マ
イクロプロセ・ノザ９とに接続される。デコーダ３はタ
イミング発生回路４に接続される。タイミング発生回路
４は、メモリ５と、信号制御回路８と、マイクロプロセ
ッサ９とに接続される。メモリ５はエラー検出・発生回
路６に接続される。エラー検出・発生回路６の出力は、
エラー保持回路７と、信号制御回路８と、マイクロプロ
セッサ９とに接続される。

信号制御回路８は、エラー検出・発生回路６がエラー信
号１０７を出力した場合に、次のサイクルを無効にする
。すなわち、エラーが発生ずると信号制御回路８は、次
のサイクルから行および列アドレスストローブ信号１０
２．１０３を無効にする。

これにより、エラー発生後のサイクルは、マイクロプロ
セッサ９にエラーを知らせるための動作を行う。

第４図は、本実施例記憶装置のタイムチャートを示す図
である。

ステート１でアドレスのデコードが実行され（領域Ａ）
、ステート２〜６でメモリ５へのアクセスが行われる（
領域Ｂ）。読出し完了応答信号ＡＣＫは、データが有効
でない状態でも、見込みで有効になる。マイクロプロセ
ッサ９が読出し完了応答信号ＡＣＫまたはエラー信号Ｈ
ＲＲＯＲを検出すると、マシンサイクルが待ち状態から
ステート５になる。

データが有効になると、ステート７になるまでにエラー
チェックが実行される（領域Ｃ）。ステート６からステ
ート７へ移るときに、マイクロプロセッサ９がデータを
読み取り、エラー発生時にはエラー保持回路７がエラー
情報を保持する。エラーが発生した場合には、次のマシ
ンサイクルのステート４からステート５になる時点で、
マイクロプロセッサ９がエラーの発生を検知する。

本実施例では、信号制御回路８を付加したことにより、
エラーが発生した場合のマイクロプロセッサ９の誤動作
を最小限にし、安全性を高めている。

以上の実施例では、マイクロプロセッサがメモリにアク
セスする例について説明したが、ダイレクトメモリアク
セス装置などによるアクセスの場合にも、本発明を実施
することができる。

〔発明の効果〕

以上説明したように、本発明のメモリの高速読出し方法
は、アクセスタイムのそれほど小さくない安価なメモリ
でも、高速でデータを読み出すことが可能となる。しか
も、エラーチェック機能等の、記憶装置として必要な機
能は全て備えている。

さらに、高速化のために必要なハードウェアは、エラー
保持口′路と、必要な場合には信号制御回路とだけであ
り、安価に本発明を実施できる。したがって、読出し速
度の高速化だけでなく、同等の読出し速度を安価に実現
できる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例記憶装置のブロック構成図。第２図は動作のタイムチャートを示す図。第３図は本発明第二実施例記憶装置のブロック構成図。第４図は動作のタイムチャートを示す図。 ■・・・データバス、２・・・アドレスバス、３・・・
デコーダ、４・・・タイミング発生回路、５・・・メモ
リ、６・・・エラー検出・発生回路、７・・・エラー保
持回路、８・・・信号制御回路、９・・・マイクロプロ
セッサ。

Claims

【特許請求の範囲】

（１）多数ビットの半導体集積回路メモリから、このメ
モリに接続されたマイクロプロセッサにメモリ内容を読
み出す動作ステップに、メモリに与えるアドレスを翻訳するステップと、翻訳さ
れたアドレスにしたがってメモリ内容の読出しを行うス
テップと、読出したデータの誤り検出を行うステップと、この誤り
検出の結果に対応して読出し完了または誤りの応答を行
うステップと、上記読出し完了のステップにつづいて上記マイクロプロ
セッサと同期を設定するステップと、この同期を設定す
るステップにつづいて終了処理を実行するステップとを含むメモリの高速読出し方法において、上記メモリ内容の読出しを行うステップの実行中に、誤
り検出の結果がなくとも上記読出し完了の応答を並行し
て実行させ、この読出し完了の応答につづいて、上記メモリ内容の読
出しを行うステップの実行中に上記終了処理を実行させ
、上記メモリ内容の読出しを行うステップにつづいて実行
される誤り検出を行うステップは上記終了処理を実行す
るステップの実行中に実行させ、この誤り検出を行うス
テップから誤り発生を示す結果が送出される場合には、
これを上記マイクロプロセッサの次のサイクルタイムに
実行させることを特徴とするメモリの高速読出し方法。