JPS58225446A - メモリパリテイリトライ方式 - Google Patents
メモリパリテイリトライ方式Info
- Publication number
- JPS58225446A JPS58225446A JP57109504A JP10950482A JPS58225446A JP S58225446 A JPS58225446 A JP S58225446A JP 57109504 A JP57109504 A JP 57109504A JP 10950482 A JP10950482 A JP 10950482A JP S58225446 A JPS58225446 A JP S58225446A
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- JP
- Japan
- Prior art keywords
- retry
- signal
- parity
- supplied
- memory
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマロクロプロセッサシステムにおけるメモリパ
リティリトライ方式に関する。
リティリトライ方式に関する。
ハードワイヤドな設計より設計にフレキシビリティを持
たせ、且つハート９ウエアの設計が容易になることより
一イクログログラムによる制御方式が通常用いられてい
る。
たせ、且つハート９ウエアの設計が容易になることより
一イクログログラムによる制御方式が通常用いられてい
る。
具体的には種々のシーケンス制御の１つとして従来のハ
ードワイヤドロジ、りに代シマイクロｆロセッサが用い
られる様になりてきた。この方式によれば制御の速度は
命令の読出し速度、即ちメそリスピードに大きく依存す
る。
ードワイヤドロジ、りに代シマイクロｆロセッサが用い
られる様になりてきた。この方式によれば制御の速度は
命令の読出し速度、即ちメそリスピードに大きく依存す
る。
ところで、このマイクロノロセッサを使用したシステム
においては、メモリパリティ検出機能は付加されていな
いか、あるいは付加されていたとしてもリトライ（再式
行）されない場合が多く信頼性に乏しいものでア°りた
・従りて一過性のメモリ／４リテイエラー（ノイズ等に
よるエラー）の発生によってシステムダウンとなりてい
たものである。
においては、メモリパリティ検出機能は付加されていな
いか、あるいは付加されていたとしてもリトライ（再式
行）されない場合が多く信頼性に乏しいものでア°りた
・従りて一過性のメモリ／４リテイエラー（ノイズ等に
よるエラー）の発生によってシステムダウンとなりてい
たものである。
本発明は上記欠点に鑑みてなされたものでめシ、エラー
発生時マイクロプロセ、すに対し待ち信号を与えＷＡＩ
Ｔステイトを挿入してリトライ動作を実行するためのハ
ードウェアを追加することによシ、マイク１１セ、すに
多大な負担をかけることなくリトライ動作を行ない、一
過性のメモリパリティエラーによるクステムダウンヲ未
然に防ぐマイクロプロセッサ７ステムを提供することを
目的とする。
発生時マイクロプロセ、すに対し待ち信号を与えＷＡＩ
Ｔステイトを挿入してリトライ動作を実行するためのハ
ードウェアを追加することによシ、マイク１１セ、すに
多大な負担をかけることなくリトライ動作を行ない、一
過性のメモリパリティエラーによるクステムダウンヲ未
然に防ぐマイクロプロセッサ７ステムを提供することを
目的とする。
本発明は／母りティチェック機能を持つマイクロプロセ
ッサ７ステムにおいて ／４１ リテイエラーを検出し
たと色、マイクロプロセッサに対しＷＡＩＴ要求を発し
、１サイクルのＷＡ Ｉ Ｔステイト挿入によシメモリ
読取シ動作をリトライするものである。
ッサ７ステムにおいて ／４１ リテイエラーを検出し
たと色、マイクロプロセッサに対しＷＡＩＴ要求を発し
、１サイクルのＷＡ Ｉ Ｔステイト挿入によシメモリ
読取シ動作をリトライするものである。
これによシ、一過性のノダリテイエラーによるシステム
ダウンを未然に防ぐことが出来、システムの信頼性が向
上する。
ダウンを未然に防ぐことが出来、システムの信頼性が向
上する。
以下、本発明実施例につき、図面を使用して詳細に説明
する。第１図は本発明が実現される装置の実施例を示す
ブロック図である。
する。第１図は本発明が実現される装置の実施例を示す
ブロック図である。
図において、１１はダートである。ｃ−ト１１はＤＲＡ
Ｍ ；ｔ ｏをアクセスする際に使用されるＲＡＳ ”
ＣＡ８信号生成のためのトリガとなる信号（アドレス
ラッチイネ−ゾル信号すならびにリトライ信号ｚ、）を
検出し、それをフリ、グフロ、グ１２へ伝達する。フリ
、グフロッグ１２はＤＲＡＭ ２ ｏのアクセス動作を
開始する旨を指示するもので、そのＱ出力はシフトレジ
スタ１４ならびにデコーダ１５へ供給される。尚、フリ
ップフロ、プ１２のリセット端子にはゲート１３出力が
供給されている。ｐ−ト１３には、マイクロプロセッサ
よＪｖ ＲＥＡＤ信号＠ 、 ＷＲＩＴＥ信号ｆが、そ
して後述すゐリトライ制御回路２５よシ。
Ｍ ；ｔ ｏをアクセスする際に使用されるＲＡＳ ”
ＣＡ８信号生成のためのトリガとなる信号（アドレス
ラッチイネ−ゾル信号すならびにリトライ信号ｚ、）を
検出し、それをフリ、グフロ、グ１２へ伝達する。フリ
、グフロッグ１２はＤＲＡＭ ２ ｏのアクセス動作を
開始する旨を指示するもので、そのＱ出力はシフトレジ
スタ１４ならびにデコーダ１５へ供給される。尚、フリ
ップフロ、プ１２のリセット端子にはゲート１３出力が
供給されている。ｐ−ト１３には、マイクロプロセッサ
よＪｖ ＲＥＡＤ信号＠ 、 ＷＲＩＴＥ信号ｆが、そ
して後述すゐリトライ制御回路２５よシ。
リセット信号ｑが供給されている。
上記シフトレジスタ１４はＤＲＡＭ ２ ｏへ供給する
アドレスの制御及び画タイミング生成−のため
１１に設けられるもので、ｎピット構成のシフトレジス
タである。該シフトレジスタ１４出力はアドレスセレク
タ１６、ドライバ１７、ノ中すテイチェ、力２２へそれ
ぞれ供給される。１５は任意のＤＲＡＭ ２０チ、グを
アクセスするＲＡＳ信号生成のために設けられるデコー
ダである。デコーダ１６には上記フリラグフロッグ１２
出力の他にアドレスｇが供給され、ここで解読された結
果はｉ信号ｊとしてドライバ１７へ供給される０ １６はアドレス（ロー／カラム）を出力するセレクタで
あυ、ここで生成されたアドレスはＤＲＡＭ ２ｏへ供
給される。１１はドライノ々であってＤＲＡＭ ２０に
対しＲＡＳ −ＣＡＳ信号を出力する。
アドレスの制御及び画タイミング生成−のため
１１に設けられるもので、ｎピット構成のシフトレジス
タである。該シフトレジスタ１４出力はアドレスセレク
タ１６、ドライバ１７、ノ中すテイチェ、力２２へそれ
ぞれ供給される。１５は任意のＤＲＡＭ ２０チ、グを
アクセスするＲＡＳ信号生成のために設けられるデコー
ダである。デコーダ１６には上記フリラグフロッグ１２
出力の他にアドレスｇが供給され、ここで解読された結
果はｉ信号ｊとしてドライバ１７へ供給される０ １６はアドレス（ロー／カラム）を出力するセレクタで
あυ、ここで生成されたアドレスはＤＲＡＭ ２ｏへ供
給される。１１はドライノ々であってＤＲＡＭ ２０に
対しＲＡＳ −ＣＡＳ信号を出力する。
１８はデータバス上のＤＲＡＭ ２０人カデータをドラ
イブするバッファてらって、そのデータは／母りティジ
ェネレータ１９を経由してＤＲＡＭ Ｊ Ｏへ供給され
る。
イブするバッファてらって、そのデータは／母りティジ
ェネレータ１９を経由してＤＲＡＭ Ｊ Ｏへ供給され
る。
２０はノヤリティピ、トを含むｎビット構成のＤＲＡＭ
である。該ＤＲＡＭ ２０出力は内部／４スｒ、ドライ
バ２ノを経由してマイクロプロセッサへ供給される他、
パリティチェッカ２２へも供給されここで／’Ｐリティ
エラーチェックがなされる。
である。該ＤＲＡＭ ２０出力は内部／４スｒ、ドライ
バ２ノを経由してマイクロプロセッサへ供給される他、
パリティチェッカ２２へも供給されここで／’Ｐリティ
エラーチェックがなされる。
該ノ９リティチェ、力２２によるチェックの結果はフリ
ップフロ、ｆ２３へ供給されるＯフリラグフロッグ２３
へは他にシステムクロックＶが供給されておシ、ここで
パリティエラーの有無が表示される。
ップフロ、ｆ２３へ供給されるＯフリラグフロッグ２３
へは他にシステムクロックＶが供給されておシ、ここで
パリティエラーの有無が表示される。
フリップフロツグ２３の出力Ｗは割込み制御回路２４な
らびにリトライ制御回路２６へ供給される。
らびにリトライ制御回路２６へ供給される。
割込み制御回路２４は、パリティエラー発生時、リトラ
イした後再度エラーがありた場合に限シ、マイク１１セ
、すに対し割込みを通知するものでめる０ リトライ制御回路２５へは他にゲート１３出力ならびに
システムクロックＶが供給されておシ、ノ臂すティエラ
ー発生時、マイクロプロセッサに対し、待ち信号ｙを与
え、そのマシンクロックにＷＡＩＴステイトを挿入して
リトライ動作を指示（リトライ信号−）する。他にリセ
ット信号ｑも生成し、ダート１３へ伝えるＯこのすトラ
イ制御回路２５については後に詳細に述べる。
イした後再度エラーがありた場合に限シ、マイク１１セ
、すに対し割込みを通知するものでめる０ リトライ制御回路２５へは他にゲート１３出力ならびに
システムクロックＶが供給されておシ、ノ臂すティエラ
ー発生時、マイクロプロセッサに対し、待ち信号ｙを与
え、そのマシンクロックにＷＡＩＴステイトを挿入して
リトライ動作を指示（リトライ信号−）する。他にリセ
ット信号ｑも生成し、ダート１３へ伝えるＯこのすトラ
イ制御回路２５については後に詳細に述べる。
第２図、第３図、第４図は本発明の動作を示すタイミン
グチャートであシ、詳細タイミング。
グチャートであシ、詳細タイミング。
／ヤリティニラ−有シの場合、パリティエラーが無しの
場合のそれぞれのタイミングを示す◎尚、図中、ル〜２
で示された信号は第１図のそれと対応するため重複を避
ける意味でここでは述べない。
場合のそれぞれのタイミングを示す◎尚、図中、ル〜２
で示された信号は第１図のそれと対応するため重複を避
ける意味でここでは述べない。
以下、本発明実施例（第１図）の動作につき第２図、第
３図、第４図に示したタイミングチャートを使用して詳
細に説明する。
３図、第４図に示したタイミングチャートを使用して詳
細に説明する。
マイクログロセ、すはＤＲＡＭ ２０に対してＲＥＡＤ
動作を開始すると、第２図のタイミングチャートに示す
如く、メモリアドレスＡＯ”＝Ａ１１１ｇ、を及びアド
レスラッチイネーブル信号（ＡＬＥ）ｂが出力される。
動作を開始すると、第２図のタイミングチャートに示す
如く、メモリアドレスＡＯ”＝Ａ１１１ｇ、を及びアド
レスラッチイネーブル信号（ＡＬＥ）ｂが出力される。
ダート１１は上記ＡＬＥ信号すを検出するとＤＲＡＭ
２０読取シ／書込み実行のために設けられるフリ、プフ
ロッｆｚｚをＡＬＥ信号すの後縁でセットする。フリッ
ｆ７０．ｆ１２がセットされるとＲＡＳ信号を作成する
デコーダ１６をイネーブルとしてアドレスｇに対応した
ｉ信号ｊを作成し、／臂ソファ１７を介してＤＲＡＭ
２０へ供給する。また、ブリ、グフロ、グ１２の出力Ｃ
は、ｎビ、トシフトレジスタ１４をイネーブルにしてサ
ンプリングクロックａにょシ順次ザングリングを行なう
。サンプリングク四、りａはアドレス（ロー／カラム）
切替え及びｉタイミングの詳細を決定するものであシ、
システムクロックマよシ速いクロックとする必要がある
。
２０読取シ／書込み実行のために設けられるフリ、プフ
ロッｆｚｚをＡＬＥ信号すの後縁でセットする。フリッ
ｆ７０．ｆ１２がセットされるとＲＡＳ信号を作成する
デコーダ１６をイネーブルとしてアドレスｇに対応した
ｉ信号ｊを作成し、／臂ソファ１７を介してＤＲＡＭ
２０へ供給する。また、ブリ、グフロ、グ１２の出力Ｃ
は、ｎビ、トシフトレジスタ１４をイネーブルにしてサ
ンプリングクロックａにょシ順次ザングリングを行なう
。サンプリングク四、りａはアドレス（ロー／カラム）
切替え及びｉタイミングの詳細を決定するものであシ、
システムクロックマよシ速いクロックとする必要がある
。
（速度が速い程分解能が向上して木目の細かいタイミン
グを作ることが可能である）。
グを作ることが可能である）。
シフトレジスタ１４はまずアドレス切替え信号ｄを出力
してアドレスセレクタ１６へ供給する。アドレスセレク
タ１６は最初ＤＲＡＭ ｊ ＯのＲＯＷアＰレスを出力
しているので信号ｄにょシＣＯＬＵＭＮアドレスへ切替
える。その出力信号にはＤＲＡＭ ２０へ供給される。
してアドレスセレクタ１６へ供給する。アドレスセレク
タ１６は最初ＤＲＡＭ ｊ ＯのＲＯＷアＰレスを出力
しているので信号ｄにょシＣＯＬＵＭＮアドレスへ切替
える。その出力信号にはＤＲＡＭ ２０へ供給される。
□ 次にシフトレジスタ１４はＣＡＢイネーブル信号り
を出力して対応したＣＡＳ信号ｐ ｔ−ＤＲＡＭＪ Ｏ
へ供給する。
を出力して対応したＣＡＳ信号ｐ ｔ−ＤＲＡＭＪ Ｏ
へ供給する。
マイクロプロセッサ実行モードは読取シであるため書込
み信号ｆは出力されない。従ってＤＲＡＭ ２０は連続
して読出し動作を行ない、ＣＡＳ信号ｐ出力後ＤＲＡＭ
２０の持つアクセスタイムの規格時間経過後、内部パ
スｒ上にアドレスにで指定されたメモリセル内のデータ
を出力する。
み信号ｆは出力されない。従ってＤＲＡＭ ２０は連続
して読出し動作を行ない、ＣＡＳ信号ｐ出力後ＤＲＡＭ
２０の持つアクセスタイムの規格時間経過後、内部パ
スｒ上にアドレスにで指定されたメモリセル内のデータ
を出力する。
そしてシフトレジスタ１４の出力Ｓのタイミングによシ
、パリティチェッカ２２にてノ９リティチェック（０ｆ
ＪＤ／ＥＶＥＮ ）が行なわれる。
、パリティチェッカ２２にてノ９リティチェック（０ｆ
ＪＤ／ＥＶＥＮ ）が行なわれる。
ここでパリティエラーが検出されると／４リティ検出回
路２３によジノ臂すティエラーの発生が認知され、本発
明の目的であるリトライ動作の実行を開始する。
路２３によジノ臂すティエラーの発生が認知され、本発
明の目的であるリトライ動作の実行を開始する。
読取多動作の場合、マイクロノロセ、すは読取多信号・
を出力する。読取多信号・はリトライ制御回路１６に入
力され、ＣＰＵ ＷＡＩＴ信号ｙ信号力し、マイクロプ
ロセッサに対しＷＡＩＴ要求（待ち）を発する。
を出力する。読取多信号・はリトライ制御回路１６に入
力され、ＣＰＵ ＷＡＩＴ信号ｙ信号力し、マイクロプ
ロセッサに対しＷＡＩＴ要求（待ち）を発する。
第２図に示したタイミングチャート中、Ｔ鵞の立上υで
ＷＡＩＴ要求信号ｙを検知し、それ以降マイクロプロセ
ッサはＷＡ Ｉ Ｔステイト（サイクル）に入る。
ＷＡＩＴ要求信号ｙを検知し、それ以降マイクロプロセ
ッサはＷＡ Ｉ Ｔステイト（サイクル）に入る。
／４’リティエラーを検出すると、ＤＲＡＭ ＲＥＡＬ
）／ＷＲＩＴＥ実行のために設けられるフリツノフロラ
７’Ｊ、？は、リトライ制御回路２５から出力されるリ
セット信号ｑによシリセットされる。このリセットタイ
ミングは第２図中、■のタイミングでＲＡＳ及びＣＡＢ
を元に戻す。次に’ｒｗｉＯ後縁でリトライ制御回路２
６からリトライ信号２を出力してフリップフ四ッグ１２
をセットする。
）／ＷＲＩＴＥ実行のために設けられるフリツノフロラ
７’Ｊ、？は、リトライ制御回路２５から出力されるリ
セット信号ｑによシリセットされる。このリセットタイ
ミングは第２図中、■のタイミングでＲＡＳ及びＣＡＢ
を元に戻す。次に’ｒｗｉＯ後縁でリトライ制御回路２
６からリトライ信号２を出力してフリップフ四ッグ１２
をセットする。
以降ＲＡＧ／ＣＡＢ信号の制御は上述した通シである。
リトライ動作が１回のみであれば信号ｙのタイミングを
ＴＷ３の前縁でリセットすることによシ、マイクロプロ
セッサは次の１サイクルでＷＡＩＴを解除してＴｓステ
イトに入る。
ＴＷ３の前縁でリセットすることによシ、マイクロプロ
セッサは次の１サイクルでＷＡＩＴを解除してＴｓステ
イトに入る。
Ｔ、ステイトでは再びＤＲＡＭ ２０の出力データをパ
リティチェッカ２２で／４リティチェックを行う。
リティチェッカ２２で／４リティチェックを行う。
もし、エラーがあれば割込み発生フリラグプロップ２４
をセットシ、割込み要求Ｘをマイクロノロセッサに対し
通知する。エラーがない場合は読取υ信号ｅの後縁でマ
イクログロセ、すによジグリフエッチされる。
をセットシ、割込み要求Ｘをマイクロノロセッサに対し
通知する。エラーがない場合は読取υ信号ｅの後縁でマ
イクログロセ、すによジグリフエッチされる。
また、読取多信号・の縁でフリラグプロップ１２をリセ
ットシてＲＡＳ／ＣＡＢ信号の出力を止める。ソシてマ
イクロゾロセ、すは次の処理へ実行を移す。
ットシてＲＡＳ／ＣＡＢ信号の出力を止める。ソシてマ
イクロゾロセ、すは次の処理へ実行を移す。
パリティエラーが無い場合は、ＷＡＩＴ要求信号をＴ■
プサイル終了直後リセットすることによシ、ＴＷＩステ
イトを実行することなく１サイクルのＷＡ Ｉ Ｔ挿入
で実行可能である。
プサイル終了直後リセットすることによシ、ＴＷＩステ
イトを実行することなく１サイクルのＷＡ Ｉ Ｔ挿入
で実行可能である。
以上詳述した様に、パリティエラー発生時、ＷＡＩＴサ
イクル挿入によりてメモリ読取多動作をリトライするこ
とによシー過性のノ母りティエラーによるシステムダウ
ンを未然に防ぐことができる。尚、メモリ書込み動作及
び入出力命令実行時ＷＡＩＴ要求は出力されない。
イクル挿入によりてメモリ読取多動作をリトライするこ
とによシー過性のノ母りティエラーによるシステムダウ
ンを未然に防ぐことができる。尚、メモリ書込み動作及
び入出力命令実行時ＷＡＩＴ要求は出力されない。
以上説明の如く本発明によれば、パリティエラー発生時
、再度読取多動作を行うためノイズ等による一過性のエ
ラーを検出することがなくなシ、従ってこのことによる
システムダウンは未然に防げ、安定した動作を保つこと
ができる。
、再度読取多動作を行うためノイズ等による一過性のエ
ラーを検出することがなくなシ、従ってこのことによる
システムダウンは未然に防げ、安定した動作を保つこと
ができる。
このことによシ高信頼性のデータ処理装置を提供できる
ものである。
ものである。
第１図は本発明が実現される装置の実施例を示すブロッ
ク図、第２図、第３図、第４図はそれぞれ本発明の動作
を示すタイミングチャートである。 １１．１３・・・ｒ−ト、１２．２３・・・フリラグプ
ロップ、１４・・・シフトレジスタ、１５・・・デコー
ダ、１６・・・アドレスセレクタ、１７．２１・・・ド
ライバ、１８・・・パ、ファ、１９・・・パリティジェ
ネレータ、２０・・・ＤＲＡＭ、２２・・・パリテイチ
１（エッカ、２４・・・割込み制御回路、２５
・・・リトライ制御回路。
ク図、第２図、第３図、第４図はそれぞれ本発明の動作
を示すタイミングチャートである。 １１．１３・・・ｒ−ト、１２．２３・・・フリラグプ
ロップ、１４・・・シフトレジスタ、１５・・・デコー
ダ、１６・・・アドレスセレクタ、１７．２１・・・ド
ライバ、１８・・・パ、ファ、１９・・・パリティジェ
ネレータ、２０・・・ＤＲＡＭ、２２・・・パリテイチ
１（エッカ、２４・・・割込み制御回路、２５
・・・リトライ制御回路。
Claims (1)
- 命令が格納されるメモリと、これを読出し実行するマイ
クロｆ！、セ、すから成るマイクロプロセッサシステム
において、上記メモリの前後にパリティジェネレータ及
びノやリティテエ、力を備え、メモリ／やりティエラ検
出機能を持たせると共に、上記ノ４リティチェ、力によ
る／９リティエラーが検出されたとき、リトライ動作実
行開始にあたり上記マイクロノロセ、すに対し待ち信号
を与えＷＡＩＴステイトを挿入してリトライ動作を指示
するりトライ制御回路を備えてなることを特徴とするメ
モリ／−リティリトライ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109504A JPS58225446A (ja) | 1982-06-25 | 1982-06-25 | メモリパリテイリトライ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109504A JPS58225446A (ja) | 1982-06-25 | 1982-06-25 | メモリパリテイリトライ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225446A true JPS58225446A (ja) | 1983-12-27 |
Family
ID=14511934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109504A Pending JPS58225446A (ja) | 1982-06-25 | 1982-06-25 | メモリパリテイリトライ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
-
1982
- 1982-06-25 JP JP57109504A patent/JPS58225446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
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