JPH01207861A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 コンピュータシステムの主記憶装置の記憶制御方式に関
し、 処理装置の処理速度を向上することができる記憶制御方
式を提供することを目的とし、処理装置からのアクセス
要求に基いて主記憶装置からデータを読出して該処理装
置の命令処理ステ、ブを前進せしめる許可信号を出力す
ると共に、該読出されたデータを検査部によりパリティ
検査して誤りが検出されたとき該処理装置に割込みを発
生ずる記憶制御において、前記主記憶装置からの読出デ
ータが有効となるタイミングで前記許可信号を出力する
許可手段を設け、該許可手段は前記検査部の検査結果の
出力に先行して前記許可信号を出力するように構成する
。

〔産業上の利用分野〕

本発明は、コンピュータシステムの主記憶装置の記せ制
御方式に関する。

近年、技術や業務のあらゆる分野にコンピュータが応用
されるようになってきた。コンピュータ処理において、
処理装置は主記憶装置から命令やオペランドを読出して
実行するため、その性能は使用されるメモリ素子の速度
によって大きく左右される。然るに、高速なメモリ素子
は消費電力が大で、かつ高価であり、与えられたメモリ
素子を効率よく使用してコンピュータシステムの性能を
向上することができる記憶制御方式が望まれている。

〔従来の技術］ 第４図は従来例を示すタイミング図である。全図を通し
て同一符号は同一対象物を示す。

図は、グイナミソクＲＡＭ（以下、ＤＲＡＭという）で
構成された主メモリと、マイクロプロセッサ（以下、Ｍ
ＰＵという）からのメモリアクセス要求に基いて主メモ
リのアクセス制御を行う制御部との間でデータ読出し時
に授受される信号を示す。

■ＭＰＵはアドレスと共にメモリリード信号を出力して
主メモリから命令、オペランドを読出して命令処理のス
テップを進める。

■制御部は主メモリにアドレス信号を出力する。

■メモリアクセスが行われ、読出データはこのタイミン
グで有効となる。

■制御卸部は読出データをパリティチエツクし、■パリ
ティエラーがなければレディ信号を出力し、ＭＰＵは命
令処理のステップを進めて読出データに基いて命令処理
を行う。

■パリティエラーが検出された時、割込要求信号を出力
し、ＭＰＵは現在実行中のプログラムを中断して、エラ
ー処理を行うプログラムを起動するように構成されてい
る。

〔発明が解決しようとする課題〕

」１記のように従来方法によると、制御部は読出データ
のパリティチエツクを行ってパリティエラーがないこと
を確認した上でレディ信号を出力し、ＭＰＵはレディ信
号に基いて命令処理のステップを進めるので、パリティ
チエツクに要する時間が命令処理ステップの単位となる
マシンサイクルに含まれ、処理装置の処理速度を十分に
向上することができないという問題点があった。

本発明は、処理装置の処理速度を向上することができる
記憶制御方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

図において、 １は主記憶装置、 ２は処理装置、 ４は主記憶装置１から読出されたデータをパリティ検査
する検査部、 ３は主記憶装置１からの読出データが有効となるタイミ
ングで、処理装置２の命令処理ステ・７プを前進せしめ
る許可信号を出力する許可手段である。

従って、許可手段３は検査部４の検査結果の出力に先行
して許可信号を出力するように構成されている。

〔作用〕

本発明によれば、許可手段３は、検査部４のパリティ検
査の結果出力に先行して、主記憶装置１から読出された
データが有効となるタイミングで許可信号を出力するの
で、処理装置２は命令処理ステップを速く進めることが
でき、処理装置２の処理を高速化することができる。

〔実施例〕

以下、本発明の実施例を第２図及び第３図を参照して説
明する。全図を通じて同一符号は同一対象物を示す。第
２図で第１図に対応するものは一点鎖線で囲んである。

第２図において、 ＭＰＵ２ａは、ＤＲＡＭで構成される主メモリ１ａから
命令、オペランドを読出してプログラムを実行すると共
に、後述する割込要求回路５ａからの割込要求信号を受
イ１けて実行中のプログラムを中断し、次の命令アドレ
ス等、中断されたプログラムの中断時の各種状態情報を
退避して記憶し、エラー処理を行うプログラムを起動す
る。

タイミング制御卸回路３ａは、ＭＰＵ２ａからのアクセ
ス要求に基き、主メモ１月ａのインタフェース条件に従
って、ＭＰＵ２ａからのアドレス信号をロウアドレス及
びカラムアドレスに分けて出力すると共に、ロウアドレ
スのタイミング信号＊ＲＡＳ及びカラムアドレスのタイ
ミング信号＊ＣＡＳ等の制御信号を発生し、読出データ
が有効となるタイミングでＭＰＵ２ａにレディ信号を出
力する。

ラッチ回路６ａは、読出データが有効となるタイミング
で読出データをラッチして保持する。

チエツク回路４ａは、ランチ回路６ａに保持された読出
データのパリティチエツクを行う。

割込要求回路５ａは、チエツク回路４ａによってパリテ
ィエラーが検出されたときＭＰＵ２ａに対して割込要求
信号を発生ずる。

割込処理部７ａは、ＭＰＵ２ａによって退避された状態
情報に基いて所要のエラー処理を行い、中断されたプロ
グラム命令又はタスクの再試行等を実行させて中断され
たプログラムを復旧させる。

第３図の本発明の実施例のタイミング図によって本発明
の詳細な説明する。

■ＭＰＵ２ａは命令又はオペランドのアドレスと共にメ
モリリード信号を出力してメモリアクセスを要求する。

■タイミング制御回路３ａはロウ／カラムアドレスとそ
のタイミング信号＊ＲＡＳ及び＊ＣＡＳ信号（図示省略
）を出力する。

■メモリアクセスが行われ、読出データはこの期間で有
効となり、タイミング制御回路３ａはこの期間ＭＰＵ２
ａにレディ信号を出力し、ＭＰＵ２ａは次の処理ステッ
プへ進む。

■読出データはランチ回路６ａにランチされる。

■チエツク回路４ａはラッチ回路６ａにラッチされた読
出データのパリティチエツクを行う。

■パリティエラーが検出された時、割込要求回路５ａは
割込要求信号を出力し、ＭＰＵ２ａはこの信号を受付＆
Ｊて現在実行中のプログラムを中断して割込処理部７ａ
を起動する。

従って、タイミング制御回路３ａはレディ信号を読出デ
ータが有効となるタイミングで、パリティエラーの有無
が確定される前に先行して出力することによりＭＰＵ２
ａのメモリアクセス時間は短縮されてＭＰＵ２ａの処理
は高速化される。また、レディ信号によりシーケンスが
進んだ後に割込要求が受付られた場合でも、ＭＰＵ２ａ
によって割込み受イ］時に退避された内容及び、エラー
が発生したメモリアドレス等のエラー発生時の履歴をコ
ピーすると共にＭＰＵ２ａによって読取り可能なレジス
タ類（図示省略）を必要により設け、その内容を参照す
ることによりエラー発生時の状態を再現することができ
るので、割込処理部７ａは的確なエラー処理を行うこと
が可能である。

〔発明の効果〕

以上説明したように本発明によれば、タイミング制御回
路３ａは、パリティエラー有無の検出に先行してレディ
信号を出力することにより、ＭＰＵ２ａのメモリアクセ
ス時間は短縮されてＭＰＵ２ａの処理は速度化し、コン
ピュータシステムを性能を向」ニすることができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例のタイミング図、第４図は従来例を示すタ
イミング図である。 図において、 １は主記憶装置、 １ａは主メモリ、 ２は処理装置、 ２ａはＭＰＵ、 ３は許可手段、 ４ａはチエツク回路、 ５ａは割込要求回路、 ６ａはラノ千回路、 ７ａは割込処理部 を示す。

Claims (1)

1. 【特許請求の範囲】 処理装置（２）からのアクセス要求に基いて主記憶装置
   （１）からデータを読出して該処理装置（２）の命令処
   理ステップを前進せしめる許可信号を出力すると共に、
   該読出されたデータを検査部（４）によりパリテイ検査
   して誤りが検出されたとき該処理装置（２）に割込みを
   発生する記憶制御において、 前記主記憶装置（１）からの読出データが有効になるタ
   イミングで前記許可信号を出力する許可手段（３）を設
   け、 該許可手段（３）は前記検査部（４）の検査結果の出力
   に先行して前記許可信号を出力することを特徴とする記
   憶制御方式。