JPS63282528A - 中央処理装置実行命令の検出方式 - Google Patents
中央処理装置実行命令の検出方式Info
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- JPS63282528A JPS63282528A JP62024223A JP2422387A JPS63282528A JP S63282528 A JPS63282528 A JP S63282528A JP 62024223 A JP62024223 A JP 62024223A JP 2422387 A JP2422387 A JP 2422387A JP S63282528 A JPS63282528 A JP S63282528A
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- 238000001514 detection method Methods 0.000 title description 25
- 238000000034 method Methods 0.000 claims description 20
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- 238000012544 monitoring process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 101100520159 Arabidopsis thaliana PIS2 gene Proteins 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央路Ｉ！！装置実行命令の検出方式に関し
、さらに詳しくは高度にパイプライン化された中央処理
装置であっても特定命令の検出を実現できる中央処理装
置実行命令の検出方式に関する。
、さらに詳しくは高度にパイプライン化された中央処理
装置であっても特定命令の検出を実現できる中央処理装
置実行命令の検出方式に関する。
背景技術
］ンピュータシステムは、機種によってそれぞれ固有の
ハードウェア、ソフトウェア構成を有しており、その上
で実行されるプログラムは、一般にその機種算用の特定
プログラムであり、他の機種で使用することはできない
。
ハードウェア、ソフトウェア構成を有しており、その上
で実行されるプログラムは、一般にその機種算用の特定
プログラムであり、他の機種で使用することはできない
。
このような成る特定のシステム専用のアプリケーション
プログラムを別のシステムで使用する場合には、それが
システムコールと呼ばれるソフト上の手段のみを介して
ハードウェア構成へアクセスしておれば一該システムコ
ールを検出してエミュレート可能であることは従来より
知られており、また実際に行なわれている。しかしなが
らアプリケーションプログラムが、入力／出力命令など
で直接ハードウェアをアクセスしでいる場合には、その
命令の一実行を検出しなければならない。
プログラムを別のシステムで使用する場合には、それが
システムコールと呼ばれるソフト上の手段のみを介して
ハードウェア構成へアクセスしておれば一該システムコ
ールを検出してエミュレート可能であることは従来より
知られており、また実際に行なわれている。しかしなが
らアプリケーションプログラムが、入力／出力命令など
で直接ハードウェアをアクセスしでいる場合には、その
命令の一実行を検出しなければならない。
典型的な先行技術は第４図に示されている。第４図は代
表的な１６ビツト中央処理装置である；８０８６（商品
名）を例にとってその方法の概念を示すブロック図であ
る。
表的な１６ビツト中央処理装置である；８０８６（商品
名）を例にとってその方法の概念を示すブロック図であ
る。
中央処理装置１、固定メモリ２、随時メモリ３、入出力
ボート４および検出回路５は、システム／ぐス、ｅ１に
より相互に接続されている。検出回路５は中央処理装置
１の実行命令を検出するために設置されており、アドレ
スデコーダ６を含む。
ボート４および検出回路５は、システム／ぐス、ｅ１に
より相互に接続されている。検出回路５は中央処理装置
１の実行命令を検出するために設置されており、アドレ
スデコーダ６を含む。
中央処理装置１が外部ｉ置をアクセスする場合、その対
象がメモリであるか入出力装置（図示せず）であるかは
、ライン１２を介して出力される識別信号であるＩＯ／
Ｍ信号により、検出回路５で判別される。メモリアクセ
スの場合は、ライン１３を介して固定メモリ２あるいは
随時メモリ３がアクセスされ、入出力ｙｃ置とアクセス
する場合はライン！４を介して入出力ボート４がアクセ
スされる。
象がメモリであるか入出力装置（図示せず）であるかは
、ライン１２を介して出力される識別信号であるＩＯ／
Ｍ信号により、検出回路５で判別される。メモリアクセ
スの場合は、ライン１３を介して固定メモリ２あるいは
随時メモリ３がアクセスされ、入出力ｙｃ置とアクセス
する場合はライン！４を介して入出力ボート４がアクセ
スされる。
上記アクセスに必要なアドレス情報は、−システムバス
ノ１を介して検出回路５内のアドレスデコーダ６に与え
られる。アドレスデコーダ６はアドレスラッチイネーブ
ル（以下、ＡＬＥと記す）信号を発生し、アドレスデコ
ーダ６はＡＬＥ信号によってラッチされたこれらアドレ
スデコーダ６の内容を解読して、中央路Ｊ！！装置１の
アクセス対象に対応するアドレス情報を解読し、所定の
外部装置をアクセスする。
ノ１を介して検出回路５内のアドレスデコーダ６に与え
られる。アドレスデコーダ６はアドレスラッチイネーブ
ル（以下、ＡＬＥと記す）信号を発生し、アドレスデコ
ーダ６はＡＬＥ信号によってラッチされたこれらアドレ
スデコーダ６の内容を解読して、中央路Ｊ！！装置１の
アクセス対象に対応するアドレス情報を解読し、所定の
外部装置をアクセスする。
このとき入出力ボート４のアドレス空間のアクセスにお
いて、入出力装置（図示せず）のアクセスを実際には行
わず、中央路Ｐ！！ｙｉ装置１へはライソノ５→検出回
路５→ライン！６の経路でレディ （以下、ＲＥＡＤＹ
と記す）信号を返送すると、中央処理装置１は上記の入
出力Ｖｔｒ！Ｌのアクセスが実行されたものと７ｑ断し
て次の動作に移る。このような処理過程をＮ Ｍ Ｉ処
理過程と称する。このとき入出力バスサイクルの開始時
において、検出回路５がマスク不詣割込み要求（ノンマ
スカブルインタラブド、以下Ｎ Ｍ Ｉと記す）信号を
発生させ、ライン！７を介して中央処理装ｒａ１へＮＭ
Ｉ信号を入力すると、中央処理装置１は次の命令を実行
する前に上記ＮＭＩ処理過程に制御処理を移す。
いて、入出力装置（図示せず）のアクセスを実際には行
わず、中央路Ｐ！！ｙｉ装置１へはライソノ５→検出回
路５→ライン！６の経路でレディ （以下、ＲＥＡＤＹ
と記す）信号を返送すると、中央処理装置１は上記の入
出力Ｖｔｒ！Ｌのアクセスが実行されたものと７ｑ断し
て次の動作に移る。このような処理過程をＮ Ｍ Ｉ処
理過程と称する。このとき入出力バスサイクルの開始時
において、検出回路５がマスク不詣割込み要求（ノンマ
スカブルインタラブド、以下Ｎ Ｍ Ｉと記す）信号を
発生させ、ライン！７を介して中央処理装ｒａ１へＮＭ
Ｉ信号を入力すると、中央処理装置１は次の命令を実行
する前に上記ＮＭＩ処理過程に制御処理を移す。
したがってＮ Ｍ Ｉ処理過程の中では、ＮＭＩ信号が
発生したアドレスの前の命令内容を調べれば、それがど
んな命令であるか、何番地をアクセスしたのかを調べる
ことができる。このようにバスサイクルによりＮＭＩ信
号を出力し、割込みをかけて中央処理装置実行命令を検
出する方式は、上記ｉ８０８ ｆ３ だけでなく代表
的な８ビツト中央処理装置であるＺ８０（商品名）など
の他の中央処理装置に対しても有効である。
発生したアドレスの前の命令内容を調べれば、それがど
んな命令であるか、何番地をアクセスしたのかを調べる
ことができる。このようにバスサイクルによりＮＭＩ信
号を出力し、割込みをかけて中央処理装置実行命令を検
出する方式は、上記ｉ８０８ ｆ３ だけでなく代表
的な８ビツト中央処理装置であるＺ８０（商品名）など
の他の中央処理装置に対しても有効である。
発明が解決しようとする問題点
しかしながら、先行技術による上述のような中央処理装
置命令の検出方式は、中央処理装置内部の処理ブロック
が高度にパイプライン化された、たとえばインテル１８
０２８６（商品名）などの中央処理装置には適用するこ
とができない。１８０８６も内部はパイプライン化され
ているが、１８０２８６はどは高度ではないから、入力
／出力命令だけに限定すれば、バスサイクルの始めにＮ
ＭＩ信号を出力すれば間に合うけれども、ｉ８０２８６
などのように高度にパイプライン化された中央処理装置
では、バスサイクルによりＮＭＩ信号を出力して割込み
をかけても、割込みが受付けられた時点では中央処理装
置内部ではすでに数ステップ先の処理が行われており、
目的の命令を検出することができない。すなわちＮＭＩ
処理過程では入力／出力命令のあるアドレスを知ること
ができないという間だ点があった。
置命令の検出方式は、中央処理装置内部の処理ブロック
が高度にパイプライン化された、たとえばインテル１８
０２８６（商品名）などの中央処理装置には適用するこ
とができない。１８０８６も内部はパイプライン化され
ているが、１８０２８６はどは高度ではないから、入力
／出力命令だけに限定すれば、バスサイクルの始めにＮ
ＭＩ信号を出力すれば間に合うけれども、ｉ８０２８６
などのように高度にパイプライン化された中央処理装置
では、バスサイクルによりＮＭＩ信号を出力して割込み
をかけても、割込みが受付けられた時点では中央処理装
置内部ではすでに数ステップ先の処理が行われており、
目的の命令を検出することができない。すなわちＮＭＩ
処理過程では入力／出力命令のあるアドレスを知ること
ができないという間だ点があった。
本発明の目的は、上述の技術的問題点を解決し、ｉ８０
２８６ のような高度にパイプライン化された中央処
理装置に対しても、そこで実行される特定の命令を検出
することのできる中央処理装置実行命令の検出方式を提
供することである。
２８６ のような高度にパイプライン化された中央処
理装置に対しても、そこで実行される特定の命令を検出
することのできる中央処理装置実行命令の検出方式を提
供することである。
問題点を解決するための手段
本発明は、中央処理装置が特定の命令を取込んだことを
検出してマスク不ＷＢＭ込み要求信号を発生する信号発
生回路と、 上記特定の命令が実行されたときに上記割込み要求信号
が発生しでいたかどうかを記憶する信号状態記憶回路と
、 上記特定の命令の実行を無効にする無効化回路とを備え
、 中央処理装置が特定の命令を実行した状態、およびこれ
から実行しようとしている命令を検出するようにしたこ
とを特徴とする中央外！！ｉ装ｒａ実行命令の検出方式
である。
検出してマスク不ＷＢＭ込み要求信号を発生する信号発
生回路と、 上記特定の命令が実行されたときに上記割込み要求信号
が発生しでいたかどうかを記憶する信号状態記憶回路と
、 上記特定の命令の実行を無効にする無効化回路とを備え
、 中央処理装置が特定の命令を実行した状態、およびこれ
から実行しようとしている命令を検出するようにしたこ
とを特徴とする中央外！！ｉ装ｒａ実行命令の検出方式
である。
作 用
本発明に従えば、中央処理装置が特定の命令を実行した
状態、およびこれから実行しようとしている命令を検出
し、その命令内容にともなう動作をエミュレートする。
状態、およびこれから実行しようとしている命令を検出
し、その命令内容にともなう動作をエミュレートする。
実施例
第１図は、本発明の一実施例の中央処理装置！実行命令
の検出方式を実現するハードウェア構成を示すブロック
図である。本実施例は中央処理装置１１と、中央処理装
置１１が特定の命令を取込んだ（以下、７エツチと記す
）ことを検出する監視回路１７と、上記７エツチを検出
してＮＭＩｆｆｉ号を発生する回路、上記特定の命令が
実行されたときにＮＭＩ信号が発生していたかどうかを
記憶する回路および上記特定の命令の実行を無効にする
回路を内蔵した検出回路１５と、固定メモリ１２、随時
メモリ１３おより入出力ボート１４などの外部装置から
形成される。検出回路１５にはアドレスデコーダ１６が
含まれており、上記各回路はシステムパス！１１により
相互に接続されている。
の検出方式を実現するハードウェア構成を示すブロック
図である。本実施例は中央処理装置１１と、中央処理装
置１１が特定の命令を取込んだ（以下、７エツチと記す
）ことを検出する監視回路１７と、上記７エツチを検出
してＮＭＩｆｆｉ号を発生する回路、上記特定の命令が
実行されたときにＮＭＩ信号が発生していたかどうかを
記憶する回路および上記特定の命令の実行を無効にする
回路を内蔵した検出回路１５と、固定メモリ１２、随時
メモリ１３おより入出力ボート１４などの外部装置から
形成される。検出回路１５にはアドレスデコーダ１６が
含まれており、上記各回路はシステムパス！１１により
相互に接続されている。
本実施例のｖｆ徴は、高度にパイプライン化された、た
とえばｉ８０２８６ などのような中央処理装Ｗ１１
１の特定の実行命令を７エツチしたことを検出する監視
回路１７を設けたことである。
とえばｉ８０２８６ などのような中央処理装Ｗ１１
１の特定の実行命令を７エツチしたことを検出する監視
回路１７を設けたことである。
中央処理装置１１と検出回路１５とには、システムバス
！１１以外にライン！１２，７１３．Ｊ？１４が接続さ
れている。ラインＪ！１２は検出回路１５から中央処理
装置ｌｉ！１１へＮＭＩ信号を伝送するラインであり、
ライン！１３は中央処理装ｒ１１１１から検出回路１５
ヘステータス信号が伝送されるラインであり、ライン！
１４は検出回路１５から中央処理装置ｉ１１に対してＲ
ＥＡＤＹ信号が伝送されるラインである。
！１１以外にライン！１２，７１３．Ｊ？１４が接続さ
れている。ラインＪ！１２は検出回路１５から中央処理
装置ｌｉ！１１へＮＭＩ信号を伝送するラインであり、
ライン！１３は中央処理装ｒ１１１１から検出回路１５
ヘステータス信号が伝送されるラインであり、ライン！
１４は検出回路１５から中央処理装置ｉ１１に対してＲ
ＥＡＤＹ信号が伝送されるラインである。
ステータス信号はその中にＩＯ／Ｍ信号、命令７工ツチ
信号、メモリの読出し／書込み（リード／ライト）信号
などの各種制御情報が含まれており、検出回路１５によ
ってその内容が解読される。
信号、メモリの読出し／書込み（リード／ライト）信号
などの各種制御情報が含まれており、検出回路１５によ
ってその内容が解読される。
命令フェッチ信号はライン！１５を介して監視回路１７
に入力され、Ｉ Ｏ／Ｍ信号はライン、／１８を介して
Ｔｏボート１４に入力される。
に入力され、Ｉ Ｏ／Ｍ信号はライン、／１８を介して
Ｔｏボート１４に入力される。
監視回路１７の出力は、ライン７１６を介して検出回路
１５に入力される。また検出回路１５から、メモリ手段
である固定メモリ１２および随時メモリ１３に対して、
ライン！１７を介してメモリセレクト信号が出力され、
入出力ボート１４に対してはライン！１８を介して装置
選択信号が出力され、さらに入出力ボート１４から検出
回路１５に対してライン！１９を介して入出力ＲＥＡＤ
Ｙ信号が返送される。
１５に入力される。また検出回路１５から、メモリ手段
である固定メモリ１２および随時メモリ１３に対して、
ライン！１７を介してメモリセレクト信号が出力され、
入出力ボート１４に対してはライン！１８を介して装置
選択信号が出力され、さらに入出力ボート１４から検出
回路１５に対してライン！１９を介して入出力ＲＥＡＤ
Ｙ信号が返送される。
ｆｊＳ２図は、本実施例の電気的構成を示す回路図であ
る。ＰＩＳ２図において、中央処理装ｒａ１１と監視回
路１７と入出カポ−）１４とを除く部分は検出回路１５
を構成し、アドレスデコーダ１６を含む。
る。ＰＩＳ２図において、中央処理装ｒａ１１と監視回
路１７と入出カポ−）１４とを除く部分は検出回路１５
を構成し、アドレスデコーダ１６を含む。
第２図において、中央処理装置１１はたとえば５度にパ
イプライン化された中央処理ｙ！を置であるｉ８０２８
６ であり、監視回路１７は中央処理装ｒａｌｌの入
力／出力命令を監視（モニタ）するものとする、情報バ
スノ１１を介して監視回路１７に入力される中央処理装
置ｆｉｌｌの入力／出力命令のコードは、たとえばｍｉ
表に示されるような８通りがあり、１バイトまたは２バ
イト命令である。
イプライン化された中央処理ｙ！を置であるｉ８０２８
６ であり、監視回路１７は中央処理装ｒａｌｌの入
力／出力命令を監視（モニタ）するものとする、情報バ
スノ１１を介して監視回路１７に入力される中央処理装
置ｆｉｌｌの入力／出力命令のコードは、たとえばｍｉ
表に示されるような８通りがあり、１バイトまたは２バ
イト命令である。
第１表
ライン１１３を介して中央処理装置！！１１から出力さ
れるステータス信号は、デコーダ１５ａによって解読さ
れ、ライン、／１５から命令７工ツチ信号が導出されて
監視回路１７に入力される。またライン！２２を介して
メモリ読出し信号 （以下、ＭＲＤ信号と記す）が、ラ
イン、／２３を介して外部読出し信号（以下、ＩＯＲ信
号と記す）が、ライン、／２４を介して外部：込み信号
（以下、ＩＯＷ信号と記す）がそれぞれ個別的に導出
される。
れるステータス信号は、デコーダ１５ａによって解読さ
れ、ライン、／１５から命令７工ツチ信号が導出されて
監視回路１７に入力される。またライン！２２を介して
メモリ読出し信号 （以下、ＭＲＤ信号と記す）が、ラ
イン、／２３を介して外部読出し信号（以下、ＩＯＲ信
号と記す）が、ライン、／２４を介して外部：込み信号
（以下、ＩＯＷ信号と記す）がそれぞれ個別的に導出
される。
命令７工ツチ信号によって現在行おうとしているバスサ
イクルがどのようなものであるかを監視回路１７が解読
する。
イクルがどのようなものであるかを監視回路１７が解読
する。
ＭＲＤ信号は、中央処理装ｒ！１１１がメモリを読取る
際にアクティブとなる信号であり、デフーグ１５ａ内に
おいて上記ステータス信号の解読結果に基づいて作成さ
れる。このメモリア、クセスが行われると、後述するよ
うに第１７リツププロツプ回路１５ｂの出力ライン！１
２がｒＬＪ→ｒＨＪにレベル変化し、このｒＬＪ→ｒＨ
Ｊのレベル変化＋！ Ｎ ＭＩ倍信号して中央処理装ｒ
！１１１に入力される。
際にアクティブとなる信号であり、デフーグ１５ａ内に
おいて上記ステータス信号の解読結果に基づいて作成さ
れる。このメモリア、クセスが行われると、後述するよ
うに第１７リツププロツプ回路１５ｂの出力ライン！１
２がｒＬＪ→ｒＨＪにレベル変化し、このｒＬＪ→ｒＨ
Ｊのレベル変化＋！ Ｎ ＭＩ倍信号して中央処理装ｒ
！１１１に入力される。
ＩＯＲ信号は、中央処理ｆｉ ｊｉｊ！１１が図示しな
い入出力ＶＣ置に関する情報を読取る際にアクティブと
なる信号であり、ＩＯＷ信号は上記情報を書込む際にア
クティブとなる信号であって、ともにデコーダ１５ａに
おいて上記ステータス信号の解読結果に基づいて作成さ
れる。これら入出力装置のアクセスが行われると、後述
するように第２７リツプ７０ツブ回路１５ｃの出力！３
０がｒＬＪ→ｒＨＪにレベル変化し、このレベル変化は
システムバス！１１を介して中央処理装ｆｉｌｌに与え
られ、中央処理装置１１はこのレベル変化を読取ること
により、入出力アクセスが行われたと判断する。
い入出力ＶＣ置に関する情報を読取る際にアクティブと
なる信号であり、ＩＯＷ信号は上記情報を書込む際にア
クティブとなる信号であって、ともにデコーダ１５ａに
おいて上記ステータス信号の解読結果に基づいて作成さ
れる。これら入出力装置のアクセスが行われると、後述
するように第２７リツプ７０ツブ回路１５ｃの出力！３
０がｒＬＪ→ｒＨＪにレベル変化し、このレベル変化は
システムバス！１１を介して中央処理装ｆｉｌｌに与え
られ、中央処理装置１１はこのレベル変化を読取ること
により、入出力アクセスが行われたと判断する。
次に第１図および第２図をあわせて参照しつつ、本実施
例の動作について説明する。ここでｆｉＳ１７リツプ７
０ツブ回路１５ｂと第２７リツプ７０．。
例の動作について説明する。ここでｆｉＳ１７リツプ７
０ツブ回路１５ｂと第２７リツプ７０．。
ブ回路１５ｃはいずれもクリアされており、Ｎ ＭＩ倍
信号伝送されるライン！１３、および上記入出力アクセ
スがなされたかどうかが検出されるライン！３０に導出
される出力レベルは、ともに「Ｌ」であるとする、また
ライン、／２８．、ｇ２９を介して、中央処理装置１１
のアクセスにより七ット／／リセットされるＰｔ５３７
リツプ７０ツブ回路１５ｄはセットされており、その出
力ラインノ２７のレベルはｒＨＪであるとする。
信号伝送されるライン！１３、および上記入出力アクセ
スがなされたかどうかが検出されるライン！３０に導出
される出力レベルは、ともに「Ｌ」であるとする、また
ライン、／２８．、ｇ２９を介して、中央処理装置１１
のアクセスにより七ット／／リセットされるＰｔ５３７
リツプ７０ツブ回路１５ｄはセットされており、その出
力ラインノ２７のレベルはｒＨＪであるとする。
デコーダ１５ａは、ライン！１３１こ導出されるステー
タス信号を読取り、７エツチサイクルを認識すればライ
ンノ１５を介して監視回路１７に命＋７エツチ信号を与
える。監視回路１７は情報バス、（ｊｌｄに導出される
情報を監視することにより、入力／出力命令のような特
定の命令コードを認識する。監視回路１７は上記の２つ
の情報とがともに真であるとき、すなわち命令７工ツチ
信号と命令コードとが入力されたとき、ライン、／１６
に［ＨＪレベルを導出し、ＯＲデート１５ｆを介して第
１７リツプ７０ツブ回路１５ｂの９報入力端子に入力さ
れる。
タス信号を読取り、７エツチサイクルを認識すればライ
ンノ１５を介して監視回路１７に命＋７エツチ信号を与
える。監視回路１７は情報バス、（ｊｌｄに導出される
情報を監視することにより、入力／出力命令のような特
定の命令コードを認識する。監視回路１７は上記の２つ
の情報とがともに真であるとき、すなわち命令７工ツチ
信号と命令コードとが入力されたとき、ライン、／１６
に［ＨＪレベルを導出し、ＯＲデート１５ｆを介して第
１７リツプ７０ツブ回路１５ｂの９報入力端子に入力さ
れる。
一方、パスサイクルの最後でＭＲＤ信号がｒＬＪ→ｒＨ
Ｊにレベル変化するタイミング、すなわち中央処理装置
１１がメモリ読取りを実行した時点において、上記ＭＲ
Ｄ信号が第１７リツプ７０ツブ回路１５ｂのクロック入
力端子に入力され、これによって第１７リツプ７０フプ
回路１５ｂの出力ライン、５１２はｒＬＪ→ｒＨＪにレ
ベル変化する。このｒＬＪ→ｒＨＪのレベル変化は中央
処理装置１１にＮＭＩ信号として入力され、この時点で
特定の命９ｒ（本実施例においてはたと乏ば入力／出力
命令）が７エツチされることになる。なお上記ＮＭＩ信
号は、第１７リツプ７０ツブ回路１５ｂがクリアされる
まで保持される。
Ｊにレベル変化するタイミング、すなわち中央処理装置
１１がメモリ読取りを実行した時点において、上記ＭＲ
Ｄ信号が第１７リツプ７０ツブ回路１５ｂのクロック入
力端子に入力され、これによって第１７リツプ７０フプ
回路１５ｂの出力ライン、５１２はｒＬＪ→ｒＨＪにレ
ベル変化する。このｒＬＪ→ｒＨＪのレベル変化は中央
処理装置１１にＮＭＩ信号として入力され、この時点で
特定の命９ｒ（本実施例においてはたと乏ば入力／出力
命令）が７エツチされることになる。なお上記ＮＭＩ信
号は、第１７リツプ７０ツブ回路１５ｂがクリアされる
まで保持される。
またこのと！１第２７リツプ７０ツブ回路１５ｃの状；
、すなわちライン！３０のレベルはｒＬＪで変化しない
、中央処理装置１１は、上記ＮＭＩ信号が入力されると
、現在実行中の命令を終了後に割込み処理過程に＄−１
ｆ １Ｂ動作を移すけれども、通常は中央処理装ｒａ１
１内のパス・インタフェース・ユニｙ）（ＢＩＵ）には
未処理のメモリあるいは入出力装置のアクセス要求が残
っており、実際の制御動作の松移は、上記すべてのアク
セス要求を完了した後に行われる。
、すなわちライン！３０のレベルはｒＬＪで変化しない
、中央処理装置１１は、上記ＮＭＩ信号が入力されると
、現在実行中の命令を終了後に割込み処理過程に＄−１
ｆ １Ｂ動作を移すけれども、通常は中央処理装ｒａ１
１内のパス・インタフェース・ユニｙ）（ＢＩＵ）には
未処理のメモリあるいは入出力装置のアクセス要求が残
っており、実際の制御動作の松移は、上記すべてのアク
セス要求を完了した後に行われる。
このとき入出力アクセスが行われると、ＩＯＲ信号ある
いは工ＯＷ信号によって、ＮＡＮＤデート１５ｅを介し
てライン！２５がｒＬＪ→ｒＨＪにレベル変化するので
、第２７リツプ７０ツブ回路１５ｃはセットされ、ライ
ン！３０には「ＨＪが出力される。入出力アクセスが発
生しなければ第２７リツプ７０ツブ回路１５ｃはクリア
されたままで、フィン！３０のレベルはｒＬＪを保持す
る。このライン！３０の「Ｌ」または「Ｈ」のレベルを
情報パス１１１を介して中央処理装置１１が読取ること
により、入出力アクセスがなされたかどうかが判断され
る。
いは工ＯＷ信号によって、ＮＡＮＤデート１５ｅを介し
てライン！２５がｒＬＪ→ｒＨＪにレベル変化するので
、第２７リツプ７０ツブ回路１５ｃはセットされ、ライ
ン！３０には「ＨＪが出力される。入出力アクセスが発
生しなければ第２７リツプ７０ツブ回路１５ｃはクリア
されたままで、フィン！３０のレベルはｒＬＪを保持す
る。このライン！３０の「Ｌ」または「Ｈ」のレベルを
情報パス１１１を介して中央処理装置１１が読取ること
により、入出力アクセスがなされたかどうかが判断され
る。
ｆｆ１３図は、本実施例による動作を示すフローチャー
トである。第１図お上びＰＩＳ２図をあわせて参照しつ
つ、説明する。
トである。第１図お上びＰＩＳ２図をあわせて参照しつ
つ、説明する。
スフ−ツブｎ１ で、ラインノ３０のレベルが中央処
理装ｆｉｌｌにより読取られ、入出力アクセスの有無が
判断される。上記レベルがｒＬＪであると、入出力アク
セスが行われていないからステップｎ２へ進む、ＮＭＩ
信号は、前述のごとく入力／出力命令の７エツチによっ
て発生するけれども、実際にはオペランドの７エツチに
よっても発生するので、割込み発生点の命令内容を調べ
るために、ステップｎ２ では割込み発生点の命令が
読取られ、ステップｎ３ ではその命令が入力／出力
命偕かどうかが判断される。入力／出力命令であれば、
ステップｎ４ でその実行動作をエミュレートする。
理装ｆｉｌｌにより読取られ、入出力アクセスの有無が
判断される。上記レベルがｒＬＪであると、入出力アク
セスが行われていないからステップｎ２へ進む、ＮＭＩ
信号は、前述のごとく入力／出力命令の７エツチによっ
て発生するけれども、実際にはオペランドの７エツチに
よっても発生するので、割込み発生点の命令内容を調べ
るために、ステップｎ２ では割込み発生点の命令が
読取られ、ステップｎ３ ではその命令が入力／出力
命偕かどうかが判断される。入力／出力命令であれば、
ステップｎ４ でその実行動作をエミュレートする。
ステップｎ５ ではエミュレート後の復帰アドレスを
入力／出力命令の次のアドレスに変更し、ステップｎ６
に進んで前述のｐｌＳ１７リツプ７０ツブ回路１５
ｂと第２７リツプ７０ツブ回路１５ｃとをクリアし、ス
テップｎ７ でＮＭＩ処理制御が終了し、割込み以前
の状態に復帰する。
入力／出力命令の次のアドレスに変更し、ステップｎ６
に進んで前述のｐｌＳ１７リツプ７０ツブ回路１５
ｂと第２７リツプ７０ツブ回路１５ｃとをクリアし、ス
テップｎ７ でＮＭＩ処理制御が終了し、割込み以前
の状態に復帰する。
ステップｎ３ において人力／出力命令以外の命令で
あると１′哩断されると、ステップｎｌＯへ移ってその
命令が実行され、終わればステップｎ６ へ進み、第
１およびＩｎ２７リツプ７０ツブ回路１５ｂ、１５ｃを
クリアする。ステップｎ７でＮＭＩ処理制御が終了し、
割込み以前の状態に復帰する。
あると１′哩断されると、ステップｎｌＯへ移ってその
命令が実行され、終わればステップｎ６ へ進み、第
１およびＩｎ２７リツプ７０ツブ回路１５ｂ、１５ｃを
クリアする。ステップｎ７でＮＭＩ処理制御が終了し、
割込み以前の状態に復帰する。
ステップｎ１ で、ラインＪ！３００レベルがｒＨＪ
であった場合は、ステップｎ８ へ移る。ここでライ
ン、５３０のレベルがｒＨＪであるということは、ＮＭ
Ｉ信号が発生して割込み処理過程へ移るまでの間に、入
出力アクセスがなされたことを示している。このとき割
込み発生点の前の命令は前掲第１表に示されたような１
〜２バイト命令の入力／出力命令であることが確認され
ているので、ステップｎ８ では当該割込み発生点よ
り１バイトまたは２バイト前の命令がどんな命令であっ
たかを調べ、ステップｎ９ でその命令に相当する動
作をエミュレートする。その後、ステップｎ６ へ進
み、第１および第２７リツプ７０ツブ回路１５ｂ、１５
ｃをクリアする。ステップｎ７でＮＭＩ処理制御が終了
し、割込み以前の状態に復帰する。
であった場合は、ステップｎ８ へ移る。ここでライ
ン、５３０のレベルがｒＨＪであるということは、ＮＭ
Ｉ信号が発生して割込み処理過程へ移るまでの間に、入
出力アクセスがなされたことを示している。このとき割
込み発生点の前の命令は前掲第１表に示されたような１
〜２バイト命令の入力／出力命令であることが確認され
ているので、ステップｎ８ では当該割込み発生点よ
り１バイトまたは２バイト前の命令がどんな命令であっ
たかを調べ、ステップｎ９ でその命令に相当する動
作をエミュレートする。その後、ステップｎ６ へ進
み、第１および第２７リツプ７０ツブ回路１５ｂ、１５
ｃをクリアする。ステップｎ７でＮＭＩ処理制御が終了
し、割込み以前の状態に復帰する。
上述の実施例では、中央処理装ｆ！１１から出力される
ステータス信号に含まれているオペランドコードの信号
７エツチを判別するためにステップｎ８ を設けたけ
れども、検出回路１５に入力されるステータス信号から
オペランドコードを分離し、命令コードのみを入力する
ようにしてもよい、これによりオペランドコードによる
ＮＭＩ信号発生が解消し、処理速度を格段に向上させる
ことができる。
ステータス信号に含まれているオペランドコードの信号
７エツチを判別するためにステップｎ８ を設けたけ
れども、検出回路１５に入力されるステータス信号から
オペランドコードを分離し、命令コードのみを入力する
ようにしてもよい、これによりオペランドコードによる
ＮＭＩ信号発生が解消し、処理速度を格段に向上させる
ことができる。
本実施例では中央処理装ｆｉｌｌにｉ８０２８６を例に
とり説明したけれども、他の中央処理装置についても同
様に実施可能なものである。また命令については入力／
出力命令を例にとり説明したけれども、他の命令に対し
ても検出動作を実現することができる。
とり説明したけれども、他の中央処理装置についても同
様に実施可能なものである。また命令については入力／
出力命令を例にとり説明したけれども、他の命令に対し
ても検出動作を実現することができる。
効 果
以上のように本発明に従う中央処理装ｒａ実行命令の検
出方式は、当該中央処理装置が特定の命令を実行した状
態、およびこれから実行しようとしている命令を検出し
、その命令内容にともなう動作をエミュレートするよう
にした。
出方式は、当該中央処理装置が特定の命令を実行した状
態、およびこれから実行しようとしている命令を検出し
、その命令内容にともなう動作をエミュレートするよう
にした。
これにより、高度にパイプライン化された中央処理装置
の実行命令を検出することがでさ、特に入力／出力命令
を検出することにより、異なったハードウェア構成のシ
ステム用に作成されたプログラムを実行することができ
る。
の実行命令を検出することがでさ、特に入力／出力命令
を検出することにより、異なったハードウェア構成のシ
ステム用に作成されたプログラムを実行することができ
る。
第１図は本発明の一実施例のハードウェアの構成を示す
ブロック図、ｆｊ５２図はその電気的構成を示す回路図
、第３図は本実施例の動作を示す７０−チャート、第４
図は先行技術を示すブロック図である。 １１・・・中央処理装置、１４・・・入出力ボート、１
５・・・検出回路、１６・・・アドレスデコーダ、１７
・・・監視回路
ブロック図、ｆｊ５２図はその電気的構成を示す回路図
、第３図は本実施例の動作を示す７０−チャート、第４
図は先行技術を示すブロック図である。 １１・・・中央処理装置、１４・・・入出力ボート、１
５・・・検出回路、１６・・・アドレスデコーダ、１７
・・・監視回路
Claims (1)
- 【特許請求の範囲】 中央処理装置が特定の命令を取込んだことを検出してマ
スク不能割込み要求信号を発生する信号発生回路と、 上記特定の命令が実行されたときに上記割込み要求信号
が発生していたかどうかを記憶する信号状態記憶回路と
、 上記特定の命令の実行を無効にする無効化回路とを備え
、 中央処理装置が特定の命令を実行した状態、およびこれ
から実行しようとしている命令を検出するようにしたこ
とを特徴とする中央処理装置実行命令の検出方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024223A JPS63282528A (ja) | 1987-02-04 | 1987-02-04 | 中央処理装置実行命令の検出方式 |
| DE19883852660 DE3852660T2 (de) | 1987-02-04 | 1988-02-02 | Befehlsablauferkennungssystem und -methode für zentrale Verarbeitungseinheit. |
| EP19880101433 EP0280890B1 (en) | 1987-02-04 | 1988-02-02 | System and method for detecting the execution of an instruction in a central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024223A JPS63282528A (ja) | 1987-02-04 | 1987-02-04 | 中央処理装置実行命令の検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282528A true JPS63282528A (ja) | 1988-11-18 |
| JPH0435779B2 JPH0435779B2 (ja) | 1992-06-12 |
Family
ID=12132275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024223A Granted JPS63282528A (ja) | 1987-02-04 | 1987-02-04 | 中央処理装置実行命令の検出方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0280890B1 (ja) |
| JP (1) | JPS63282528A (ja) |
| DE (1) | DE3852660T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075840A (en) * | 1989-01-13 | 1991-12-24 | International Business Machines Corporation | Tightly coupled multiprocessor instruction synchronization |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199052A (en) * | 1981-06-01 | 1982-12-06 | Mitsubishi Electric Corp | Data processing device |
| JPS58197553A (ja) * | 1982-05-12 | 1983-11-17 | Mitsubishi Electric Corp | プログラム監視装置 |
| US4727480A (en) * | 1984-07-09 | 1988-02-23 | Wang Laboratories, Inc. | Emulation of a data processing system |
| US4791557A (en) * | 1985-07-31 | 1988-12-13 | Wang Laboratories, Inc. | Apparatus and method for monitoring and controlling the prefetching of instructions by an information processing system |
-
1987
- 1987-02-04 JP JP62024223A patent/JPS63282528A/ja active Granted
-
1988
- 1988-02-02 EP EP19880101433 patent/EP0280890B1/en not_active Expired - Lifetime
- 1988-02-02 DE DE19883852660 patent/DE3852660T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435779B2 (ja) | 1992-06-12 |
| EP0280890B1 (en) | 1995-01-04 |
| DE3852660T2 (de) | 1995-05-11 |
| DE3852660D1 (de) | 1995-02-16 |
| EP0280890A2 (en) | 1988-09-07 |
| EP0280890A3 (en) | 1990-08-22 |
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