JPH0435779B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、中央処理装置実行命令の検出方式に
関し、さらに詳しくは高度にパイプライン化され
た中央処理装置であつても特定命令の検出を実現
できる中央処理装置実行命令の検出方式に関す
る。 背景技術 コンピユータシステムは、機種によつてそれぞ
れ固有のハードウエア、ソフトウエア構成を有し
ており、その上で実行されるプログラムは、一般
にその機種専用の特定プログラムであり、他の機
種で使用することはできない。 このような或る特定のシステム専用のアプリケ
ーシヨンプログラムを別のシステムで使用する場
合には、それがシステムコールと呼ばれるソフト
上の手段のみを介してハードウエア構成へアクセ
スしておれば、該システムコールを検出してエミ
ユレート可能であることは従来より知られてお
り、また実際に行なわれている。しかしながらア
プリケーシヨンプログラムが、入力／出力命令な
どで直接ハードウエアをアクセスしている場合に
は、その命令の実行を検出しなければならない。 典型的な先行技術は第４図に示されている。第
４図は代表的な16ビツト中央処理装置である
i8086（商品名）を例にとつてその方法の概念を示
すブロツク部である。 中央処理装置１、固定メモリ２、随時メモリ
３、入出力ポート４および検出回路５は、システ
ムバスｌ１により相互に接続されている。検出回
路５は中央処理装置１の実行命令を検出するため
に設置されており、アドレスデコーダ６を含む。 中央処理装置１が外部装置をアクセスする場
合、その対象がメモリであるか入出力装置（図示
せず）であるかは、ラインｌ２を介して出力され
る識別信号であるIO／Ｍ信号により、検出回路
５で判別される。メモリアクセスの場合は、ライ
ンｌ３を介して固定メモリ２あるいは随時メモリ
３がアクセスされ、入出力装置とアクセスする場
合はラインｌ４を介して入出力ポート４がアクセ
スされる。 上記アクセスに必要なアドレス情報は、システ
ムバスｌ１を介して検出回路５内のアドレスデコ
ーダ６に与えられる。アドレスデコーダ６はアド
レスラツチイネーブル（以下、ALEと記す）信
号を発生し、アドレスデコーダ６はALE信号に
よつてラツチされたこれらアドレスデコーダ６の
内容を解読して、中央処理装置１のアクセス対象
に対応するアドレス情報を解読し、所定の外部装
置をアクセスする。 このとき入出力ポート４のアドレス空間のアク
セスにおいて、入出力装置（図示せず）のアクセ
スを実際には行わず、つまりラインｌ４を駆動せ
ず、中央処理装置１へは検出回路５よりラインｌ
６へ直接レデイ（以下、READYと記す）信号を
返送すると、中央処理装置１は上記の入出力装置
のアクセスが実行されたものと判断して次の動作
に移る。 このとき入出力バスサイクルの開始時において、
検出回路５がマスク不能割込み要求（ノンマスカ
ブルインタラプト、以下NMIと記す）信号を発
生させ、ラインｌ７を介して中央処理装置１へ
NMI信号を入力すると、中央処理装置１は次の
命令を実行する前にNMI処理過程に制御処理を
移す。 したがつてNMI処理過程の中では、NMI信号
が発生したアドレスの前の命令内容を調べれば、
それがどんな命令であるか、何番地をアクセスし
たのかを調べることができる。このようにバスサ
イクルによりNMI信号を出力し、割込みをかけ
て中央処理装置実行命令を検出する方式は、上記
i8086だけでなく代表的な８ビツト中央処理装置
であるZ80（商品名）などの他の中央処理装置に
対しても有効である。 発明が解決しようとする問題点 しかしながら、先行技術による上述のような中
央処理装置命令の検出方式は、中央処理装置内部
の処理ブロツクが高度にパイプライン化された、
たとえばインテルi80286（商品名）などの中央処
理装置には適用することができない。i8086も内
部はパイプライン化されているが、i80286ほどは
高度ではないから、入力／出力命令だけに限定す
れば、バスサイクルの始めにNMI信号を出力す
れば間に合うけれども、i80286などのように高度
にパイプライン化された中央処理装置では、バス
サイクルによりNMI信号を出力して割込みをか
けても、割込みが受付けられた時点では中央処理
装置内部ではすでに数ステツプ先の処理が行われ
ており、目的の命令を検出することができない。
すなわちNMI処理過程では入力／出力命令のあ
るアドレスを知ることができないという問題点が
あつた。 本発明の目的は、上述の技術的問題点を解決
し、i80286のような高度にパイプライン化された
中央処理装置に対しても、そこで実行される特定
の命令を検出することのできる中央処理装置実行
命令の検出方式を提供することである。 問題点を解決するための手段 本発明は、中央処理装置が特定の命令を取込ん
だことを検出してマスク不能割込み要求信号を発
生する信号発生回路と、 上記特定の命令が実行されたときに上記割込み
要求信号が発生していたかどうかを記憶する信号
状態記憶回路と、 上記特定の命令の実行を無効にする無効化回路
とを備え、 中央処理装置が特定の命令を実行した状態、お
よびこれから実行しようとしている命令を検出す
るようにしたことを特徴とする中央処理装置実行
命令の検出方式である。 作 用 本発明に従えば、中央処理装置が特定の命令を
実行した状態、およびこれから実行しようとして
いる命令を検出し、その命令内容にともなう動作
をエミユレートする。 実施例 第１図は、本発明の一実施例の中央処理装置実
行命令の検出方式を実現するハードウエア構成を
示すブロツク図である。本実施例は中央処理装置
１１と、中央処理装置１１が特定の命令を取込ん
だ（以下、フエツチと記す）ことを検出する監視
回路１７と、上記フエツチを検出してNMI信号
を発生する回路、上記特定の命令が実行されたと
きにNMI信号が発生していたかどうかを記憶す
る回路および上記特定の命令の実行を無効にする
回路を内蔵した検出回路１５と、固定メモリ１
２、随時メモリ１３および入出力ポート１４など
の外部装置から形成される。検出回路１５にはア
ドレスデコーダ１６が含まれており、上記各回路
はシステムバスｌ１１により相互に接続されてい
る。 本実施例の特徴は、高度にパイプライン化され
た、たとえばi80286などのような中央処理装置１
１の特定の実行命令をフエツチしたことを検出す
る監視回路１７を設けたことである。 中央処理装置１１と検出回路１５とには、シス
テムバスｌ１１以外にラインｌ１２，ｌ１３，ｌ
１４が接続されている。ラインｌ１２は検出回路
１５から中央処理装置１１へNMI信号を伝送す
るラインであり、ラインｌ１３は中央処理装置１
１から検出回路１５へステータス信号が伝送され
るラインであり、ラインｌ１４は検出回路１５か
ら中央処理装置１１に対してREADY信号が伝送
されるラインである。 ステータス信号はその中に、バスサイクルステ
ータスＳ１，Ｓ０、メモリ／IOセレクト信号
Ｍ／IOなどの各種制御情報が含まれており、検
出回路１５によつてその内容が解読される。命令
フエツチ信号はラインｌ１６を介して監視回路１
７に入力され、入出力命令をフエツチしたときに
ラインｌ１５より出力する監視回路１７の出力
は、ラインｌ１５を介して検出回路１５に入力さ
れる。また検出回路１５から、メモリ手段である
固定メモリ１２および随時メモリ１３に対して、
ラインｌ１７を介してメモリセレクト信号が出力
され、入出力ポート１４に対してはラインｌ１８
を介して装置選択信号が出力され、さらに入出力
ポート１４から検出回路１５に対してラインｌ１
９を介して入出力READY信号が返送される。 第２図は、本実施例の電気的構成を示す回路図
である。第２図において、中央処理装置１１と監
視回路１７と入出力ポート１４とを除く部分は検
出回路１５を構成し、アドレスデコーダ１６を含
む。 第２図において、中央処理装置１１はたとえば
高度にパイプライン化された中央処理装置である
i80286であり、監視回路１７は中央処理装置１１
の入力／出力命令を監視（モニタ）するものとす
る。情報バスｌ１１を介して監視回路１７に入力
される中央処理装置１１の入力／出力命令のコー
ドは、たとえば第１表に示されるような８通りが
あり、１バイトまたは２バイト命令である。

【表】 ラインｌ１３を介して中央処理装置１１から出
力されるステータス信号は、デコーダ１５ａによ
つて解読され、ラインｌ１６から命令フエツチ信
号が導出されて監視回路１７に入力される。また
ラインｌ２２を介してメモリ読出し信号（以下、
MRD信号と記す）が、ラインｌ２３を介して入
出力読出し信号（以下、信号と記す）が、ラ
インｌ２４を介して外部書込み信号（以下、
IOW信号と記す）がそれぞれ個別的に導出され
る。 命令フエツチ信号によつて現在行おうとしてい
るバスサイクルがどのようなものであるかを監視
回路１７が解読する。 信号は、中央処理装置１１がメモリを読
取る際にアクテイブとなる信号であり、デコーダ
１５ａ内において上記ステータス信号の解読結果
に基づいて作成される。このメモリアクセスが行
われると、後述するように中央処理装置１１が入
力／出力命令をフエツチしたとき、第１フリツプ
フロツプ回路１５ｂの出力ラインｌ１２が「Ｌ」
→「Ｈ」にレベル変化し、この「Ｌ」→「Ｈ」の
レベル変化はNMI信号として中央処理装置１１
に入力される。 信号は、中央処理装置１１が図示しない入
出力装置に関する情報を読取る際にアクテイブと
なる信号であり、信号は上記情報を書込む
際にアクテイブとなる信号であつて、ともにデコ
ーダ１５ａにおいて上記ステータス信号の解読結
果に基づいて作成される。これら入出力装置のア
クセスは、通常はｌ１８を介してＩ／Ｏへ伝えら
れ、ｌ１９→ｌ１４を経て中央処理装置１１に
READY信号が返送される。しかし、第３フリツ
プフロツプ１５ｄがセツトされている場合は、
AND回路１５ｊによつてデバイスセレクトを示
すｌ１８が「Ｈ」になるのが禁止され、実際の
Ｉ／Ｏ１４へのアクセスは行われない。中央処理
装置１１へのREADY信号ｌ１４は１５ｅの出力
であるｌ２５よりAND回路１５ｇを介して、さ
らにOR回路１５ｈを介して返送される。このよ
うにＩ／Ｏデバイス１４からの信号ｌ１９が
「Ｌ」であつても、中央処理装置１１には
READY信号が返されるため、実際のＩ／Ｏアク
セスを無効にすることができる。 次に第１図および第２図をあわせて参照しつ
つ、本実施例の動作について説明する。ここで第
１フリツプフロツプ回路１５ｂと第２フリツプフ
ロツプ回路１５ｃはいずれもクリアされており、
NMI信号が伝送されるラインｌ１３、および上
記入出力アクセスがなされたかどうかが検出され
るラインｌ３０に導出される出力レベルは、とも
に「Ｌ」であるとする。またラインｌ２８、ｌ２
９を介して、中央処理装置１１のアクセスにより
セツト／リセツトされる第３フリツプフロツプ回
路１５ｄはセツトされており、その出力ラインｌ
２７のレベルは「Ｈ」であるとする。 デコーダ１５ａは、ラインｌ１３に導出される
ステータス信号を読取り、フエツチサイクルを認
識すればラインｌ１５を介して監視回路１７に命
令フエツチ信号を与える。監視回路１７は情報バ
スｌ１１ｄに導出される情報を監視することによ
り、入力／出力命令のような特定の命令コードを
認識する。監視回路１７は上記の２つの情報とが
ともに真であるとき、すなわち命令フエツチ信号
と入出力命令コードとが入力されたとき、ライン
ｌ１６に「Ｈ」レベルを導出し、ORゲート１５
ｆを介して第１フリツプフロツプ回路１５ｂの情
報入力端子に入力される。 一方、バスサイクルの最後で信号が
「Ｌ」→「Ｈ」にレベル変化するタイミング、す
なわち中央処理装置１１がメモリ読取りを実行し
た時点において、上記信号が第１フリツプ
フロツプ回路１５ｂのクロツク入力端子に入力さ
れ、これによつて第１フリツプフロツプ回路１５
ｂの出力ラインｌ１２は「Ｌ」→「Ｈ」にレベル
変化する。この「Ｌ」→「Ｈ」のレベル変化は中
央処理装置１１にNMI信号として入力され、こ
の時点で特定の命令（本実施例においてはたとえ
ば入力／出力命令）がフエツチされたことを検出
できることになる。なお上記NMI信号は、第１
フリツプフロツプ回路１５ｂがクリアされるまで
保持される。 またこのとき第２フリツプフロツプ回路１５ｃ
の状態、すなわちラインｌ３０のレベルは「Ｌ」
で変化しない。中央処理装置１１は、上記NMI
信号が入力されると、現在実行中の命令を終了後
に割込み処理過程に制御動作を移すけれども、通
常は中央処理装置１１内のバス・インタフエー
ス・ユニツト（BIU）には未処理のメモリあるい
は入出力装置のアクセス要求が残つており、実際
の制御動作の転移は、上記すべてのアクセス要求
を完了した後に行われる。 このとき入出力アクセスが行われると、信
号あるいは信号によつて、NANDゲート１
５ｅを介してラインｌ２５が「Ｌ」→「Ｈ」にレ
ベル変化するので、第２フリツプフロツプ回路１
５ｃはセツトされ、ラインｌ３０には「Ｈ」が出
力される。入出力アクセスが発生しなければ第２
フリツプフロツプ回路１５ｃはクリアされたまま
で、ラインｌ３０のレベルは「Ｌ」を保持する。
このラインｌ３０の「Ｌ」または「Ｈ」のレベル
を情報バスｌ１１を介して中央処理装置１１が読
取ることにより、NMI信号が発生した後に、入
出力アクセスがなされたかどうかが判断される。
このようにフリツプフロツプ１５ｃはNMI信号
が発生してから割込処理過程に移るまでの間に、
中央処理装置１１が入出力アクセスを行つたかど
うかを記録する。AND回路１５ｊによつて実際
の入出力アクセスは行われず、中央処理装置１１
へはAND１５ｇを介してREADY信号が返され
る。 第３図は、本実施例による動作を示すフローチ
ヤートである。第１図および第２図をあわせて参
照しつつ、説明する。 ステツプn1で、ラインｌ３０のレベルが中央
処理装置１１により読取られ、入出力アクセスの
有無が判断される。上記レベルが「Ｌ」である
と、入出力アクセスが行われていないからステツ
プn2へ進む。NMI信号は、前述のごとく入力／
出力命令のフエツチによつて発生するけれども、
実際にはオペランドのフエツチによつても発生す
るので、割込み発生点の命令内容を調べるため
に、ステツプn2では割込み発生点の命令が読取
られ、ステツプn3ではその命令が入力／出力命
令かどうかが判断される。入力／出力命令であれ
ば、ステツプn4でその実行動作をエミユレート
する。 ステツプn5ではエミユレート後の復帰アドレ
スを入力／出力命令の次のアドレスに変更し、ス
テツプn6に進んで前述の第１フリツプフロツプ
回路１５ｂと第２フリツプフロツプ回路１５ｃと
をクリアし、ステツプn7でNMI処理制御が終了
し、割込み以前の状態に復帰する。 ステツプn3において入力／出力命令以外の命
令であると判断されると、ステツプn10へ移つて
その命令が実行され、終わればステツプn6へ進
み、第１および第２フリツプフロツプ回路１５
ｂ，１５ｃをクリアする。ステツプn7でNMI処
理制御が終了し、割込み以前の状態に復帰する。 ステツプn1で、ラインｌ３０のレベルが「Ｈ」
であつた場合は、ステツプn8へ移る。ここでラ
インｌ３０のレベルが「Ｈ」であるということ
は、NMI信号が発生して割込み処理過程へ移る
までの間に、入出力アクセスがなされたことを示
している。このとき割込み発生点の前の命令は前
掲第１表に示されたような１〜２バイト命令の入
力／出力命令であることが確認されているので、
ステツプn8では当該割込み発生点より１バイト
または２バイト前の命令がどんな命令であつたか
を調べ、ステツプn9でその命令に相当する動作
をエミユレートする。その後、ステツプn6へ進
み、第１および第２フリツプフロツプ回路１５
ｂ，１５ｃをクリアする。ステツプn7でNMI処
理制御が終了し、割込み以前の状態に復帰する。 上述の実施例では、中央処理装置１１から出力
されるステータス信号に含まれているオペランド
コードの信号フエツチを判別するためにステツプ
n8を設けたけれども、検出回路１５に入力され
るステータス信号からオペランドコードを分離
し、命令コードのみを入力するようにしてもよ
い。これによりオペランドコードによるNMI信
号発生が解消し、処理速度を格段に向上させるこ
とができる。 本実施例では中央処理装置１１にi80286を例に
とり説明したけれども、他の中央処理装置につい
ても同様に実施可能なものである。また命令につ
いては入力／出力命令を例にとり説明したけれど
も、他の命令に対しても検出動作を実現すること
ができる。 効 果 以上のように本発明に従う中央処理装置実行命
令の検出方式は、当該中央処理装置が特定の命令
を実行した状態、およびこれから実行しようとし
ている命令を検出し、その命令内容にともなう動
作をエミユレートするようにした。 これにより、高度にパイプライン化された中央
処理装置の実行命令を検出することができ、特に
入力／出力命令を検出することにより、異なつた
ハードウエア構成のシステム用に作成されたプロ
グラムを実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のハードウエアの構
成を示すブロツク図、第２図はその電気的構成を
示す回路図、第３図は本実施例の動作を示すフロ
ーチヤート、第４図は先行技術を示すブロツク図
である。 １１……中央処理装置、１４……入出力ポー
ト、１５……検出回路、１６……アドレスデコー
ダ、１７……監視回路。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置が特定の命令を取込んだことを
   検出してマスク不能割込み要求信号を発生する信
   号発生回路と、 上記特定の命令が実行されたときに上記割込み
   要求信号が発生していたかどうかを記憶する信号
   状態記憶回路と、 上記特定の命令の実行を無効にする無効化回路
   とを備え、 中央処理装置が特定の命令を実行した状態、お
   よびこれから実行しようとしている命令を検出す
   るようにしたことを特徴とする中央処理装置実行
   命令の検出方式。