JP2644104B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2644104B2 JP2644104B2 JP3152686A JP15268691A JP2644104B2 JP 2644104 B2 JP2644104 B2 JP 2644104B2 JP 3152686 A JP3152686 A JP 3152686A JP 15268691 A JP15268691 A JP 15268691A JP 2644104 B2 JP2644104 B2 JP 2644104B2
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Description
【０００１】
【産業上の利用分野】本発明は、パイプライン制御方式
のマイクロプロセッサに関し、特に開発支援装置内で用
いられるマイクロ・プロセッサのデバッグ割込機構に関
する。
のマイクロプロセッサに関し、特に開発支援装置内で用
いられるマイクロ・プロセッサのデバッグ割込機構に関
する。
【０００２】
【従来の技術】一般に、開発支援装置のデバッグ割込機
構は、図２に示す様に、データバス４６と接続される入
出力端子１７、デバッグ割込入力信号４７を入力する割
込信号入力端子１８およびアドレス・ステータス信号４
５を出力する入出力端子１９を有するマイクロ・プロセ
ッサ１ａと、比較回路４３、レジスタ４４から成るデバ
ッグ割込発生回路４２とで構成されている。
構は、図２に示す様に、データバス４６と接続される入
出力端子１７、デバッグ割込入力信号４７を入力する割
込信号入力端子１８およびアドレス・ステータス信号４
５を出力する入出力端子１９を有するマイクロ・プロセ
ッサ１ａと、比較回路４３、レジスタ４４から成るデバ
ッグ割込発生回路４２とで構成されている。
【０００３】この開発支援装置４１は、デバッグ割込発
生回路４２を有しており、デバック割込みを発生させる
ため、プログラムの実行を中断させようとするアドレ
ス、ステータス等の情報をレジスタ４４に設定した後、
マイクロ・プロセッサ１ａから出力されるアドレス、ス
テータス情報を入出力用端子１９よりアドレス・ステー
タス信号４５としてデバック割込発生回路４２の内部の
比較回路４３に出力する。
生回路４２を有しており、デバック割込みを発生させる
ため、プログラムの実行を中断させようとするアドレ
ス、ステータス等の情報をレジスタ４４に設定した後、
マイクロ・プロセッサ１ａから出力されるアドレス、ス
テータス情報を入出力用端子１９よりアドレス・ステー
タス信号４５としてデバック割込発生回路４２の内部の
比較回路４３に出力する。
【０００４】この比較回路４３では、このアドレス、ス
テータス情報をあらかじめレジスタ４４に設定されてい
る内容と比較し、これが一致した場合には、デバッグ割
込信号４７を割込信号入力端子１８に与えることによ
り、マイクロ・プロセッサ１ａにデバッグ割込みを発生
させ、プログラムの実行を中断させている。
テータス情報をあらかじめレジスタ４４に設定されてい
る内容と比較し、これが一致した場合には、デバッグ割
込信号４７を割込信号入力端子１８に与えることによ
り、マイクロ・プロセッサ１ａにデバッグ割込みを発生
させ、プログラムの実行を中断させている。
【０００５】しかし、パイプライン制御方式のマイクロ
・プロセッサを用いた場合、プロセッサ外部に現れる命
令コードの読込みサイクルと、内部で命令が実行させる
タイミングが必ずしも一致しないため、使用者が意図し
たアドレス、ステータス情報でプログラムの実行中断が
正しく発生しないという欠点があった。
・プロセッサを用いた場合、プロセッサ外部に現れる命
令コードの読込みサイクルと、内部で命令が実行させる
タイミングが必ずしも一致しないため、使用者が意図し
たアドレス、ステータス情報でプログラムの実行中断が
正しく発生しないという欠点があった。
【０００６】そこでパイプライン制御方式を有するマイ
クロプロセッサを用いる場合には、マイクロ・プロセッ
サ内に、図３に示すような回路を設けてこれら欠点を解
決しようとしている。
クロプロセッサを用いる場合には、マイクロ・プロセッ
サ内に、図３に示すような回路を設けてこれら欠点を解
決しようとしている。
【０００７】この図３は、一般のパイプライン制御方式
のマイクロ・プロセッサのブロック図である。このマイ
クロ・プロセッサ１ａは、ＢＣＵ（バス制御ユニット）
２ａと、ＰＦＵ（プリフェッチ・ユニット）３と、ＩＤ
Ｕ（命令デコード・ユニット）４と、ＥＸＵ（実行ユニ
ット）５ａと、ＭＭＵ（メモリ管理ユニット）６とから
構成されており、ＢＣＵ（バス制御ユニット）２ａは、
データＩ／Ｆ７と、命令コード用タグ（ＴＡＧ）埋込回
路８と、バス制御回路９と、シーケンサ１０と、命令コ
ード用ＴＡＧ検出回路１１と、内部割込発生回路１２ａ
と、レジスタ（図中Ｒｅｇという）１３と、ＡＬＵ１４
とにより構成されている。
のマイクロ・プロセッサのブロック図である。このマイ
クロ・プロセッサ１ａは、ＢＣＵ（バス制御ユニット）
２ａと、ＰＦＵ（プリフェッチ・ユニット）３と、ＩＤ
Ｕ（命令デコード・ユニット）４と、ＥＸＵ（実行ユニ
ット）５ａと、ＭＭＵ（メモリ管理ユニット）６とから
構成されており、ＢＣＵ（バス制御ユニット）２ａは、
データＩ／Ｆ７と、命令コード用タグ（ＴＡＧ）埋込回
路８と、バス制御回路９と、シーケンサ１０と、命令コ
ード用ＴＡＧ検出回路１１と、内部割込発生回路１２ａ
と、レジスタ（図中Ｒｅｇという）１３と、ＡＬＵ１４
とにより構成されている。
【０００８】これらの制御ユニット間の相互の信号のや
りとりを行なうために、入出力用端子１７と、割込信号
入力端子１８と、割込要求信号１８ａと、入出力用端子
１９と、制御信号２０，２２，２４，２９〜３７と、内
部バス（命令コード用）２５，２７，２８と、内部バス
（データ用）３６とが用いられる。
りとりを行なうために、入出力用端子１７と、割込信号
入力端子１８と、割込要求信号１８ａと、入出力用端子
１９と、制御信号２０，２２，２４，２９〜３７と、内
部バス（命令コード用）２５，２７，２８と、内部バス
（データ用）３６とが用いられる。
【０００９】次に図３のマイクロ・プロセッサの動作を
以下説明する。
以下説明する。
【００１０】まず、マイクロ・プロセッサ１ａに接続さ
れた外部回路に対してＢＣＵ２ａの内部のバス制御回路
９ａより入出力用端子１９を通してアドレス、ステータ
ス等の情報を与え、外部回路中のメモリ等のリード動作
を行なう。この動作で、特に命令コードをメモリよりプ
リフェッチするサイクルにおいて、マイクロ・プロセッ
サ１ａは入／出力用端子１７より命令コードを取込み、
この取込んだ命令コードをデータＩ／Ｆ７に渡す。これ
と同時に、マイクロ・プロセッサに接続された外部回路
はデバッグ割込み要求を割込信号入力端子１８に入力す
る。マイクロ・プロセッサ１ａは、割込信号入力端子１
８を通して、命令コードＴＡＧ埋込回路８にデバッグ割
込要求を送る。命令コード用ＴＡＧ埋込み回路８は、デ
バッグ割込み要求の有無に関する履歴をＴＡＧ情報とし
て命令コードに埋込むための回路である。制御信号２０
を通してデータＩ／Ｆ７にプリフェッチした命令コード
にＴＡＧ情報を埋め込む。
れた外部回路に対してＢＣＵ２ａの内部のバス制御回路
９ａより入出力用端子１９を通してアドレス、ステータ
ス等の情報を与え、外部回路中のメモリ等のリード動作
を行なう。この動作で、特に命令コードをメモリよりプ
リフェッチするサイクルにおいて、マイクロ・プロセッ
サ１ａは入／出力用端子１７より命令コードを取込み、
この取込んだ命令コードをデータＩ／Ｆ７に渡す。これ
と同時に、マイクロ・プロセッサに接続された外部回路
はデバッグ割込み要求を割込信号入力端子１８に入力す
る。マイクロ・プロセッサ１ａは、割込信号入力端子１
８を通して、命令コードＴＡＧ埋込回路８にデバッグ割
込要求を送る。命令コード用ＴＡＧ埋込み回路８は、デ
バッグ割込み要求の有無に関する履歴をＴＡＧ情報とし
て命令コードに埋込むための回路である。制御信号２０
を通してデータＩ／Ｆ７にプリフェッチした命令コード
にＴＡＧ情報を埋め込む。
【００１１】次に、データＩ／Ｆ７は内部バス２５を通
してＰＦＵ３にタグ（ＴＡＧ）付き命令コードを送る。
このＰＦＵ３は、ＩＤＵ４の動作状況を見てＩＤＵ４の
内部のキューに空きができれば、ＴＡＧ付き命令コード
を内部バス２７を通して、ＩＤＵ４に送る。ＰＦＵ３の
内部キューに空きができれば次の命令コードをリードす
るために、制御信号３７を通してＢＣＵ２ａの内部のバ
ス制御回路９ａに次のプリフェッチを行なう様に命令す
る。これにより、バス制御回路９ａは先に述べた命令コ
ードをプリフェッチするための一連の動作を繰返し行な
う。
してＰＦＵ３にタグ（ＴＡＧ）付き命令コードを送る。
このＰＦＵ３は、ＩＤＵ４の動作状況を見てＩＤＵ４の
内部のキューに空きができれば、ＴＡＧ付き命令コード
を内部バス２７を通して、ＩＤＵ４に送る。ＰＦＵ３の
内部キューに空きができれば次の命令コードをリードす
るために、制御信号３７を通してＢＣＵ２ａの内部のバ
ス制御回路９ａに次のプリフェッチを行なう様に命令す
る。これにより、バス制御回路９ａは先に述べた命令コ
ードをプリフェッチするための一連の動作を繰返し行な
う。
【００１２】次に、ＩＤＵ４ではＴＡＧ付き命令コード
がオペランドアクセスを伴う命令コードであるか否かを
判断し、オペランドアクセスを伴う命令であれば、制御
信号３６を通してオペランド・データをＭＭＵ６に送
る。この時オペランド・データが、ＥＸＵ５ａの内部の
レジスタ（Ｒｅｇ）で示される内容であればこのＲｅｇ
（レジスタ）１３の内容をオペランド・データとして制
御信号１９を通してＭＭＵ６に送る。
がオペランドアクセスを伴う命令コードであるか否かを
判断し、オペランドアクセスを伴う命令であれば、制御
信号３６を通してオペランド・データをＭＭＵ６に送
る。この時オペランド・データが、ＥＸＵ５ａの内部の
レジスタ（Ｒｅｇ）で示される内容であればこのＲｅｇ
（レジスタ）１３の内容をオペランド・データとして制
御信号１９を通してＭＭＵ６に送る。
【００１３】なお、この時ＥＸＵ５ａの内部ＡＬＵ１４
が演算を行なっていた場合は、その演算が終了した時点
のレジスタ（Ｒｅｇ）１３の内容をＭＭＵ６に送る。こ
のＭＭＵ６では、オペランドに関する情報から実効アド
レス（実アドレス）を生成する。そしてその実効アドレ
スを制御信号２４を通してＢＣＵ２ａの内部のバス制御
回路９ａに送る。
が演算を行なっていた場合は、その演算が終了した時点
のレジスタ（Ｒｅｇ）１３の内容をＭＭＵ６に送る。こ
のＭＭＵ６では、オペランドに関する情報から実効アド
レス（実アドレス）を生成する。そしてその実効アドレ
スを制御信号２４を通してＢＣＵ２ａの内部のバス制御
回路９ａに送る。
【００１４】次に、バス制御回路９ａは、リード動作で
あれば入／出力用端子１９を通してアドレス、ステータ
ス等の情報を外部回路に与えることにより外部回路はメ
モリ等のリード動作を行なう。また、ライト動作であれ
ばバス制御回路９ａは、入／出力用端子１９を通してア
ドレス、ステータス等の情報を出力する。データＩ／Ｆ
７は入／出力端子１７を通してライトデータをマイクロ
・プロセッサ１ａに接続された外部回路に与える。
あれば入／出力用端子１９を通してアドレス、ステータ
ス等の情報を外部回路に与えることにより外部回路はメ
モリ等のリード動作を行なう。また、ライト動作であれ
ばバス制御回路９ａは、入／出力用端子１９を通してア
ドレス、ステータス等の情報を出力する。データＩ／Ｆ
７は入／出力端子１７を通してライトデータをマイクロ
・プロセッサ１ａに接続された外部回路に与える。
【００１５】この一連の動作に並行してＩＤＵ４では、
ＥＸＵ５ａの実行状況を見てＥＸＵ５ａの処理が終了し
ていれば内部バス２８を通してＥＸＵ５ａに命令コード
を送り、ＴＡＧ情報をＥＸＵ５ａの内部の命令コード用
ＴＡＧ検出回路１１に送る。
ＥＸＵ５ａの実行状況を見てＥＸＵ５ａの処理が終了し
ていれば内部バス２８を通してＥＸＵ５ａに命令コード
を送り、ＴＡＧ情報をＥＸＵ５ａの内部の命令コード用
ＴＡＧ検出回路１１に送る。
【００１６】次に、この命令コード用ＴＡＧ検出回路１
１でＴＡＧ情報からデバッグ割込要求の有無に関する履
歴を検出する。これにより、命令コード用ＴＡＧ検出回
路１１はデバッグ割込要求の有無に関する履歴を制御信
号３０を通して内部割込発生回路１２ａに送る。この内
部割込発生回路１２ａでは、デバッグ割込要求の有無に
関する履歴からデバッグ割込要求があったことを識別す
ると制御信号３２を通してシーケンサに内部割込みの要
求を発生する。このシーケンサ１０では、内部割込発生
回路１２ａからの内部割込要求の受付けるタイミングを
ＩＤＵ４から送られてきたＴＡＧ付命令コードを実行す
る前、または実行後（あらかじめマイコンの使用で決定
済み）のいずれかで内部割込処理を行う。
１でＴＡＧ情報からデバッグ割込要求の有無に関する履
歴を検出する。これにより、命令コード用ＴＡＧ検出回
路１１はデバッグ割込要求の有無に関する履歴を制御信
号３０を通して内部割込発生回路１２ａに送る。この内
部割込発生回路１２ａでは、デバッグ割込要求の有無に
関する履歴からデバッグ割込要求があったことを識別す
ると制御信号３２を通してシーケンサに内部割込みの要
求を発生する。このシーケンサ１０では、内部割込発生
回路１２ａからの内部割込要求の受付けるタイミングを
ＩＤＵ４から送られてきたＴＡＧ付命令コードを実行す
る前、または実行後（あらかじめマイコンの使用で決定
済み）のいずれかで内部割込処理を行う。
【００１７】この一連の処理を行なうことにより、命令
コードをプリフェッチするサイクル中にデバッグ割込要
求を行なってもマイクロプロセッサの内部のパイプライ
ン処理に依存することなく、デバッグ割込要求を受け付
けたサイクル中にプリフェッチした命令コードが、ＥＸ
Ｕ５ａで実行されるのに同期してデバッグ割込みを受け
付けることができる。
コードをプリフェッチするサイクル中にデバッグ割込要
求を行なってもマイクロプロセッサの内部のパイプライ
ン処理に依存することなく、デバッグ割込要求を受け付
けたサイクル中にプリフェッチした命令コードが、ＥＸ
Ｕ５ａで実行されるのに同期してデバッグ割込みを受け
付けることができる。
【００１８】一方、オペランド・データの読込みを伴う
命令コードが、ＩＤＵ４に取込まれている命令コード中
にあるオペランドの内容に従って、ＭＭＵ６は実行アド
レスを生成するために必要な情報をレジスタ１３より制
御信号２９を通して参照する。ＭＭＵ６は、実行アドレ
ス（実アドレス）を生成し、その実行アドレスを制御信
号２４としてバス制御回路９ａに送る。次に、バス制御
回路９ａは入出力用端子１９を通してマイクロ・プロセ
ッサ１ａに接続された外部回路に、アドレス、ステータ
ス等の情報を与えることにより、外部回路のメモリ等の
リード動作を行なう。
命令コードが、ＩＤＵ４に取込まれている命令コード中
にあるオペランドの内容に従って、ＭＭＵ６は実行アド
レスを生成するために必要な情報をレジスタ１３より制
御信号２９を通して参照する。ＭＭＵ６は、実行アドレ
ス（実アドレス）を生成し、その実行アドレスを制御信
号２４としてバス制御回路９ａに送る。次に、バス制御
回路９ａは入出力用端子１９を通してマイクロ・プロセ
ッサ１ａに接続された外部回路に、アドレス、ステータ
ス等の情報を与えることにより、外部回路のメモリ等の
リード動作を行なう。
【００１９】次にリード動作について説明を行なう。マ
イクロ・プロセッサ１ａがリード動作を外部回路に対し
て行なうと、データ入出力用端子１７を通してデータＩ
／Ｆ７にリードデータが取込まれる。この時に割込要求
１８を行なうと、命令コード用ＴＡＧ埋込回路８は、割
込要求信号１８を通してＥＸＵ５ａの内部の内部割込発
生回路１２ａにデバッグ割込要求を行ない、この内部割
込回路１２ａでは、制御信号３２を通してシーケンサ１
０にデバッグ割込みを発生させる。このため、オペラン
ド・データの読込みを伴う命令コードがＥＸＵ５ａで実
行される前にデバッグ割込動作を起こしていた。
イクロ・プロセッサ１ａがリード動作を外部回路に対し
て行なうと、データ入出力用端子１７を通してデータＩ
／Ｆ７にリードデータが取込まれる。この時に割込要求
１８を行なうと、命令コード用ＴＡＧ埋込回路８は、割
込要求信号１８を通してＥＸＵ５ａの内部の内部割込発
生回路１２ａにデバッグ割込要求を行ない、この内部割
込回路１２ａでは、制御信号３２を通してシーケンサ１
０にデバッグ割込みを発生させる。このため、オペラン
ド・データの読込みを伴う命令コードがＥＸＵ５ａで実
行される前にデバッグ割込動作を起こしていた。
【００２０】また、ライト動作においては、リード動作
で説明したようにＢＣＵ２ａが内部のバス制御回路９ａ
から入出力用端子１９を通して、マイクロ・プロセッサ
１ａに接続された外部回路にアドレス、ステータス等の
情報を与え、かつデバッグ割込信号入力端子１８よりデ
バッグ割込要求を行なうと、命令コード用ＴＡＧ埋込回
路８は、割込要求信号１８ａを通してＥＸＵ５ａの内部
の内部割込発生回路１２ａにデバッグ割込要求を行な
い、内部割込発生回路１２ａでは、制御信号３２を通し
てシーケンサ１０にデバッグ割込みを発生させてしまう
ため、オペランド・データの読込みを伴う命令コードが
ＥＸＵ５ａで実行される前にデバッグ割込み動作を起こ
していた。
で説明したようにＢＣＵ２ａが内部のバス制御回路９ａ
から入出力用端子１９を通して、マイクロ・プロセッサ
１ａに接続された外部回路にアドレス、ステータス等の
情報を与え、かつデバッグ割込信号入力端子１８よりデ
バッグ割込要求を行なうと、命令コード用ＴＡＧ埋込回
路８は、割込要求信号１８ａを通してＥＸＵ５ａの内部
の内部割込発生回路１２ａにデバッグ割込要求を行な
い、内部割込発生回路１２ａでは、制御信号３２を通し
てシーケンサ１０にデバッグ割込みを発生させてしまう
ため、オペランド・データの読込みを伴う命令コードが
ＥＸＵ５ａで実行される前にデバッグ割込み動作を起こ
していた。
【００２１】
【発明が解決しようとする課題】上述したマイクロ・プ
ロセッサ１ａでは、従来技術で詳述したように、オペラ
ンド・データの読込み／読出し時にマイクロ・コンピュ
ータに接続された外部回路より、デバッグ割込要求を行
なうと、このオペランド・データ・アクセスを伴う命令
コードがマイクロプロセッサ内部のＥＸＵ（実行ユニッ
ト）で実行される直前なら直前、直後なら直後に常に決
ったデバッグ割込みを発生させることができないという
問題点があった。
ロセッサ１ａでは、従来技術で詳述したように、オペラ
ンド・データの読込み／読出し時にマイクロ・コンピュ
ータに接続された外部回路より、デバッグ割込要求を行
なうと、このオペランド・データ・アクセスを伴う命令
コードがマイクロプロセッサ内部のＥＸＵ（実行ユニッ
ト）で実行される直前なら直前、直後なら直後に常に決
ったデバッグ割込みを発生させることができないという
問題点があった。
【００２２】本発明の目的は、このような欠点を除き、
オペランド・データの読込み／読出し時に外部からデバ
ッグ読込み要求があった場合でもデバッグ割込要求を発
生できるようにしたマイクロプロセッサを提供すること
にある。
オペランド・データの読込み／読出し時に外部からデバ
ッグ読込み要求があった場合でもデバッグ割込要求を発
生できるようにしたマイクロプロセッサを提供すること
にある。
【００２３】
【課題を解決するための手段】本発明の構成は、命令の
実行前にオペランド・データを先読みするオペランド・
データのレジスタを有するパイプライン制御方式のマイ
クロプロセッサにおいて、前記オペランド・データの読
込動作に同期して割込信号入力端子からの割込信号をデ
ータ用タグとしてデータに付加するデータ用タグ埋込回
路と、前記レジスタの出力からこのレジスタのデータ読
出しに同期して割込要求を検出するデータ用タグ検出回
路と、このデータ用タグ検出回路の出力により割込みを
発生する内部割込発生回路とを有することを特徴とす
る。
実行前にオペランド・データを先読みするオペランド・
データのレジスタを有するパイプライン制御方式のマイ
クロプロセッサにおいて、前記オペランド・データの読
込動作に同期して割込信号入力端子からの割込信号をデ
ータ用タグとしてデータに付加するデータ用タグ埋込回
路と、前記レジスタの出力からこのレジスタのデータ読
出しに同期して割込要求を検出するデータ用タグ検出回
路と、このデータ用タグ検出回路の出力により割込みを
発生する内部割込発生回路とを有することを特徴とす
る。
【００２４】
【実施例】図１は、本発明のマイクロ・プロセッサの一
実施例のブロック図である。図中、１はマイクロ・プロ
セッサ、２はＢＣＵ（バス制御ユニット）、３はＰＦＵ
（プリフェッチ・ユニット）、４はＩＤＵ（命令デコー
ド・ユニット）、５はＥＸＵ（実行ユニット）、６はＭ
ＭＵ（メモリ管理ユニット）、７はデータＩ／Ｆ、８は
命令コード用ＴＡＧ埋込回路、９はバス制御回路、１０
はシーケンサ、１１は命令コード用ＴＡＧ検出回路、１
２は内部割込発生回路、１３はレジスタ（Ｒｅｇ）、１
４はＡＬＵ、１５はデータ用ＴＡＧ埋込回路、１６はデ
ータ用ＴＡＧ検出回路、１７，１９は入／出力用端子、
１８はデバッグ割込信号入力端子、２０〜２４，２９〜
３７は入／出力用端子、２５，２７，２８は内部バス
（命令コード用）、２６は内部バス（データ用）であ
る。
実施例のブロック図である。図中、１はマイクロ・プロ
セッサ、２はＢＣＵ（バス制御ユニット）、３はＰＦＵ
（プリフェッチ・ユニット）、４はＩＤＵ（命令デコー
ド・ユニット）、５はＥＸＵ（実行ユニット）、６はＭ
ＭＵ（メモリ管理ユニット）、７はデータＩ／Ｆ、８は
命令コード用ＴＡＧ埋込回路、９はバス制御回路、１０
はシーケンサ、１１は命令コード用ＴＡＧ検出回路、１
２は内部割込発生回路、１３はレジスタ（Ｒｅｇ）、１
４はＡＬＵ、１５はデータ用ＴＡＧ埋込回路、１６はデ
ータ用ＴＡＧ検出回路、１７，１９は入／出力用端子、
１８はデバッグ割込信号入力端子、２０〜２４，２９〜
３７は入／出力用端子、２５，２７，２８は内部バス
（命令コード用）、２６は内部バス（データ用）であ
る。
【００２５】このマイクロ・プロセッサに関する基本動
作については、従来のマイクロ・プロセッサ（図２）の
説明通りであり、オペランド・データの読込みを伴う命
令コードが４のＩＤＵに取り込まれている命令コード中
にあるオペランドの内容に従ってＭＭＵ６が実行アドレ
スを生成するために必要な情報をレジスタ１３より制御
信号２９を通して参照することにより、実効アドレス
（実アドレス）を生成し、その実効アドレスを制御信号
２４としてバス制御回路９に送る。次に、バス制御回路
９は入／出力用端子１９を通してマイクロ・プロセッサ
に接続された外部回路にアドレス、ステータス等の情報
を与えることにより、外部回路のメモリ等のリード動作
を行なう。
作については、従来のマイクロ・プロセッサ（図２）の
説明通りであり、オペランド・データの読込みを伴う命
令コードが４のＩＤＵに取り込まれている命令コード中
にあるオペランドの内容に従ってＭＭＵ６が実行アドレ
スを生成するために必要な情報をレジスタ１３より制御
信号２９を通して参照することにより、実効アドレス
（実アドレス）を生成し、その実効アドレスを制御信号
２４としてバス制御回路９に送る。次に、バス制御回路
９は入／出力用端子１９を通してマイクロ・プロセッサ
に接続された外部回路にアドレス、ステータス等の情報
を与えることにより、外部回路のメモリ等のリード動作
を行なう。
【００２６】次に、リード動作について説明を行なう。
マイクロ・プロセッサ１がリード動作を外部回路から行
なうと、データ入／出力用端子１７を通してデータＩ／
Ｆ７にリードデータが取込まれる。この時割込信号入力
端子１８を通してデバッグ割込要求を行なうと、データ
用ＴＡＧ埋込回路１５は、デバッグ割込要求の有無に関
する履歴をＴＡＧ情報として制御信号２１を通してリー
ドデータに命令コードの時と同様にＴＡＧ情報を埋込
む。そして、このＴＡＧ付きリードデータを内部バス２
６を通してＴＡＧ情報ＥＸＵ５の内部にあるデータ用Ｔ
ＡＧ検出回路１６に送り、またリードデータをレジスタ
１３に送る。
マイクロ・プロセッサ１がリード動作を外部回路から行
なうと、データ入／出力用端子１７を通してデータＩ／
Ｆ７にリードデータが取込まれる。この時割込信号入力
端子１８を通してデバッグ割込要求を行なうと、データ
用ＴＡＧ埋込回路１５は、デバッグ割込要求の有無に関
する履歴をＴＡＧ情報として制御信号２１を通してリー
ドデータに命令コードの時と同様にＴＡＧ情報を埋込
む。そして、このＴＡＧ付きリードデータを内部バス２
６を通してＴＡＧ情報ＥＸＵ５の内部にあるデータ用Ｔ
ＡＧ検出回路１６に送り、またリードデータをレジスタ
１３に送る。
【００２７】このデータ用ＴＡＧ検出回路１６では、デ
ータＩ／Ｆ７より送られたＴＡＧ付きデータのＴＡＧ情
報をもとにデバッグ割込要求の有無に関する履歴を制御
信号３１を通して内部割込発生回路１２に取り込む。次
に、この内部割込発生回路１２では、デバッグ割込要求
の有無に関する履歴によりデバッグ割込要求があったこ
とを識別すれば、制御信号３２を通してシーケンサ１０
に対して内部割込要求を行なう。この動作に平行してＥ
ＸＵ５にレジスタ１３の内部にあるリードデータをアク
セスする命令コード取り込み、シーケンサ１０でその命
令の実行する前、または実行後（あらかじめマイコンの
使用で決定済み）のいずれかで内部割込処理を行なう。
ータＩ／Ｆ７より送られたＴＡＧ付きデータのＴＡＧ情
報をもとにデバッグ割込要求の有無に関する履歴を制御
信号３１を通して内部割込発生回路１２に取り込む。次
に、この内部割込発生回路１２では、デバッグ割込要求
の有無に関する履歴によりデバッグ割込要求があったこ
とを識別すれば、制御信号３２を通してシーケンサ１０
に対して内部割込要求を行なう。この動作に平行してＥ
ＸＵ５にレジスタ１３の内部にあるリードデータをアク
セスする命令コード取り込み、シーケンサ１０でその命
令の実行する前、または実行後（あらかじめマイコンの
使用で決定済み）のいずれかで内部割込処理を行なう。
【００２８】次にライト動作について説明する。ライト
動作は、リード動作で説明したように、ＢＣＵ２が内部
のバス制御回路９から入／出力用端子１９を通してマイ
クロ・プロセッサ１に接続された外部回路にアドレス、
ステータス等の情報を与え、かつデバッグ割込信号入力
端子１８よりデバッグ割込要求を行なうと、データ用Ｔ
ＡＧ埋込回路１５によりデバッグ割込要求があったとい
う履歴をＴＡＧ情報として記憶し、このデータライトを
行なう命令コードがＩＤＵ４より内部バス２８を通して
ＥＸＵ５に取込むと同時に、ＥＸＵ５の内部のデータ用
ＴＡＧ検出回路１６にＴＡＧ情報を送る。
動作は、リード動作で説明したように、ＢＣＵ２が内部
のバス制御回路９から入／出力用端子１９を通してマイ
クロ・プロセッサ１に接続された外部回路にアドレス、
ステータス等の情報を与え、かつデバッグ割込信号入力
端子１８よりデバッグ割込要求を行なうと、データ用Ｔ
ＡＧ埋込回路１５によりデバッグ割込要求があったとい
う履歴をＴＡＧ情報として記憶し、このデータライトを
行なう命令コードがＩＤＵ４より内部バス２８を通して
ＥＸＵ５に取込むと同時に、ＥＸＵ５の内部のデータ用
ＴＡＧ検出回路１６にＴＡＧ情報を送る。
【００２９】このデータ用ＴＡＧ検出回路１６では、リ
ード時の動作と同様にＴＡＧの情報よりデバッグ割込要
求があったかどうかの履歴を識別し、その情報を制御信
号３１を通して内部割込発生回路１２に送り、この内部
割込発生回路１２はデバッグ割込要求があれば制御信号
３２を通してシーケンサ１０に対して内部割込みの要求
を行なう。これによりシーケンサ１０はデバッグ割込み
の処理を行なう命令の実行とデバッグ割込要求に対する
処理を同期させることができ、そのデバッグ割込処理の
内容に従って、ＥＸＵ５の内部のレジスタ１３とＡＬＵ
１４とが動作するといった一連の動作を行なう。
ード時の動作と同様にＴＡＧの情報よりデバッグ割込要
求があったかどうかの履歴を識別し、その情報を制御信
号３１を通して内部割込発生回路１２に送り、この内部
割込発生回路１２はデバッグ割込要求があれば制御信号
３２を通してシーケンサ１０に対して内部割込みの要求
を行なう。これによりシーケンサ１０はデバッグ割込み
の処理を行なう命令の実行とデバッグ割込要求に対する
処理を同期させることができ、そのデバッグ割込処理の
内容に従って、ＥＸＵ５の内部のレジスタ１３とＡＬＵ
１４とが動作するといった一連の動作を行なう。
【００３０】これらの動作を行なうことにより、オペラ
ンド・データのリードまたはライトを行なうサイクル中
にデバッグ割込要求を行なっても、オペランド・データ
のリードまたは、ライトを行なう命令の実行に同期した
デバッグ割込みの処理を実現することができる。
ンド・データのリードまたはライトを行なうサイクル中
にデバッグ割込要求を行なっても、オペランド・データ
のリードまたは、ライトを行なう命令の実行に同期した
デバッグ割込みの処理を実現することができる。
【００３１】
【発明の効果】以上の説明したように本発明は、オペラ
ンド・データのリード動作に同期して、割込信号をレジ
スタによりサンプリングし、このレジスタの出力からレ
ジスタのデータライトに同期して割込みの要求を検出
し、この割込検出出力により、割込みを発生しているの
で、オペランド・データのリードまたはライトを伴う命
令において、オペランド・データのリードまたはライト
を行なっているサイクル中に外部からデバッグ割込要求
を発生した時、命令の実行に同期してデバッグ割込みを
発生させることができるという効果がある。
ンド・データのリード動作に同期して、割込信号をレジ
スタによりサンプリングし、このレジスタの出力からレ
ジスタのデータライトに同期して割込みの要求を検出
し、この割込検出出力により、割込みを発生しているの
で、オペランド・データのリードまたはライトを伴う命
令において、オペランド・データのリードまたはライト
を行なっているサイクル中に外部からデバッグ割込要求
を発生した時、命令の実行に同期してデバッグ割込みを
発生させることができるという効果がある。
【図１】本発明のマイクロ・プロセッサの第１の実施例
のブロック図。
のブロック図。
【図２】従来の開発支援装置のデバッグ割込機構を示す
ブロック図。
ブロック図。
【図３】図２の中のマイクロプロセッサの一例のブロッ
ク図。
ク図。
１，１ａ マイクロ・プロセッサ ２，２ａ ＢＣＵ（バス制御ユニット） ３ ＰＦＵ（プリフェッチ・ユニット） ４ ＩＤＵ（命令デコード・ユニット） ５，５ａ ＥＸＵ（実行ユニット） ６ ＭＭＵ（メモリ管理ユニット） ７ データＩ／Ｆ ８ 命令コード用ＴＡＧ埋込回路 ９，９ａ バス制御回路 １０ シーケンサ １１ 命令コード用ＴＡＧ検出回路 １２，１２ａ 内部割込発生回路 １３ レジスタ（Ｒｅｇ） １４ ＡＬＵ １５ データ用ＴＡＧ埋込回路 １６ データ用ＴＡＧ検出回路 １７，１９ 入出力用端子 １８，１８ａ 割込信号入力端子 ２０〜２４，２９〜３７ 制御信号 ２５，２７，２８ 内部バス（命令コード用） ２６，２６ａ 内部バス（データ用） ４１ 開発支援装置 ４２ デバッグ割込発生回路 ４３ 比較回路 ４４ レジスタ ４５ アドレス、ステータス信号 ４６ データバス ４７ デバッグ割込入力信号
Claims (1)
- 【請求項１】 命令の実行前にオペランド・データを先
読みするオペランド・データのレジスタを有するパイプ
ライン制御方式のマイクロプロセッサにおいて、前記オ
ペランド・データの読込動作に同期して割込信号入力端
子からの割込信号をデータ用タグとしてデータに付加す
るデータ用タグ埋込回路と、前記レジスタの出力からこ
のレジスタのデータ読出しに同期して割込要求を検出す
るデータ用タグ検出回路と、このデータ用タグ検出回路
の出力により割込みを発生する内部割込発生回路とを有
することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152686A JP2644104B2 (ja) | 1991-06-25 | 1991-06-25 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152686A JP2644104B2 (ja) | 1991-06-25 | 1991-06-25 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052486A JPH052486A (ja) | 1993-01-08 |
| JP2644104B2 true JP2644104B2 (ja) | 1997-08-25 |
Family
ID=15545912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152686A Expired - Lifetime JP2644104B2 (ja) | 1991-06-25 | 1991-06-25 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644104B2 (ja) |
-
1991
- 1991-06-25 JP JP3152686A patent/JP2644104B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052486A (ja) | 1993-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970325 |