JP2927751B2 - 情報処理装置及び情報処理方法及びスケジューリング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置及び
情報処理方法に関する。特に、格納された命令を取り出
して実行する中央処理装置によって、比較的長い処理時
間を有する処理を行う情報処理装置及び処理方法に関す
る。

【０００２】

【従来の技術】近年の電子技術の発展により、マイクロ
コンピュータやマイクロプロセッサ等の情報処理装置が
普及し、あらゆる分野で用いられている。特に最近で
は、半導体の微細化や高速回路技術の進展により、マイ
クロコンピュータやマイクロプロセッサ等の中央処理装
置（ＣＰＵ）の動作周波数が高速化しており、数100メ
ガヘルツで動作するものもある。しかし、中央処理装置
が高速化により高性能化されても、実行すべき命令コー
ドやデータを蓄えておく外部メモリのアクセス速度は遅
く、中央処理装置の動作速度の数倍から数十倍である。
従って、ある処理を行う場合に外部メモリのアクセスに
時間がかかってしまうため、情報処理装置全体としての
性能が向上しないという問題がある。

【０００３】また、上述の外部メモリのアクセスの他に
も、高速動作可能な中央処理装置を有する情報処理装置
によって、比較的長い時間を要する処理（例えば演算処
理など）を行う場合、中央処理装置内部の処理速度と外
部の処理速度の差が大きいため、結果的に情報処理の効
率が低下してしまう。

【０００４】以下、外部メモリへのアクセスを行う例と
して、従来の情報処理装置の構成及び動作を説明する。
図９は、従来の情報処理装置８００の主要部を模式的に
示している。図９に示されるように、情報処理装置８０
０は、プロセッサ８１０及び外部メモリ８５０を備えて
いる。プロセッサ８１０と外部メモリ８５０とは、外部
アドレスバス８５１（８５１ａ及び８５１ｂ）及び外部
データバス８５２（８５２ａ及び８５２ｂ）を介して接
続されている。

【０００５】プロセッサ８１０は、中央処理装置（以下
ＣＰＵと記す）８２０と、バス制御装置８３０と、ＲＯ
Ｍ８４０とを有している。バス制御装置８３０は、アド
レスデコーダ８３３、制御回路８３４、メモリアクセス
信号生成部８３５、アドレス・インターフェイス部８３
６、及びデータ・インターフェイス部８３７を備えてい
る。ＣＰＵ８２０とバス制御装置８３０とは、アドレス
送出用のアドレスバス８２１及びデータ転送用のデータ
バス８２２によって接続されている。また、ＲＯＭ８４
０からＣＰＵ８２０には、命令バス８４１を介してプロ
グラムや命令が送られる。

【０００６】図９に示すように、ＣＰＵ８２０から出力
されるアドレスは、アドレスバス８２１を介してデコー
ダ８３３及びアドレス・インターフェイス部８３６に与
えられる。また、データバス８２２は、データ・インタ
ーフェイス部８３７に接続している。アドレス・インタ
ーフェイス部８３６は、アドレスバス８５１ａによって
外部アドレスバス８５１に接続し、データ・インターフ
ェイス部８３７はデータバス８５２ａによって外部デー
タバス８５２に接続している。

【０００７】ＣＰＵ８２０は、バス制御装置８３０に対
してリード要求信号９０１を出力してデータのリードを
要求し、ライト要求信号９０２を出力してデータのライ
トを要求する。リード要求信号９０１及びライト要求信
号９０２は、バス制御装置８３０の制御回路８３４に入
力される。また、デコードアドレス９０３は、アドレス
バス８２１の一部を介してアドレスデコーダ８３３に与
えられる。アドレスデコーダ８３３は、デコードアドレ
ス９０３をデコードした結果をデバイス識別信号９０４
として制御回路８３４に出力する。デバイス識別信号９
０４は、ＣＰＵ８２０のアクセスが外部メモリ８５０に
対するものか、あるいはプロセッサ８１０内部のいずれ
のデバイスに対するものであるか等、アクセスの対象と
なるデバイスを示す信号である。

【０００８】制御回路８３４は、デバイス識別信号９０
４、リード要求信号９０１、及びライト要求信号９０２
に基づいて、外部アクセス開始信号９０５、アドレス・
インターフェイス部８３６を制御するアドレス制御信号
９０６、及びデータ・インターフェイス部８３７を制御
するデータ制御信号９０７を出力する。また、制御回路
８３４は、ＣＰＵ８２０からのリード要求およびライト
要求に対して、応答信号９０８を出力する。メモリアク
セス信号生成部８３５は、制御回路８３４から与えられ
るデバイス識別信号９０５に基づいて、外部メモリ８５
０にアクセスするためのメモリアクセス信号９０９を出
力する。外部メモリ８５０は、メモリアクセス信号９０
９を受けて、アクセスが終了すると、プロセッサ１にア
クセスの終了を伝える外部応答信号９１０を出力する。
外部応答信号９１０は、バス制御装置８３０の制御回路
８３４に与えられる。

【０００９】以上のように構成された従来の情報処理装
置８００について、以下その動作を説明する。まず、Ｒ
ＯＭ８４０に格納され、ＣＰＵ８２０が単独で動作する
命令と、ＣＰＵ８２０及びバス制御装置８３０が協調動
作する命令とを含むプログラムの一例を示す。各命令の
下の括弧内の説明は、その命令が表す動作を示してい
る。例えば、下記の命令１１〜１３は、外部メモリ８５
０にアクセスしてその結果得られるデータを用いる処理
を示し、命令１４〜１７はＣＰＵ８２０単独で行われる
処理を示している。尚、以下の命令で示される数値等は
単に説明のための例であり、他の数値や他の計算であっ
ても構わない。

【００１０】命令１１： MOV @mem_loc1, D0（外部メ
モリ８５０のmem_loc1番地からデータをリードしてＣＰ
Ｕ８２０内部のD0レジスタに格納する。） 命令１２： ADD #10, D0（ＣＰＵ８２０内部のD0レジ
スタの内容に１０を加え、その結果を再びD0レジスタに
格納する。） 命令１３： MOV @mem_loc2, D2（外部メモリ８５０の
mem_loc2番地からデータをリードしてＣＰＵ８２０内部
のD2レジスタに格納する。） 命令１４： MUL D0, D2（ＣＰＵ８２０内部のD2レジ
スタの内容にD0レジスタの内容を乗じ、その結果を再び
D2レジスタに格納する。） 命令１５： ADD #1, D1（ＣＰＵ８２０内部のD1レジ
スタの内容に１を加え、その結果を再びD1レジスタに格
納する。） 命令１６： ADD #4, A0（ＣＰＵ８２０内部のA0レジ
スタの内容に４を加えて結果を再びA0レジスタに格納す
る。） 命令１７： ADD #4, A1（ＣＰＵ８２０内部のA1レジ
スタの内容に４を加え、その結果を再びA1レジスタに格
納する。）

【００１１】次に、上記の例示プログラムを実行する情
報処理装置８００の動作を図１０の動作タイミング図を
用いて説明する。ここでは、外部メモリ８５０のリード
時間、即ち、外部メモリ８５０がメモリアクセス信号９
０９と外部アドレスバス８５１に出力されたアドレスと
を受けてから、外部データバス８５２にデータを出力す
るまでの時間が４マシンサイクルであるとする。また、
外部メモリ８５０のmem_loc1番地にはデータ"data1"が
予め格納され、mem_loc2番地にはデータ"data2"が予め
格納されているとする。

【００１２】外部メモリ８５０からデータをリードする
命令（命令１１あるいは命令１３）がＣＰＵ８２０で処
理されると、そのアドレス（mem_loc1あるいはmem_loc
2）がアドレスバス８２１およびアドレス・インターフ
ェイス部８３６を経由して外部アドレスバス８５１に出
力される（サイクルｔ１あるいはサイクルｔ６）。しか
し、外部メモリ８５０のリード時間は４マシンサイクル
であり、ＣＰＵ８２０の単位処理時間（１マシンサイク
ル）に比べて長い。従って、外部メモリ８５０から出力
されるデータ（data1あるいはdata2）が、外部データバ
ス８５２およびデータ・インターフェイス部８３７を経
由してデータバス８２２上に得られる時点（サイクルｔ
４あるいはサイクルｔ９）まで、ＣＰＵ８２０は、後続
の処理を行うことができない。即ち、外部メモリからの
データの読み出しが終了するまで、次の命令の実行が待
機させられることになる。また、長い処理時間を要する
演算を行う場合についても同様に、その演算処理が終了
するまで、中央処理装置における後続命令の実行が待機
させられる。

【００１３】

【発明が解決しようとする課題】従って、上述のような
情報処理装置においては、外部メモリの読み出しや、長
時間の演算処理などによって央処理装置の命令実行の待
機時間が発生するため、このような待機時間によるペナ
ルティ（処理効率の低下等）をできるだけ小さくするこ
とが要求される。

【００１４】そこで、例えば、外部メモリのアクセス時
間を見かけ上短縮するために、マイクロコンピュータや
マイクロプロセッサ内部に、一旦読み出したデータをバ
ッファしておくキャッシュメモリや、データを外部メモ
リから先読みするプリフェッチバッファを実装するとい
う方法が提案されている。

【００１５】しかしながら、キャッシュメモリやプリフ
ェッチバッファ等をマイクロコンピュータやマイクロプ
ロセッサ内部に実装する場合、上述のペナルティは小さ
くなるものの、ハードウエア量の大きな増大を招く。更
に、キャッシュメモリのアクセス時間や複雑化する制御
に要する時間により、動作周波数の低下を招くという問
題点を有している。

【００１６】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、(1) 外部メモリからの
データの読み出しなどの長い処理時間を要する処理と中
央処理装置の命令処理との処理速度差を少ないハードウ
ェアの追加で吸収する情報処理装置を提供し、(2) 処理
速度差を吸収することによって命令実行の待機時間を減
少させた情報装置を提供することにある。

【００１７】

【課題を解決するための手段】本発明による情報処理装
置は、複数の命令を格納する命令格納手段と、前記命令
格納手段から命令を取り出して実行する中央処理装置と
を有する。前記中央処理装置は、所定の処理を実現する
単一の命令を実行する能力と、前記所定の処理を分割す
ることによって得られる第１の命令と第２の命令とを分
離して実行する能力とを併せ持っており、前記第１の命
令は第１のデータを設定する命令であり、前記第２の命
令は前記第１のデータに基づいて処理動作を行うことに
よって得られる結果を表す第２のデータを取り込む命令
であり、前記第１の命令と前記第２の命令とを分離して
実行する場合には、前記中央処理装置は、前記第１の命
令の実行後かつ前記第２の命令の実行前に、前記第２の
データを必要としない少なくとも１つの第３の命令を実
行し、そのことにより上記目的が達成される。

【００１８】１つの実施形態において、前記情報処理装
置は記憶装置を更に備えており、前記処理動作は、該記
憶装置に記憶された情報の読み出し動作であり、前記第
１のデータは、読み出すべき情報の該記憶装置における
アドレスであり、前記第１の命令によって、該アドレス
が所定の記憶領域に設定される。

【００１９】前記第１の命令は、前記記憶領域に設定さ
れた前記アドレスに基づく前記読み出し動作の開始を指
示する命令を含む場合がある。

【００２０】１つの実施形態において、前記処理動作は
演算処理であり、前記第１のデータは、該演算処理のオ
ペランドデータであり、前記第１の命令は、該オペラン
ドデータを所定の記憶領域に設定する命令である。

【００２１】１つの実施形態において、前記情報処理装
置は、データを保持する第１及び第２のレジスタと、該
第１及び第２のレジスタを制御する制御回路と、を更に
備えており、該制御回路は、前記第１の命令に基づいて
前記第１のデータを該第１のレジスタに書き込み、書き
込まれた該第１のデータに基づいて前記処理動作を行
い、該処理動作によって得られた前記第２のデータを該
第２のレジスタに書き込み、更に、前記第２の命令に基
づいて、該第２のレジスタに保持された該第２のデータ
を前記中央処理装置に転送する。

【００２２】１つの実施形態において、前記情報処理装
置は記憶装置を更に備えており、前記制御回路は、更に
該記憶装置のアクセスを制御し、前記処理動作は、該記
憶装置に記憶された情報の読み出し動作であり、前記第
１のデータは、読み出すべき情報の該記憶装置における
アドレスであり、前記第２のデータは、該記憶装置から
読み出された情報である。

【００２３】前記第１の命令は、前記第１のレジスタに
設定された前記アドレスに基づく前記読み出し動作の開
始を指示する命令を含む場合がある。

【００２４】１つの実施形態において、前記中央処理装
置は、前記命令格納手段から前記第１の命令を取り出し
て、前記記憶装置における前記読み出すべき情報の読み
出しアドレスを出力し、該読み出しアドレスの出力後、
該記憶装置から読み出される情報を必要としない第３の
命令を少なくとも１つ実行し、該第３の命令の実行後、
前記第２の命令を該命令格納手段から取り出して実行す
る。前記第１のレジスタは、前記制御回路の制御によ
り、該中央処理装置から出力される該読み出しアドレス
を受け取って保持する。該記憶装置は、該第３の命令が
実行されている間に、該制御回路の制御により、該第１
のレジスタに保持された該読み出しアドレスを受け取
り、受け取った該読み出しアドレスに基づいて情報を出
力する。前記第２のレジスタは、該制御回路の制御によ
り、該記憶装置から出力される該情報を受け取って保持
し、該制御回路は、該中央処理装置による該第２の命令
の実行によって、該第２のレジスタに保持された該情報
を該中央処理装置に転送する。

【００２５】１つの実施形態において、前記情報処理装
置は、前記中央処理装置から出力されるアドレスの少な
くとも一部をデコードするアドレスデコーダを更に備え
ている。この場合、前記第１のレジスタには第１のアド
レス領域が割り当てられ、前記第２のレジスタには第２
のアドレス領域が割り当てられており、前記第１の命令
は該第１のアドレス領域に前記読み出しアドレスを書き
込むライト命令であり、前記第２の命令は該第２のアド
レス領域に保持された情報を読み出すリード命令であ
る。該中央処理装置は、該第１の命令に従って該読み出
しアドレスを書き込むべきアドレスを出力し、該第２の
命令に従って読み出すべき情報が保持されたアドレスを
出力する。前記制御回路は、該第１の命令の実行におい
て、該アドレスデコーダによってデコードされたアドレ
スが該第１のアドレス領域のアドレスに等しいことによ
り、該第１のレジスタへの書き込みを認識し、該第２の
命令の実行において、該アドレスデコーダによってデコ
ードされたアドレスが該第２のアドレス領域のアドレス
に等しいことにより、該第２のレジスタからの読み出し
を認識する。

【００２６】１つの実施形態において、前記処理動作は
演算処理であり、前記第１のデータは、該演算処理のオ
ペランドデータであり、前記第２のデータは、該オペラ
ンドデータに該演算処理を施した演算結果データであ
る。

【００２７】１つの実施形態において、前記制御回路
は、前記第２のレジスタへの前記第２のデータの書き込
みが終了する前に、前記第２の命令の実行を検知した場
合、前記中央処理装置に対して該第２の命令の実行の一
時停止を要求し、該書き込みが終了した時点で該一時停
止を解除して、該第２のレジスタに書き込まれた該第２
のデータを該中央処理装置に転送する。これにより、前
記第３の命令が記憶装置からのデータの読み出しの完了
以前に終了しても、ＣＰＵによる処理の実行順序に矛盾
が発生しない。

【００２８】１つの実施形態において、前記中央処理装
置は、前記第２の命令を実行する前に、前記処理動作の
特性により定められる所定数の前記第３の命令を実行す
る。これにより、第３の命令は記憶装置からのデータの
読み出しの完了以前に終了することがなく、前記第２の
データの前記第２のレジスタへの書き込みが終了する前
に該第２の命令が実行されることが回避される。

【００２９】１つの実施形態において、前記情報処理装
置は状態レジスタを更に備えており、前記制御回路は、
前記第１のデータを前記第１のレジスタに書き込むとき
に該状態レジスタを第１の状態に設定し、前記第２のデ
ータを前記第２のレジスタに書き込むときに該状態レジ
スタを第２の状態に設定し、前記中央処理装置は、前記
第２の命令を実行する前に、該状態レジスタが該第２の
状態であることを確認する命令を実行する。これによ
り、前記第３の命令が記憶装置からのデータの読み出し
の完了以前に終了しても、ＣＰＵによる処理の実行順序
に矛盾が発生しない。

【００３０】１つの実施形態において、前記制御回路
は、前記記憶装置から出力された情報の前記第２のレジ
スタへの書き込みが終了する前に前記第２の命令の実行
を検知した場合に、前記中央処理装置に対して特定の処
理プログラムへの分岐を要求する。

【００３１】前記特定の処理プログラムは割込み処理プ
ログラムであり、該割込み処理プログラムにおいて前記
第２の命令が再び実行される場合がある。

【００３２】本発明によるスケジューリング装置は、高
級言語あるいはアセンブリ言語によって記述された複数
の命令を含むプログラムを機械語に翻訳する際に前記命
令の配列を行う。前記スケジューリング装置は、前記プ
ログラムに含まれる各命令によって実行される所定の処
理を、前記所定の処理を実行する単一の命令に翻訳すべ
きか、前記所定の処理を分割することによって得られる
第１の命令および第２の命令に翻訳すべきかを判定する
判定手段であって、前記第１の命令は第１のデータを設
定する命令であり、前記第２の命令は前記第１のデータ
に基づいて処理動作を行うことによって得られる結果を
表す第２のデータを取り込む命令である、判定手段と、
前記判定手段において前記所定の処理を前記第１の命令
および前記第２の命令に翻訳すべきであると判定された
場合には、前記所定の処理を前記第１の命令および前記
第２の命令に翻訳し、前記第１の命令と前記第２の命令
との間に、前記第２のデータを必要としない少なくとも
１つの第３の命令を挿入する挿入手段と、を備えてお
り、そのことにより上記目的が達成される。

【００３３】本発明による情報処理方法は、複数の命令
を格納する命令格納部と前記命令格納部から命令を取り
出して実行する中央処理装置とを用いる情報処理方法で
あって、前記中央処理装置は、所定の処理を実現する単
一の命令を実行する能力と、前記所定の処理を分割する
ことによって得られる第１の命令と第２の命令とを分離
して実行する能力とを併せ持っており、前記第１の命令
は第１のデータを設定する命令であり、前記第２の命令
は前記第１のデータに基づいて処理動作を行うことによ
って得られる結果を表す第２のデータを取り込む命令で
あり、前記情報処理方法は、前記第１の命令を実行する
ステップと、前記第２の命令を実行するステップと、前
記第１の命令の実行後かつ前記第２の命令の実行前に、
前記第２のデータを必要としない少なくとも１つの第３
の命令を実行するステップと、を含んでおり、そのこと
により上記目的が達成される。

【００３４】本発明による情報処理方法は、複数の命令
を格納する命令格納部と、前記命令格納部から命令を取
り出して実行する中央処理装置と、データを保持する第
１及び第２のレジスタとを用いる情報処理方法であっ
て、前記中央処理装置は、所定の処理を実現する単一の
命令を実行する能力と、前記所定の処理を分割すること
によって得られる第１の命令と第２の命令とを分離して
実行する能力とを併せ持っており、前記第１の命令は第
１のデータを設定する命令であり、前記第２の命令は前
記第１のデータに基づいて処理動作を行うことによって
得られる結果を表す第２のデータを取り込む命令であ
り、前記情報処理方法は、前記第１の命令を実行するス
テップと、前記第１の命令に基づいて前記第１のデータ
を前記第１のレジスタに書き込むステップと、前記第２
の命令を実行するステップと、前記第１の命令の実行後
かつ前記第２の命令の実行前に、前記第２のデータを必
要としない少なくとも１つの第３の命令を実行するステ
ップと、前記少なくとも１つの第３の命令が実行されて
いる間に、前記第１のレジスタに書き込まれた前記第１
のデータに基づいて前記処理動作を行い、前記処理動作
によって得られた前記第２のデータを前記第２のレジス
タに書き込むステップと、前記第２の命令に基づいて、
前記第２のレジスタに保持された前記第２のデータを前
記中央処理装置に転送するステップと、を含んでおり、
そのことにより上記目的が達成される。

【００３５】１つの実施形態において、前記情報処理方
法は、前記第２のレジスタへの前記第２のデータの書き
込みが終了する前に前記第２の命令が取り出された場
合、前記中央処理装置に対して該第２の命令の実行の一
時停止を要求するステップと、該書き込みが終了した時
点で該一時停止を解除して、該第２のレジスタに書き込
まれた該第２のデータを該中央処理装置に転送するステ
ップと、を更に含んでいる。

【００３６】１つの実施例において、前記第３の命令を
少なくとも１つ実行するステップにおいて、該第３の命
令は、前記処理動作の特性により定められる所定数個実
行され、そのことにより、前記第２のデータの前記第２
のレジスタへの書き込みが終了する前に該第２の命令が
実行されることが回避される。

【００３７】

【発明の実施の形態】以下、図面を参照しながら、本発
明を実施の形態によって説明する。

【００３８】図１は、本発明による情報処理装置１００
の基本的な構成を模式的に示している。図１に示される
ように、情報処理装置１００は、複数の命令を格納する
命令格納部（例えばＲＯＭ、以下ＲＯＭと記載する）１
０と、命令格納部１０から命令を取り出して実行する中
央処理装置（以下、ＣＰＵと記載する）２０とを有して
いる。ＣＰＵ２０は、第１のデータに基づいて処理動作
を行うことによって第２のデータを得る処理であり、か
つその処理の実行にＣＰＵ２０のマシンサイクル（即
ち、ＣＰＵ２０が命令を実行する単位時間）の少なくと
も２サイクルを要する処理（以下、長時間処理と称す
る）を行う場合、この長時間処理を第１及び第２の２つ
の命令に分けて実行する。即ち、処理動作に必要な第１
のデータを設定する第１の命令と、処理動作によって得
られる第２のデータを取り込む第２の命令とに分けて実
行する。そして、第１の命令の実行後かつ第２の命令の
実行前に、第２のデータを必要としない第３の命令を少
なくとも１つ実行する。

【００３９】第３の命令は、処理動作の結果得られる第
２のデータを必要としないため、この処理動作の終了を
待たずに実行できる。即ち、長い処理時間を要する処理
と第３の命令の実行とを並行して行うことができるた
め、ＣＰＵ２０が第２の命令を実行するまでの待機時間
を有効に活用することができる。このことにより、長時
間処理に必要な時間とマシンサイクルとの差を吸収し、
情報処理装置１００の動作としての実質的な待機時間を
減少することができる。

【００４０】次に、上述の長時間処理の第１及び第２の
命令に分けた実行のハードウエアによる実現を説明す
る。図１に示されるように、情報処理装置１００は、デ
ータを保持する第１のレジスタ４０及び第２のレジスタ
５０と、第１及び第２のレジスタ４０及び５０を制御す
る制御回路３０とを備えている。図１に示されるよう
に、制御回路３０は、ＣＰＵ２０が実行する第１の命令
に基づいて第１のデータ３１を第１のレジスタ４０に書
き込む。そして、第１のレジスタ４０に書き込まれた第
１のデータ３１に基づいて処理要素６０を用いて上記の
処理動作を行い、この処理動作によって得られた第２の
データ３２を第２のレジスタ５０に書き込む。制御回路
３０は、更に、ＣＰＵ２０が実行する第２の命令に基づ
いて、第２のレジスタ５０に保持された第２のデータ３
２をＣＰＵ２０に転送する。処理要素６０及び第１及び
第２のレジスタ４０及び５０の動作は、制御回路３０か
ら出力される所定の制御信号によって制御される。

【００４１】処理要素６０は、例えば、外部メモリなど
の記憶装置や所定の数学的計算を行う演算装置である。
以下、より具体的な実施の形態として、上記の長時間処
理として外部メモリからの読み出し動作を行う場合と、
演算装置を用いて演算処理を行う場合について説明す
る。

【００４２】（実施の形態１）図２は、本発明の実施の
形態１による情報処理装置２００を模式的に示してい
る。図２に示されるように、情報処理装置２００は、プ
ロセッサ１１０及び外部メモリ１５０を備えている。本
実施形態において、上述の長時間処理は、外部メモリ１
５０に記憶された情報の読み出しである。読み出し動作
に必要な第１のデータは、読み出すべき情報の外部メモ
リ１５０におけるアドレスであり、処理動作の結果得ら
れる第２のデータは、外部メモリ１５０から読み出され
た情報である。

【００４３】図２に示されるように、プロセッサ１１０
と外部メモリ１５０とは、外部アドレスバス１５１（１
５１ａ及び１５１ｂ）及び外部データバス１５２（１５
２ａ及び１５２ｂ）を介して接続されている。プロセッ
サ１１０は、中央処理装置（以下ＣＰＵと記す）１２
０、バス制御装置１３０、及び命令格納部としてＲＯＭ
１４０とを有している。バス制御装置１３０は、アドレ
スデコーダ３、制御回路４、メモリアクセス信号生成部
５、アドレス・インターフェイス部６、及びデータ・イ
ンターフェイス部７を備えている。本実施形態によるバ
ス制御装置１３０は、更に、リードバッファ・アドレス
レジスタ８及びリードバッファ・データレジスタ９を備
えている。ＣＰＵ１２０とバス制御装置１３０とは、ア
ドレス送出用のアドレスバス１２１及びデータ転送用の
データバス１２２によって接続されている。また、ＲＯ
Ｍ１４０からＣＰＵ１２０には、命令バス１４１を介し
てプログラムや命令が送られる。

【００４４】図２に示すように、ＣＰＵ１２０から出力
されるアドレスは、アドレスバス１２１を介してデコー
ダ３及びアドレス・インターフェイス部６に与えられ
る。また、データバス１２２は、データ・インターフェ
イス部７に接続している。アドレス・インターフェイス
部６はアドレスバス１５１ａによって外部アドレスバス
１５１に接続され、データ・インターフェイス部７はデ
ータバス１５２ａによって外部データバス１５２に接続
されている。また、リードバッファ・アドレスレジスタ
８の出力は、レジスタ用アドレスバス１１２を介してア
ドレス・インターフェイス部６に与えられる。リードバ
ッファ・アドレスレジスタ８及びリードバッファ・デー
タレジスタ９は、レジスタ用データバス１１１を介して
データ・インターフェイス部７に接続している。

【００４５】ＣＰＵ１２０は、バス制御装置１３０に対
してリード要求信号１０１を出力してデータのリードを
要求し、ライト要求信号１０２を出力してデータのライ
トを要求する。リード要求信号１０１及びライト要求信
号１０２は、バス制御装置１３０の制御回路４に入力さ
れる。また、デコードアドレス１０３は、アドレスバス
１２１の一部を介してアドレスデコーダ３に与えられ
る。アドレスデコーダ３は、デコードアドレス１０３を
デコードした結果をデバイス識別信号１０４として制御
回路４に出力する。デバイス識別信号１０４は、ＣＰＵ
１２０のアクセスが外部メモリ１５０に対するものか、
あるいはプロセッサ１１０内部のいずれのデバイス（レ
ジスタなど）に対するものであるか等、アクセスの対象
となるデバイスを示す信号である。

【００４６】制御回路４は、デバイス識別信号１０４、
リード要求信号１０１、及びライト要求信号１０２に基
づいて、外部アクセス開始信号１０５、アドレス・イン
ターフェイス部６を制御するアドレス制御信号１０６、
データ・インターフェイス部７を制御するデータ制御信
号１０７、リードバッファ・アドレスレジスタ８を制御
するアドレス書き込み信号１０８、及びリードバッファ
・データレジスタ９を制御するデータ書き込み信号１０
９を出力する。また、制御回路４は、ＣＰＵ１２０から
のリード要求およびライト要求に対して、応答信号１１
３を出力する。メモリアクセス信号生成部５は、制御回
路４から与えられるデバイス識別信号１０５に基づい
て、外部メモリ１５０にアクセスするためのメモリアク
セス信号１１５を出力する。外部メモリ１５０は、メモ
リアクセス信号１１５を受けて、アクセスが終了する
と、プロセッサ１１０にアクセスの終了を伝える外部応
答信号１１６を出力する。外部応答信号１１６は、バス
制御装置１３０の制御回路４に与えられる。

【００４７】以上のように構成された本実施形態による
情報処理装置２００について、以下その動作を説明す
る。まず、ＲＯＭ１４０に格納され、ＣＰＵ１２０が単
独で動作する命令と、ＣＰＵ１２０及びバス制御装置１
３０が協調動作する命令とを含むプログラムの一例を示
す。各命令の下の括弧内の説明は、その命令が表す動作
を示している。例えば、下記に示す命令１〜９のうち、
命令１〜４及び８は、外部メモリ１５０へのアクセス動
作及びその結果得られるデータを用いる処理であり、Ｃ
ＰＵ１２０及びバス制御装置１３０が協調動作を行う。
一方、命令５〜７及び９は、ＣＰＵ１２０単独で行われ
る処理（加算、乗算など）を示している。

【００４８】尚、ＲＯＭ１４０に格納されるプログラム
は機械語と呼ばれる"０"及び"１"のビット列であるが、
ここでは命令の意味を表すためにニモニック表記する。
また、この例示プログラムは、上述の従来の情報処理装
置８００との動作の比較を明確にするため、従来の例示
プログラムと同一の処理を行う命令を例示している。以
下の命令で示される処理やその数値等は単に説明のため
のものであり、他の数値や他の計算であっても構わな
い。

【００４９】命令１： MOV @mem_loc1, D0（外部メモ
リ１５０のmem_loc1番地からデータを読み出し（リー
ド）してＣＰＵ１２０内部のD0レジスタに格納する。） 命令２： ADD #10, D0（ＣＰＵ１２０内部のD0レジス
タの内容に１０を加え、その結果を再びD0レジスタに格
納する。） 命令３： MOV #mem_loc2, D3（ＣＰＵ１２０内部のD3
レジスタにmem_loc2という値を格納する。ここで、mem_
loc2は次に外部メモリ１５０から読み出すべきデータの
番地である。） 命令４： ＭＯＶ Ｄ３， ＠ｒｂ＿ａｄｄｒ（ＣＰ
Ｕ１２０内部のＤ３レジスタの内容をrb_addr番地に書
き込む。ここで、rb_addr番地にはリードバッファ・ア
ドレスレジスタ９が割付けられている。） 命令５： ADD #1, D1（ＣＰＵ１２０内部のD1レジス
タの内容に１を加え、その結果を再びD1レジスタに格納
する。） 命令６： ADD #4, A0（ＣＰＵ１２０内部のA0レジス
タの内容に４を加え、その結果を再びA0レジスタに格納
する。） 命令７： ADD #4, A1（ＣＰＵ１２０内部のA1レジス
タの内容に４を加え、その結果を再びA1レジスタに格納
する。） 命令８： MOV @rb_data, D2（rb_data番地の内容をＣ
ＰＵ１２０内部のD2レジスタに書き込む。ここで、rb_d
ata番地にはリードバッファ・データレジスタ１０が割
付けられている。） 命令９： MUL D0, D2（ＣＰＵ１２０内部のD2レジス
タの内容にD0レジスタの内容を乗じ、その結果を再びD2
レジスタに格納する。）

【００５０】上述のプログラム例から分かるように、本
実施例においては、外部メモリ１５０からデータを読み
出す（リードする）処理において、リード要求後の処理
においてリードしたデータをすぐ使用する場合は、従来
と同じリード命令を用いて読み出し処理を実現する。例
えば、外部メモリ１５０から読み出したデータを、読み
出し直後に命令２において処理する場合には、従来のリ
ード命令（命令１１）と同じリード命令である命令１を
用いて読み出し処理を行う。

【００５１】また、リード要求後、読み出されるデータ
を初めて使用するまでの間に、後続のいくつかの命令を
実行することができる場合は、リードバッファ・アドレ
スレジスタ８に読み出しアドレスを設定する命令（命令
４）とリードバッファ・データレジスタ９に保持された
データを取り出す命令（命令８）とに分けて読み出し処
理を実現する。例えば、上記のプログラム例において、
命令５〜命令７は、外部メモリ１５０から読み出される
データを必要としない処理であるため、以下に示すよう
に外部メモリ１５０からの読み出し処理が行われている
間に、ＣＰＵ１２０が単独で実行することができる。

【００５２】まず、命令４の実行によって、前記ＣＰＵ
１２０から外部メモリ１５０の読み出しアドレスが出力
され、制御回路４の制御により、リードバッファ・アド
レスレジスタ８に出力された読み出しアドレスが設定さ
れる。 ＣＰＵ１２０は、命令４の実行（読み出しアド
レスの出力）後、外部メモリから読み出されるデータを
必要としない命令（命令５〜７）を実行する。命令５〜
７が実行されている間、制御回路４は、リードバッファ
・アドレスレジスタに保持された読み出しアドレスを用
いて、外部メモリ１５０からデータの読み出しを行う。
例えば、制御回路４によって、リードバッファ・アドレ
スレジスタ８に保持された読み出しアドレスが外部メモ
リ１５０に与えられ、外部メモリ１５０は受け取った読
み出しアドレスに基づいて対応するデータを出力する。
外部メモリ１５０読み出されたデータは、制御回路４の
制御によってリードバッファ・データレジスタ９に書き
込まれる。ＣＰＵ１２０は、命令５〜７の実行後、命令
８を実行してリードバッファ・データレジスタ９に格納
されているデータを取り出す。例えば、制御回路４の制
御によって、リードバッファ・データレジスタ９に格納
されているデータがＣＰＵ１２０に転送される。

【００５３】上述のように、外部メモリ１５０からのデ
ータの読み出し処理は、命令４と命令８とに分けて実行
され、これらの命令の間に命令３〜７が挿入される。こ
のような命令の並べ換えを命令のスケジューリングとい
う。

【００５４】次に、情報処理装置２００が上記の例示プ
ログラムを実行する場合の動作をより詳細に説明する。
図３は、情報処理装置２００の動作タイミングを示す図
である。図３は、ＣＰＵ１２０で処理される命令、アド
レスバス１２１およびデータバス１２２上の値、応答信
号１１３の状態、リードバッファ・アドレスレジスタ８
およびリードバッファ・データレジスタ９の保持する
値、外部アドレスバス１５１および外部データバス１５
２上の値、外部応答信号１１６の状態を、マシンサイク
ルを単位として示している。応答信号１１３及び外部応
答信号１１６は、信号レベルがローの時に信号がアサー
トされたことを示すアクティブロー信号である。また、
外部メモリ１５０の読み出し時間、即ち、外部メモリ１
５０がメモリアクセス信号１１５と外部アドレスバス１
５１に出力されたアドレスとを受けてから、外部データ
バス１５２にデータが出力されるまでの時間が４マシン
サイクルであるとする。また、外部メモリ１５０のmem_
loc1番地にはデータ"data1"が予め格納されており、mem
_loc2番地にはデータ"data2"が予め格納されているとす
る。時間の経過に従って、マシンサイクル（ｔ１〜ｔ１
２）毎に情報処理装置２００の動作を説明する。なお、
サイクルｔ１からサイクルｔ６までを図３（ａ）に示
し、サイクルｔ７〜サイクルｔ１２までを図３（ｂ）に
示す。

【００５５】（サイクルｔ１）ＣＰＵ１２０は、命令１
を処理する。命令１は、外部メモリ１５０のアドレスを
アドレッシングして外部メモリ１５０に記憶されたデー
タを読み出すリード命令である。ＣＰＵ１２０からは、
読み出すべきデータのアドレスmem_loc1がアドレスバス
１２１を介してバス制御装置１３０に出力される。同時
に、リード要求信号１０１がアサートされる。バス制御
装置１３０においては、デコーダ４がアドレスバス１０
０の一部から与えられるデコードアドレス１０３をデコ
ードし、アクセスすべきデバイスを識別する。命令１の
実行においては、デコーダ４は、外部メモリ１５０への
アクセスであることを検出し、デバイス識別信号１０４
を出力して制御回路４に外部メモリ１５０へのアクセス
であることを通知する。

【００５６】制御回路４は、ＣＰＵ１２０からのリード
要求信号１０１とデコーダ３からのデバイス識別信号１
０４とに基づいて、外部メモリ１５０へのリード動作を
各要素に指示する。まず、メモリアクセス信号生成部５
に対し、外部アクセス開始信号１０５をアサートする。
メモリアクセス信号生成部５は、外部アクセス開始信号
１０５のアサートに従って、メモリアクセス信号１１５
を外部に出力する。さらに、制御回路４は、アドレス制
御信号１０６をアドレス・インターフェイス部６に出力
することにより、アドレスバス１２１上にＣＰＵ１２０
から出力されているアドレスによって外部メモリ１５０
をアクセスすることを通知する。アドレス・インターフ
ェイス部６は、ＣＰＵ１２０から出力されたアドレスバ
ス１２１上の値mem_loc1を、アドレスバス１５１ａを介
して外部アドレスバス１５１に出力する。更に、制御回
路４は、データ制御信号１０７をデータ・インターフェ
イス部７に出力することにより、ＣＰＵ１２０によるリ
ードアクセスであることを通知して、外部メモリ１５０
からの外部応答信号１１６のアサートを待つ。

【００５７】（サイクルｔ２）外部応答信号１１６がア
サートされないため状態は変化しない。アドレスバス１
２１及び外部アドレスバス１５１上の値は、引き続きme
m_loc1である。制御回路４は引き続き外部応答信号１１
６のアサートを待つ。

【００５８】（サイクルｔ３）サイクルｔ２と同様、外
部応答信号１１６がアサートされないため状態は変化し
ない。アドレスバス１２１及び外部アドレスバス１５１
上の値は、引き続きmem_loc1である。制御回路４は引き
続き外部応答信号１１６のアサートを待つ。

【００５９】（サイクルｔ４）外部メモリ１５０は、メ
モリアクセス信号１１５と外部アドレスバス１５１に出
力されたアドレスとを受けてから４マシンサイクルが経
過し、外部メモリ１５０のアクセス動作（即ち対応する
データの出力）が完了するため、外部応答信号１１６を
アサートする。制御回路４は外部応答信号１１６のアサ
ートに従って、データ・インターフェイス部７を制御し
て、外部メモリ１５０から外部データバス１５２（１５
２ａ及び１５２ｂ）を介して読み出されたデータ"data
1"を、データバス１２２を介してＣＰＵ１２０に送る。
同時に、制御回路４は、応答信号１１３をアサートする
ことにより、ＣＰＵ１２０に対してリード動作の完結を
告げる。ＣＰＵ１２０は、データバス１２２から取り込
んだデータ"data1"を内部のD0レジスタに格納して命令
１を終了する。

【００６０】（サイクルｔ５）ＣＰＵ１２０は命令２を
処理する。即ち、 ＣＰＵ１２０は、ＣＰＵ１２０内部
のD0レジスタの内容（data1）に１０を加え、その結果
の値（data1+１０）を再びD0レジスタに格納して命令２
を終了する。

【００６１】（サイクルｔ６）ＣＰＵ１２０は命令３を
処理する。即ち、 ＣＰＵ１２０は、ＣＰＵ１２０内部
のD3レジスタにmem_loc2という値を格納して命令を終了
する。

【００６２】（サイクルｔ７）ＣＰＵ１２０は命令４を
処理する。命令４以降の命令は、 ＣＰＵ１２０がリー
ドバッファ（アドレスレジスタ８及びデータレジスタ
９）を使用して外部メモリ１５０からデータを読み出す
場合の処理である。ＣＰＵ１２０は、命令４の実行によ
り、まずこのサイクルｔ７において、バス制御装置１３
０内のリードバッファ・アドレスレジスタ８に、読み出
すべき外部メモリ１５０のアドレスmem_loc2を書き込
む。このとき、ＣＰＵ１２０は、リードバッファ・アド
レスレジスタ８に割付けられたアドレスrb_addrをアド
レスバス１２１を介してバス制御装置１３０に出力し、
同時にライト要求信号１０２をアサートする。

【００６３】アドレスデコーダ３は、デコードアドレス
１０４をデコードし、そのデコードしたアドレスがリー
ドバッファ・アドレスレジスタ８のアドレスに等しいこ
とを認識して、そのことを示すデバイス識別信号１０４
を出力する。制御回路４は、デバイス識別信号１０４に
より、リードバッファ・アドレスレジスタ８のアドレス
にアクセスすべきであることを通知される。制御回路４
は、入力されるライト要求信号１０２とデバイス識別信
号１０５とに従って、データ・インターフェイス部７に
対してデータ制御信号１０７を出力し、バス制御装置１
３０内部のレジスタへの書き込みであることを通知す
る。同時に、制御回路４は、リードバッファ・アドレス
レジスタ８に対して書き込み信号１０８をアサートす
る。そして、制御回路４の制御により、ＣＰＵ１２０か
らのデータmem_loc2がデータ・インターフェイス部７を
介してレジスタ用データバス１１１上に出力され、リー
ドバッファ・アドレスレジスタ８にデータmem_loc2が書
き込まれる。書き込みが終了すると、制御回路４は応答
信号１１３をアサートし、ＣＰＵ１２０に対して書き込
み動作の完結を告げる。これによりＣＰＵ１２０は命令
４を終了し、次のサイクルでは後続の処理を開始する。

【００６４】一方、バス制御装置１３０においては、リ
ードバッファ・アドレスレジスタ８への書き込み動作が
発生すると、同時に、リードバッファ・アドレスレジス
タ８に格納されている内容mem_loc2を読み出しアドレス
として、外部メモリ１５０からの読み出し動作を開始す
る。制御回路４は、メモリアクセス信号生成部５に対し
て外部アクセス開始信号１０５をアサートする。メモリ
アクセス信号生成部５は、アサートされた外部アクセス
開始信号１０５に従って、メモリアクセス信号１１５を
外部メモリ１５０に出力する。さらに、制御回路４は、
アドレス制御信号１０６を出力し、リードバッファ・ア
ドレスレジスタ８に記憶されているアドレスによって外
部メモリ１５０をアクセスすることをアドレス・インタ
ーフェイス部６に通知する。制御回路４の制御により、
リードバッファ・アドレスレジスタ８に記憶されている
アドレスmem_loc2は、レジスタ用アドレスバス１１２を
介してアドレス・インターフェイス部６に与えられ、更
に、アドレスバス１５１ａを介して外部アドレスバス１
５１に出力される。また、制御回路４は、データ制御信
号１０７を出力して、リードバッファ・アドレスレジス
タを用いた読み出しアクセスであることをデータ・イン
ターフェイス部７に通知する。そして、制御回路４は、
外部メモリ１５０からの外部応答信号１１６のアサート
を待つ。

【００６５】（サイクルｔ８）外部応答信号１１６がア
サートされないため、バス制御装置１３０の状態は変化
しない。アドレスバス１２１及び外部アドレスバス１５
１上の値は、引き続きmem_loc2である。制御回路４は引
き続き外部応答信号１１６のアサートを待つ。

【００６６】一方、ＣＰＵ１２０は命令５を処理する。
ＣＰＵ１２０は、ＣＰＵ１２０内部のD1レジスタの内容
に１を加え、その結果を再びD1レジスタに格納して命令
５を終了する。

【００６７】（サイクルｔ９）サイクルｔ８と同様、外
部応答信号１１６がアサートされないためバス制御装置
１３０の状態は変化しない。アドレスバス１２１及び外
部アドレスバス１５１上の値は、引き続きmem_loc2であ
る。制御回路４は引き続き外部応答信号１１６のアサー
トを待つ。

【００６８】一方、ＣＰＵ１２０は命令６を処理する。
ＣＰＵ１２０は、ＣＰＵ１２０内部のA0レジスタの内容
に４を加え、その結果を再びA0レジスタに格納して命令
６を終了する。

【００６９】（サイクルｔ１０）サイクルｔ１０におい
て、外部メモリ１５０がメモリアクセス信号１１５と外
部アドレスバス１５１に出力されたアドレスとを受けて
から４マシンサイクルが経過する。従って、外部メモリ
１５０のアクセス動作（即ち対応するデータの出力）が
完了するため、外部メモリ１５０は外部応答信号１１６
をアサートする。

【００７０】バス制御装置１３０において、データ・イ
ンターフェイス部７は、アサートされた外部応答信号を
受け取った制御回路４の制御により、外部メモリ１５０
から外部データバス１５２（１５２ａ及び１５２ｂ）を
介して読み出されたデータ"data2"を、レジスタ用デー
タバス１１１に出力する。同時に、制御回路４は、リー
ドバッファ・データレジスタ９への書き込み信号１０９
をアサートし、このことにより、リードバッファ・デー
タレジスタ９にデータ"data2"が書き込まれる。このサ
イクル以降、リードバッファ・データレジスタ９からは
いつでもデータを読み出すことができる。

【００７１】一方、この間に、ＣＰＵ１２０は命令７を
処理する。ＣＰＵ１２０は、ＣＰＵ１２０内部のA1レジ
スタの内容に４を加え、その結果を再びA1レジスタに格
納して命令７を終了する。

【００７２】（サイクルｔ１１）ＣＰＵ１２０は命令８
を処理する。命令８の実行により、ＣＰＵ１２０はバス
制御装置１３０内のリードバッファ・データレジスタ９
に格納されているデータ"data2"を読み出す。このと
き、ＣＰＵ１２０は、リードバッファ・データレジスタ
９に割付けられたアドレスrb_dataをアドレスバス１２
１を介してバス制御装置１３０に出力し、リード要求信
号１０１をアサートする。アドレスデコーダ３は、アド
レスバス１２１の一部から与えられるデコードアドレス
１０３をデコードし、デコードしたアドレスがリードバ
ッファ・データレジスタ９のアドレスに等しいことを認
識し、その結果をデバイス識別信号１０４によって制御
回路４に通知する。制御回路４は、ＣＰＵ１２０から入
力されるリード要求信号１０１とアドレスデコーダ３か
らのデバイス識別信号１０４とに基づいて、データ制御
信号１０７を出力する。制御回路４は、データ制御信号
１０７によって、バス制御装置１３０内のレジスタから
の読み出し動作であることをデータ・インターフェイス
部７に通知する。データ・インターフェイス部７は、リ
ードバッファ・データレジスタ９に格納されているデー
タ"data2"を、レジスタ用データバス１１１を介して読
み出し、データバス１２２を介してＣＰＵ１２０へ送
る。そして、制御回路４は、応答信号１１３をアサート
することにより、ＣＰＵ１２０に対してリード動作の完
結を通知する。ＣＰＵ１２０は、データバス１２２から
取り込んだデータ"data2"を内部に持つD2レジスタに格
納して命令８を終了する。

【００７３】（サイクルｔ１２）ＣＰＵ１２０は命令９
を処理する。ＣＰＵ１２０は、ＣＰＵ１２０内部のD2レ
ジスタの内容（data2）にD0レジスタの内容（data1+1
0）を乗じ、その結果（data2×(data1+10)）を再びD2レ
ジスタに格納して命令９を終了する。

【００７４】上述のように、本実施形態によれば、長時
間処理（外部メモリからのデータの読み出し）を行う場
合に、読み出し動作に必要な外部メモリ１５０のアドレ
スを設定する第１の命令（例えば、命令４）と、外部メ
モリ１５０から読み出されたデータを取り込む第２の命
令（例えば、命令８）とに分けて実行する。そして、第
１の命令の実行後かつ第２の命令の実行前に、読み出し
データを必要としない第３の命令（例えば、命令５〜
７）を実行する。第３の命令は、読み出し動作の結果得
られるデータを必要としないため、読み出し動作と同時
に、あるいは読み出し動作が終了する前に実行できる。
従って、ＣＰＵ１２０が第２の命令を実行するまでの待
機時間を有効に活用することができ、外部メモリの読み
出し必要な時間とＣＰＵ１２０のマシンサイクルとの差
を吸収することができる。従って、情報処理装置２００
の動作としての待機時間を減少することができる。

【００７５】（実施の形態２）次に、実施形態２では、
実施形態１とは異なるプログラムを実行する場合の情報
処理装置２００の動作を説明する。情報処理装置２００
の構成は、本実施例においても実施例１による情報処理
装置２００（図２）と同様である。本実施形態による例
示プログラムは、実施形態１の例示プログラムのように
リードバッファ・アドレスレジスタ８にアドレスを設定
する命令４とリードバッファ・データレジスタ９に格納
されたデータを取り出す命令８との間に挿入すべき後続
命令が３つ（命令５〜命令７）も存在せず、わずかに１
つの命令（命令５）のみが命令４と命令８との間に挿入
可能な場合の例である。この例示プログラムにおける命
令列は下記に示す通りである。

【００７６】命令１： MOV @mem_loc1, D0 命令２： ADD #10, D0 命令３： MOV #mem_loc2, D3 命令４： MOV D3, @rb_addr 命令５： ＡＤＤ ＃１， Ｄ１ 命令８： ＭＯＶ ＠ｒｂ＿ｄａｔａ， Ｄ２ 命令９： MUL D0, D2

【００７７】このプログラムは、命令６及び命令７がな
い以外は実施形態１で示したプログラムと同一である。
この例示プログラムで生じる問題は、リードバッファ・
データレジスタ９に外部メモリ１５０から読み出したデ
ータの書き込みが終了する前に、ＣＰＵ１２０におい
て、リードバッファ・データレジスタ９に対する読み出
し命令（命令８）の処理が開始されることである。

【００７８】この時の動作を以下に説明する。図４
（ａ）及び（ｂ）は、実施形態２の例示プログラムを実
行する場合の情報処理装置２００の動作を示すタイミン
グ図である。なお、サイクルｔ１からサイクルｔ６まで
を図４（ａ）に、サイクルｔ７からサイクルｔ１１まで
を図４（ｂ）に示す。外部メモリ１５０の読み出し時間
は実施形態１の場合と同様に４マシンサイクルであり、
外部メモリ１５０に格納されているデータの内容も実施
形態１の場合と同一とする。以下、時間の経過に従っ
て、マシンサイクル（ｔ１〜ｔ１２）毎に情報処理装置
２００の動作を説明する。

【００７９】（サイクルｔ１〜サイクルｔ７）実施形態
１の場合の動作と同一であるので、説明を省略する。

【００８０】（サイクルｔ８）サイクルｔ７で命令５を
実行した後、外部応答信号１１６がアサートされないた
め、バス制御装置１３０の状態は変化しない。アドレス
バス１２１及び外部アドレスバス１５１上の値は、引き
続きmem_loc2である。制御回路４は引き続き外部応答信
号１１６のアサートを待つ。

【００８１】一方、ＣＰＵ１２０は命令５を処理する。
ＣＰＵ１２０は、ＣＰＵ１２０内部のD1レジスタの内容
に１を加え、その結果を再びD1レジスタに格納して命令
５を終了する。

【００８２】（サイクルｔ９）ＣＰＵ１２０は命令８を
処理する。命令８の実行により、ＣＰＵ１２０は、リー
ドバッファ・データレジスタ９に割付けられたアドレス
rb_dataをアドレスバス１２１を介してバス制御装置１
３０に出力し、リード要求信号１０１をアサートする。
アドレスデコーダ３は、アドレスバス１２１の一部から
与えられるデコードアドレス１０３をデコードし、デコ
ードしたアドレスがリードバッファ・データレジスタ９
のアドレスに等しいことを認識し、その結果をデバイス
識別信号１０４によって制御回路４に通知する。制御回
路４は、ＣＰＵ１２０からのリード要求信号１０１とア
ドレスデコーダ３からのデバイス識別信号１０４とに基
づいて、データ制御信号１０７を出力して、バス制御装
置１３０内のレジスタからの読み出し動作であることを
データ・インターフェイス部７に通知する。しかし、サ
イクルｔ９においては、リードバッファ・データレジス
タ９にデータ"data2"がまだ書き込まれていない。従っ
て、制御回路４は、リードバッファ・データレジスタ９
からの読み出し動作を行わず、応答信号１１３はアサー
トせずに外部メモリ１５０のアクセス終了を示す外部応
答信号１１６のアサートを待つ。ＣＰＵ１２０は、同様
に、処理動作を行わずに応答信号１１３のアサートを待
つ。

【００８３】（サイクルｔ１０）サイクルｔ１０におい
ては、外部メモリ１５０がメモリアクセス信号１１５と
外部アドレスバス１５１に出力されたアドレスとを受け
てから４マシンサイクルが経過する。従って、外部メモ
リ１５０のアクセス動作（即ち対応するデータの外部デ
ータバスへの出力）が完了し、外部メモリ１５０は外部
応答信号１１６をアサートする。

【００８４】そして、バス制御装置１３０のデータ・イ
ンターフェイス部７は、外部メモリ１５０から外部デー
タバス１５２（１５２ａ及び１５２ｂ）を介して読み出
されたデータ"data2"を、レジスタ用データバス１１１
に出力する。制御回路４は、リードバッファ・データレ
ジスタ９への書き込み信号１０９をアサートし、このこ
とにより、リードバッファ・データレジスタ９にデー
タ"data2"が書き込まれる。同時に、制御回路４は、応
答信号１１３をアサートし、外部メモリ１５０からリー
ドバッファ・データレジスタ９への読み出し動作の完結
をＣＰＵ１２０に告げる。そして、データ・インターフ
ェイス部７は、更に、リードバッファ・データレジスタ
９に格納されたデータ"data2"をレジスタ用データバス
１１１を介して読み出し、データバス１２２を介してＣ
ＰＵ１２０に送る。ＣＰＵ１２０はデータバス１２２か
ら取り込んだデータ"data2"を内部に持つD2レジスタに
格納して命令８を終了する。

【００８５】（サイクルｔ１１）ＣＰＵ１２０は命令９
を処理する。ＣＰＵ１２０は、ＣＰＵ１２０内部のD2レ
ジスタの内容（data2）にD0レジスタの内容（data1+1
0）を乗じ、その結果（data2×(data1+10)）を再びD2レ
ジスタに格納して命令９を終了する。

【００８６】上で述べたように、実施形態１（図３
（ａ）及び（ｂ）に示す動作タイミング）の場合は、制
御回路４がリードバッファ・データレジスタ９に対する
読み出し命令（命令８の実行）を検知した時に、外部メ
モリ１５０から読み出されたデータはすでにリードバッ
ファ・データレジスタ９に書き込まれている。このよう
な場合には、制御回路４は、直ちに応答信号１１３をア
サートし、ＣＰＵ１２０はリード命令をそのまま実行す
る。

【００８７】一方、本実施形態（図４（ａ）及び（ｂ）
に示す動作タイミング）の場合は、制御回路４がリード
バッファ・データレジスタ９に対するリード命令（命令
８）を検知した時に、外部メモリ１５０から読み出した
データがまだリードバッファ・データレジスタ９に書き
込まれていない。このような場合には、制御回路４は、
応答信号１１３をアサートせずにＣＰＵ１２０のリード
命令を停止させ、外部メモリ１５０から読み出したデー
タがリードバッファ・データレジスタ９に書き込まれる
まで待つ。そして、必要なデータがリードバッファ・デ
ータレジスタ９に書き込まれた時点で応答信号１１３を
アサートすることにより、ＣＰＵ１２０のリード命令の
停止を解除し、データをＣＰＵ１２０に転送する。

【００８８】以上のように本発明の実施形態１及び２に
よる情報処理装置２００は、命令のスケジューリングを
行うことにより、外部メモリ１５０からデータを読み出
す処理を、リードバッファ・アドレスレジスタ８に読み
出しアドレスを設定する第１の命令と、リードバッファ
・データレジスタ９に格納されたデータを取り出す第２
の命令とに分けて実行する。第１の命令によってリード
バッファ・アドレスレジスタ８に読み出すべき外部メモ
リ１５０のアドレスを設定することにより、バス制御装
置１３０は、 ＣＰＵ１２０から独立に、リードバッフ
ァ・アドレスレジスタ８に格納された読み出しアドレス
に基づいて外部メモリ１５０からデータを読み出すこと
ができる。従って、ＣＰＵ１２０は、上記第１及び第２
の命令の間に、他の命令を実行できるため、外部メモリ
１５０へのアクセスのための長い待ち時間が発生しな
い。従って、情報処理装置２００の性能を高めることが
可能となる。

【００８９】更に、スケジューリングされた命令の実行
は、リードバッファ・アドレスレジスタ８及びリードバ
ッファ・データレジスタ９の追加と、制御回路４の若干
の改変とによって実現できる。従って、キャッシュメモ
リやプリフェッチバッファの搭載の場合に比べ、はるか
に少ないハードウエアで実現可能である。

【００９０】上述のように、実施形態２においては、外
部メモリ１５０から読み出されたデータがリードバッフ
ァ・データレジスタ９に書き込まれる前に、ＣＰＵ１２
０においてリードバッファ・データレジスタ９からのデ
ータ読み出し命令の処理が開始される場合、外部応答信
号１１６がアサートされるまでＣＰＵ１２０における後
続の処理を停止させている。即ち、制御回路４は、応答
信号１１３をアサートしないことにより、ＣＰＵ１２０
にウェイトサイクルを要求している。そして、リードバ
ッファ・データレジスタ９への書き込みが終了した時点
でウェイトを解除して、データの転送を行っている。

【００９１】あるいは、リードバッファ・データレジス
タ９への書き込みが終了前にリードバッファ・データレ
ジスタ９からのデータ読み出し命令の処理が開始される
場合、以下のようにすることもできる。

【００９２】プログラム作成時に、外部メモリ１５０の
アクセスに必要なＣＰＵ１２０のマシンサイクル数を計
算しておく。そして、命令のスケジューリングにおい
て、リードバッファ・データレジスタ９に外部メモリ１
５０からのデータが書き込まれる前に、リードバッファ
・データレジスタ９からの読み出し命令が実行されない
ように、リードバッファ・アドレスレジスタ８にアドレ
スを設定する第１の命令（上記例示プログラムの命令
４）とリードバッファ・データレジスタ９に格納された
データを取り出す第２の命令(同、命令８）との間に、
リードバッファ・データレジスタ９のデータを必要とし
ないその他の命令、例えばNOP命令（何もせず次の命令
に処理が移る命令）を適正数個挿入するようにしてもよ
い。このことにより、ＣＰＵ１２０は、リードバッファ
・データレジスタ９への外部メモリ１５０からのデータ
の書き込みが終了してから、読み出し命令８の処理を開
始する。

【００９３】（実施の形態３）図５は、実施形態３によ
る情報処理装置３００の構成を示す図である。本実施形
態による情報処理装置３００は、上記実施形態１及び２
による情報処理装置２００とほぼ同様であり、同一の構
成要素には同一の参照符号を付し、詳細な説明は省略す
る。以下、情報処理装置３００の情報処理装置２００と
異なる部分について説明する。

【００９４】図５に示すように、情報処理装置３００に
おいて、バス制御装置１６０は、アドレスデコーダ３、
制御回路４１、モリアクセス信号生成部５、アドレス・
インターフェイス部６、及びデータ・インターフェイス
部７、リードバッファ・アドレスレジスタ８及びリード
バッファ・データレジスタ９を備えており、更に、リー
ドバッファ・データレジスタ９へのデータの書き込みが
終了した事を示すリードバッファ・状態レジスタ１０を
備えている。

【００９５】図５に示すように、リードバッファ・状態
レジスタ１０は、リードバッファ・アドレスレジスタ８
及びリードバッファ・データレジスタ９と同様に、レジ
スタ用データバス１１１を介してデータ・インターフェ
イス部７に接続している。制御回路４１から出力され
る、リードバッファ・アドレスレジスタ８を制御するア
ドレス書き込み信号１０８は、リードバッファ・状態レ
ジスタ１０にも与えられる。同様に、リードバッファ・
データレジスタ９を制御するデータ書き込み信号１０９
は、リードバッファ・状態レジスタ１０にも与えられ
る。

【００９６】リードバッファ・アドレスレジスタ８にア
ドレスを設定した際（即ち、リードバッファ・アドレス
レジスタに対するアドレス書き込み信号１０８がアサー
トされた時）に、リードバッファ・状態レジスタ１０の
内容を第１の状態（例えばリセット）にする。そして、
リードバッファ・データレジスタ９に、外部メモリ１５
０からのデータが書き込まれた時（即ち、リードバッフ
ァ・データレジスタ９に対するデータ書き込み信号１０
９がアサートされた時）に、第２の状態（例えばセッ
ト）にする。

【００９７】プログラムを作成する際に、リードバッフ
ァ・データレジスタ９の内容を読み出す命令を実行する
前に、一旦、リードバッファ・状態レジスタ１０を調
べ、リードバッファ・状態レジスタが第２の状態になっ
ていることが確認されてから、リードバッファ・データ
レジスタ９の内容を読み出すようにプログラムする。こ
のことにより、ＣＰＵ１２０は、リードバッファ・デー
タレジスタ９への外部メモリ１５０からのデータの書き
込みが終了してから、読み出しの処理を開始することが
できる。

【００９８】本実施形態によれば、以下に示すように、
バス制御装置１６０の制御回路４１の構成を、実施形態
１及び２で説明した制御回路４よりも簡単にすることが
できる。制御回路４の場合、外部メモリ１５０からの読
み出し動作を２つの命令に分けて実行する場合に、リー
ドバッファ・データレジスタ９に対する読み出し命令を
検知したとき、外部メモリ１５０からの外部応答信号１
１６のアサートに従って、ＣＰＵ１２０への応答信号１
１３をアサートする必要がある。即ち、外部メモリ１５
０に対する読み出し命令だけでなく、リードバッファ・
データレジスタ９に対する読み出し命令に対しても、外
部メモリ１５０からの外部応答信号１１６のアサートを
確認しなければならない。

【００９９】しかし、本実施例の場合、リードバッファ
・状態レジスタ１０の設定状態によってリードバッファ
・データレジスタ９の書き込み状態が確認されるため、
リードバッファ・データレジスタ９への書き込み終了前
にリードバッファ・データレジスタ９への読み出し命令
がＣＰＵ１２０によって実行されることはない。従っ
て、制御回路４は、リードバッファ・データレジスタ９
へのデータ書き込み完了を外部メモリ１５０からの外部
応答信号１１６によって確認してＣＰＵ１２０に告げる
（即ち、応答信号１１３をアサートする）必要がなく、
それだけ回路構成を簡略化できる。

【０１００】さらにあるいは、リードバッファ・データ
レジスタ９へのデータ書き込み完了前にリードバッファ
・データレジスタ９に対する読み出し処理を回避するた
めに、以下のような構成をとることもできる。

【０１０１】リードバッファ・データレジスタ９にデー
タが書き込まれる前に、リードバッファ・データレジス
タ９に対する読み出し命令の処理がＣＰＵ１２０で開始
されたことをバス制御装置１３０の制御回路４が検知し
た場合、制御回路４からＣＰＵ１２０に対して割込み要
求が発行されるようにする。そして、この割込み処理ル
ーチンの中で、例えば上述のような外部メモリ１５０の
データを必要としない命令（第３の命令）を適正数個挿
入したり、上記のような状態レジスタの内容を調べると
いった方法を用いて、必要なデータが正しくリードバッ
ファ・データレジスタ９から取り出されるようにプログ
ラムしてもよい。そして、割込み処理ルーチンの中でリ
ードバッファ・データレジスタ９からのデータ読み出し
命令を再び実行してもよい。

【０１０２】また上述の実施形態では、読み出し動作あ
るいは書き込み動作の完了を、外部メモリ１５０から外
部応答信号１１６をバス制御装置１３０に送り返し、さ
らにバス制御装置１３０はＣＰＵ１２０に応答信号１１
３を送り返すことによって通知している（これをハンド
シェーク方式という）。読み出し動作及び書き込み動作
完了通知は、その両方またはいずれか一方を取り去るこ
ともできる。その代わりに、外部メモリ１５０のアクセ
スに必要なサイクル数をカウントするカウンタを設け、
所定の時間の経過を待ってから処理動作を行うように構
成してもよい（固定ウェイト方式）。

【０１０３】また上述の実施形態においては、リードバ
ッファ・アドレスレジスタ８にアドレスを設定する命令
によって、同時に外部メモリ１５０に対するアクセスを
開始するようにしている。即ち、ＣＰＵ１２０から出力
されるアドレスが、リードバッファ・アドレスレジスタ
８に割り付けられたアドレスである場合に（対応するデ
ータは、外部メモリ１５０における読み出しアドレスで
ある）、制御回路４（あるいは４１）は、リードバッフ
ァ・アドレスレジスタ８にデータとして外部メモリ１５
０の読み出しアドレスを書き込むと同時に、書き込まれ
た読み出しアドレスによって外部メモリ１５０にアクセ
スしている。

【０１０４】本発明はこれに限らず、リードバッファ・
アドレスレジスタ８にアドレスを設定する命令と、外部
メモリ１５０に対するアクセスを開始する命令とを別個
に設けてもよい。こうすることにより、外部メモリ１５
０の同一アドレスから繰り返しデータをリードする場合
のプログラムのサイズを小さくすることができる。

【０１０５】（実施の形態４）上述の実施形態１〜３で
は、長時間処理の例として、外部メモリ１５０からデー
タを読み出す処理を、リードバッファ・アドレスレジス
タ８に読み出しアドレスを設定する第１の命令と、リー
ドバッファ・データレジスタ９に格納されたデータを取
り出す第２の命令とに分けて実現する情報処理装置２０
０及び３００を説明した。本実施形態では、長時間処理
として、演算装置を用いて演算処理を行う場合について
説明する。演算処理は、例えば、乗除算や積和演算など
比較的長い処理時間を必要とするデータ演算処理であ
る。本実施形態においては、このような演算処理を、オ
ペランドデータを設定し演算を開始する命令と、演算結
果を取り出す命令とに分けて実現する。

【０１０６】図６は、実施の形態４による情報処理装置
４００の構成を模式的に示している。図６に示されるよ
うに、情報処理装置４００は、プロセッサ１１０’及び
外部メモリ１５０を備えている。プロセッサ１１０’
は、ＣＰＵ１２０’、バス制御装置１７０、ＲＯＭ１４
０、及び演算装置１８０とを有している。バス制御装置
１７０は、アドレスデコーダ３、制御回路４２、メモリ
アクセス信号生成部５、アドレス・インターフェイス部
６、及びデータ・インターフェイス部７、オペランドレ
ジスタ２１及び演算結果レジスタ２２を備えている。Ｃ
ＰＵ１２０’とバス制御装置１７０とは、アドレス送出
用のアドレスバス１２１及びデータ転送用のデータバス
１２２によって接続されている。ＣＰＵ１２０’と演算
装置１８０とは、演算に必要なオペランドデータを送出
するＣＰＵオペランドバス２０１及び演算結果転送用の
演算データバス２０２によって接続されている。バス制
御装置１７０のオペランドレジスタ２１は、レジスタ用
オペランドバス３０１によって演算装置１８０に接続さ
れ、演算結果レジスタ２２は、レジスタ用演算データバ
ス３０２によって演算装置１８０に接続されている。ま
た、ＲＯＭ１４０からＣＰＵ１２０’には、命令バス１
４１を介してプログラムや命令が送られる。

【０１０７】バス制御装置１７０の構成は、上述の実施
形態１及び２による情報処理装置２００におけるバス制
御装置１３０とほぼ同様であるが、リードバッファ・ア
ドレスレジスタ８及びリードバッファ・データレジスタ
９の代わりに、オペランドレジスタ２１及び演算結果レ
ジスタ２２を備えていることが異なる。また、制御回路
４２は、演算装置１８０に演算要求信号２０４を入力
し、演算装置１８０からの演算終了信号２０５を受け取
る。制御回路４２のその他の構成は制御回路４と同様で
ある。

【０１０８】図６に示すように、演算装置１８０は、演
算器２３、演算制御回路２４、及びセレクタ２５を備え
ている。ＣＰＵ１２０’からのオペランドデータは、オ
ペランドバス２０１を介してセレクタ２５に入力され、
バス制御装置１７０のオペランドレジスタ２１からのオ
ペランドデータは、レジスタ用オペランドバス３０１を
介してセレクタ２５に入力される。演算器２３の演算結
果は、演算データバス２０２を介してＣＰＵ１２０’に
与えられ、レジスタ用演算データバス３０２を介してバ
ス制御装置１７０の演算結果レジスタ２２に入力され
る。尚、図６においては、オペランドバス２０１、２０
６、及び３０１は、演算の２つのオペランドデータに対
するバスとして書かれている。例えば、演算がＡ×Ｂの
乗算の場合、バスの上位がデータＡを運び、バスの下位
がデータＢを運ぶ。

【０１０９】演算制御回路２４は、ＣＰＵ１２０’から
与えられる第１の演算要求信号２０３及びバス制御装置
１７０の制御回路４２から与えられる第２の演算要求信
号２０４に基づいて、オペランド選択信号２０７をセレ
クタ２５に出力する。演算制御回路２４から出力される
演算終了信号２０５は、ＣＰＵ１２０’及び制御回路４
２に与えられる。

【０１１０】情報処理装置４００のその他の構成は、図
６に示されるように、情報処理装置２００と同様であ
る。

【０１１１】以下、情報処理装置４００の動作を説明す
る。

【０１１２】まず、通常の演算命令を実行する場合、Ｃ
ＰＵ１２０’は、第１の演算要求信号２０３をアサート
し、オペランドバス２０１を介して与えられるオペラン
ドデータに対する演算処理が演算装置１８０において開
始される。演算制御回路２４は第１の演算要求信号２０
３に基づいてオペランド選択信号２０７をセレクタ２５
に出力する。セレクタ２５はＣＰＵ１２０’からのオペ
ランドデータを選択して演算器２３に入力する。そし
て、演算処理が終了すると演算制御回路２４は演算終了
信号２０５をアサートし、その演算結果が演算データバ
ス２０２を介してＣＰＵ１２０’に送られる。

【０１１３】次に、演算処理を２つの命令に分けて実行
する場合を説明する。ＣＰＵ１２０’は、まず、オペラ
ンドレジスタ２１へオペランドデータを書き込む第１の
命令を実行する。オペランドレジスタ２１へオペランド
データの書き込みが行われると、制御回路４２は、演算
装置１８０に対して第２の演算要求信号２０４をアサー
トする。第２の演算要求信号２０４は演算制御回路２４
に出力され、対応するオペランド選択信号２０７がセレ
クタ２５に出力される。オペランド選択信号２０７に対
応して、セレクタ２５はオペランドレジスタ２１からレ
ジスタ用オペランドバス３０１を介して与えられるオペ
ランドデータを選択して演算器２３に入力する。演算処
理が終了すると、演算制御回路２４は演算終了信号２０
５をアサートする。制御回路４２は、演算終了信号２０
５に基づいて、レジスタ用演算結果バス３０２に出力さ
れている演算結果データを演算結果レジスタ２２に書き
込む。尚、この際、ＣＰＵ１２０’では、演算処理命令
を実行していない（第１の演算要求信号２０３をアサー
トしていない）ため、演算終了信号２０５は無視され
る。

【０１１４】ＣＰＵ１２０’は、演算装置１８０におい
て演算処理が行われ、その演算結果が演算結果レジスタ
２２に書き込まれている間に、演算結果データを必要と
しない命令（第３の命令）をいくつか実行することがで
きる。このような第３の命令を実行した後、ＣＰＵ１２
０’は演算結果レジスタ２２に格納された演算結果を読
み出すことにより、演算結果を得る。

【０１１５】本実施形態においても、外部メモリ１５０
からのデータ読み出しの場合と同様に、演算処理の終了
を応答信号１１３のアサートによってＣＰＵ１２０’に
通知することにより、演算処理が終了するまで演算結果
レジスタ２２からの読み出し処理を一時停止あるいは待
機させることができる。あるいは、演算処理に必要なマ
シンサイクル数を予め計算することにより、オペランド
データの書き込み命令と、演算結果データの読み出し命
令との間に必要な数の第３の命令やNOP命令を挿入する
ように命令のスケジューリングを行うことができる。

【０１１６】また本発明の実施の形態では、リードバッ
ファ・アドレスレジスタ８とリードバッファ・データレ
ジスタ９とから構成されるリードバッファ、あるいはオ
ペランドレジスタ２１及び演算結果レジスタ２２を１組
設けているが、このようなリードバッファや演算用バッ
ファを複数組設けてもよい。その場合、例えば、情報処
理装置２００や３００において、ＣＰＵ１２０は、読み
出すべき外部メモリ１５０のアドレスを、バス制御装置
１３０の動作とは独立に各組のリードバッファ・アドレ
スレジスタに順に設定する。バス制御装置１３０におい
ては、制御回路４（あるいは４１）は、各組のリードバ
ッファ・アドレスレジスタから順にアドレスを取り出
し、外部メモリ１５０にアクセスして読み出したデータ
を対応するリードバッファ・データレジスタに順に格納
する。また、情報処理装置４００におけるオペランドレ
ジスタ２１及び演算結果レジスタ２２は、外部メモリ１
５０の読み出しの場合と同様の読み出し命令や書き込み
命令（リード要求信号及びライト要求信号）によって動
作できる。従って、オペランドレジスタ２１への書き込
みが外部メモリ１５０の読み出しに対するものか、ある
いは演算処理に対するものかを区別する機構を設け、更
にオペランドレジスタ２１の内容をアドレス・インター
フェイス部６にも入力することにより、オペランドレジ
スタ２１及び演算結果レジスタ２２を外部メモリ１５０
に対する読み出し処理におけるリードバッファ・アドレ
スレジスタ及びリードバッファ・データレジスタとして
も用いることができる。

【０１１７】（実施の形態５）本実施形態においては、
上述の実施形態１〜４で説明した命令のスケジューリン
グを行う装置を説明する。

【０１１８】命令のスケジューリングは、例えば、高級
言語あるいはアセンブリ言語によって記述された複数の
命令を含むプログラムを機械語に翻訳する際にこれらの
命令の配列を行うことによって実現される。

【０１１９】図７は、本実施例によるスケジューリング
装置７０を模式的に示している。図７に示すように、ス
ケジューリング装置７０は、高級言語あるいはアセンブ
リ言語で記述されたプログラム７１を、機械語のプログ
ラム７２に翻訳し、翻訳と同時に以下に示すようにして
命令の配列を行う。

【０１２０】図８は、本実施例によるスケジューリング
装置７０の動作を説明するフローチャートである。図８
に示されるように、スケジューリング装置は、まず、各
命令によって実行される処理に要する処理時間を見積も
り、その処理が長い処理時間を要する処理（長時間処
理）かどうかを判定する（ステップ７０１）。ここで、
長時間処理とは、プログラムを実行する中央処理装置の
命令実行の単位時間（マシンサイクル）と比較して、比
較的長い処理時間を要する処理、例えば、少なくとも２
マシンサイクルを要する処理のことをいう。処理が長時
間処理ではないと判定された場合に、命令のスケジュー
リングは行わず、その処理は、そのまま機械語の命令に
翻訳される(ステップ７０５）。

【０１２１】処理が長時間処理であると判定された場
合、その長時間処理の後続命令の中に、長時間処理の処
理結果に依存せずに中央処理装置が実行可能な命令が存
在するか否かを検出する（ステップ７０２）。ステップ
７０２において適当な後続命令が見つからない場合、そ
の長時間処理は、そのまま機械語の命令に翻訳される
(ステップ７０５）。

【０１２２】適当な後続命令が存在する場合、長時間処
理は、長い処理に必要な第１のデータを設定する第１の
命令と、長い処理によって得られる第２のデータを取り
込む第２の命令とに分割される（ステップ７０３）。そ
して、ステップ７０２で見つかった後続の命令を、第１
の命令の後かつ第２の命令の前に、第３の命令として少
なくとも１つ挿入する（ステップ７０４）。

【０１２３】

【発明の効果】以上説明したように、本発明によれば、
外部メモリからのデータの読み出し処理や、演算処理な
どの長い処理時間を２つの命令に分けて実行し、２つの
命令の間に、長時間処理の結果を必要としない命令を少
なくとも１つ挿入することにより、長時間処理と中央処
理装置の命令処理との処理速度差を吸収することによっ
て命令実行の待機時間を減少させた情報装置を提供する
ことができる。更に、本発明によれば、上記の処理速度
差の吸収を、少ないハードウェアの追加で実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の１実施形態による情報処理装置を模式
的に示すブロック図である。

【図２】本発明の１実施形態による情報処理装置を、外
部メモリからのデータ読み出しに適用した場合の１つの
構成例を模式的に示すブロック図である。

【図３】（ａ）及び（ｂ）は、図２に示す情報処理装置
が１つの例示プログラムを実行する場合の動作タイミン
グを示す図である。

【図４】（ａ）及び（ｂ）は、図２に示す情報処理装置
がもう１つの例示プログラムを実行する場合の動作タイ
ミングを示す図である。

【図５】本発明の１実施形態による情報処理装置を、外
部メモリからのデータ読み出しに適用した場合のもう１
つの構成例を模式的に示すブロック図である。

【図６】本発明の１実施形態による情報処理装置を、演
算処理に適用した場合の１つの構成例を模式的に示すブ
ロック図である。

【図７】本発明によるスケジューリング装置を模式的に
示す図である。

【図８】本発明によるスケジューリング装置の動作を示
すフローチャートである。

【図９】従来の情報処理装置の構成を模式的に示すブロ
ック図である。

【図１０】（ａ）及び（ｂ）は、図９に示す従来の情報
処理装置の動作タイミングを示す図である。

【符号の説明】

１０ ＲＯＭ ２０ 中央処理装置（ＣＰＵ） ３０ 制御回路 ３１ 第１のデータ ３２ 第２のデータ ４０ 第１のレジスタ ５０ 第２のレジスタ ６０ 処理要素 １００ 情報処理装置

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−131181（ＪＰ，Ａ) 特開 平５−298091（ＪＰ，Ａ) 特開 平１−116731（ＪＰ，Ａ) 特開 平６−19708（ＪＰ，Ａ) 特開 平７−191945（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38 G06F 9/45

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 複数の命令を格納する命令格納手段と、
   前記命令格納手段から命令を取り出して実行する中央処
   理装置とを有する情報処理装置であって、前記 中央処理装置は、所定の処理を実現する単一の命令
   を実行する能力と、前記所定の処理を分割することによ
   って得られる第１の命令と第２の命令とを分離して実行
   する能力とを併せ持っており、 前記第１の命令は第１のデータを設定する命令であり、
   前記第２の命令は前記第１のデータに基づいて処理動作
   を行うことによって得られる結果を表す第２のデータを
   取り込む命令であり、 前記第１の命令と前記第２の命令とを分離して実行する
   場合には、前記中央処理装置は、前記 第１の命令の実行
   後かつ前記第２の命令の実行前に、前記第２のデータを
   必要としない少なくとも１つの第３の命令を実行する、
   情報処理装置。
2. 【請求項２】 記憶装置を更に備えており、 前記処理動作は、前記記憶装置に記憶された情報の読み
   出し動作であり、 前記第１のデータは、読み出すべき情報の前記記憶装置
   におけるアドレスであり、 前記第１の命令によって、前記アドレスが所定の記憶領
   域に設定される、 請求項１に記載の情報処理装置。
3. 【請求項３】 前記第１の命令は、前記記憶領域に設定
   された前記アドレスに基づく前記読み出し動作の開始を
   指示する命令を含む、 請求項２に記載の情報処理装置。
4. 【請求項４】 前記処理動作は演算処理動作であり、 前記第１のデータは、前記演算処理動作のオペランドデ
   ータであり、 前記第１の命令は、前記オペランドデータを所定の記憶
   領域に設定する命令である、 請求項１に記載の情報処理装置。
5. 【請求項５】 前記第１の命令は、前記オペランドデー
   タに基づく前記演算処理動作の開始を指示する命令を含
   む、 請求項４に記載の情報処理装置。
6. 【請求項６】 データを保持する第１及び第２のレジス
   タと、前記第１及び第２のレジスタを制御する制御回路
   と、を更に備えており、前記 制御回路は、前記第１の命令に基づいて前記第１の
   データを前記第１のレジスタに書き込み、書き込まれた
   前記第１のデータに基づいて前記処理動作を行い、前記
   処理動作によって得られた前記第２のデータを前記第２
   のレジスタに書き込み、更に、前記第２の命令に基づい
   て、前記第２のレジスタに保持された前記第２のデータ
   を前記中央処理装置に転送する、 請求項１に記載の情報処理装置。
7. 【請求項７】 記憶装置を更に備えており、 前記制御回路は、更に前記記憶装置のアクセスを制御
   し、 前記処理動作は、前記記憶装置に記憶された情報の読み
   出し動作であり、 前記第１のデータは、読み出すべき情報の前記記憶装置
   におけるアドレスであり、 前記第２のデータは、前記記憶装置から読み出された情
   報である、 請求項６に記載の情報処理装置。
8. 【請求項８】 前記第１の命令は、前記第１のレジスタ
   に設定された前記アドレスに基づく前記読み出し動作の
   開始を指示する命令を含む、 請求項７に記載の情報処理装置。
9. 【請求項９】 前記中央処理装置は、前記命令格納手段
   から前記第１の命令を取り出して、前記記憶装置におけ
   る前記読み出すべき情報の読み出しアドレスを出力し、
   前記読み出しアドレスの出力後、前記記憶装置から読み
   出される情報を必要としない第３の命令を少なくとも１
   つ実行し、前記第３の命令の実行後、前記第２の命令を
   前記命令格納手段から取り出して実行し、 前記第１のレジスタは、前記制御回路の制御により、前
   記中央処理装置から出力される前記読み出しアドレスを
   受け取って保持し、前記 記憶装置は、前記第３の命令が実行されている間
   に、前記制御回路の制御により、前記第１のレジスタに
   保持された前記読み出しアドレスを受け取り、受け取っ
   た前記読み出しアドレスに基づいて情報を出力し、 前記第２のレジスタは、前記制御回路の制御により、前
   記記憶装置から出力される前記情報を受け取って保持
   し、前記 制御回路は、前記中央処理装置による前記第２の命
   令の実行によって、前記第２のレジスタに保持された前
   記情報を前記中央処理装置に転送する、 請求項７に記載の情報処理装置。
10. 【請求項１０】 前記中央処理装置から出力されるアド
    レスの少なくとも一部をデコードするアドレスデコーダ
    を更に備えており、 前記第１のレジスタには第１のアドレス領域が割り当て
    られ、前記第２のレジスタには第２のアドレス領域が割
    り当てられており、 前記第１の命令は前記第１のアドレス領域に前記読み出
    しアドレスを書き込むライト命令であり、前記第２の命
    令は前記第２のアドレス領域に保持された情報を読み出
    すリード命令であり、前記 中央処理装置は、前記第１の命令に従って前記読み
    出しアドレスを書き込むべきアドレスを出力し、前記第
    ２の命令に従って読み出すべき情報が保持されたアドレ
    スを出力し、 前記制御回路は、前記 第１の命令の実行において、前記アドレスデコーダ
    によってデコードされたアドレスが前記第１のアドレス
    領域のアドレスに等しいことにより、前記第１のレジス
    タへの書き込み動作を認識し、前記 第２の命令の実行において、前記アドレスデコーダ
    によってデコードされたアドレスが前記第２のアドレス
    領域のアドレスに等しいことにより、前記第２のレジス
    タからの読み出し動作を認識する、 請求項９に記載の情報処理装置。
11. 【請求項１１】 前記処理動作は演算処理動作であり、 前記第１のデータは、前記演算処理動作のオペランドデ
    ータであり、 前記第２のデータは、前記オペランドデータに前記演算
    処理を施した演算結果データである、 請求項６に記載の情報処理装置。
12. 【請求項１２】 前記第１の命令は、前記オペランドデ
    ータに基づく前記演算処理動作の開始を指示する命令を
    含む、 請求項１１に記載の情報処理装置。
13. 【請求項１３】 前記制御回路は、 前記第２のレジスタへの前記第２のデータの書き込み動
    作が終了する前に、前記第２の命令の実行を検知した場
    合、前記中央処理装置に対して前記第２の命令の実行の
    一時停止を要求し、前記 書き込み動作が終了した時点で前記一時停止を解除
    して、前記第２のレジスタに書き込まれた前記第２のデ
    ータを前記中央処理装置に転送する、 請求項６に記載の情報処理装置。
14. 【請求項１４】 前記中央処理装置は、前記第２の命令
    を実行する前に、前記処理動作の特性により定められる
    所定数の前記第３の命令を実行し、そのことにより、前
    記第２のデータの前記第２のレジスタへの書き込み動作
    が終了する前に前記第２の命令が実行されることを回避
    する、 請求項６に記載の情報処理装置。
15. 【請求項１５】 状態レジスタを更に備えており、 前記制御回路は、前記第１のデータを前記第１のレジス
    タに書き込むときに前記状態レジスタを第１の状態に設
    定し、前記第２のデータを前記第２のレジスタに書き込
    むときに前記状態レジスタを第２の状態に設定し、 前記中央処理装置は、前記第２の命令を実行する前に、
    前記状態レジスタが前記第２の状態であることを確認す
    る命令を実行する、 請求項６に記載の情報処理装置。
16. 【請求項１６】 前記制御回路は、 前記記憶装置から出力された情報の前記第２のレジスタ
    への書き込動作みが終了する前に前記第２の命令の実行
    を検知した場合に、前記中央処理装置に対して特定の処
    理プログラムへの分岐を要求する、 請求項６に記載の情報処理装置。
17. 【請求項１７】 前記特定の処理プログラムは割込み処
    理プログラムであり、前記割込み処理プログラムにおい
    て前記第２の命令が再び実行される、 請求項１６に記載の情報処理装置。
18. 【請求項１８】 高級言語あるいはアセンブリ言語によ
    って記述された複数の命令を含むプログラムを機械語に
    翻訳する際に前記命令の配列を行うスケジューリング装
    置であって、前記スケジューリング 装置は、前記プログラムに含まれる各命令によって実行される所
    定の処理を、前記所定の処理を実行する単一の命令に翻
    訳すべきか、前記所定の処理を分割することによって得
    られる第１の命令および第２の命令に翻訳すべきかを判
    定する判定手段であって、前記第１の命令は第１のデー
    タを設定する命令であり、前記第２の命令は前記第１の
    データに基づいて処理動作を行うことによって得られる
    結果を表す第２のデータを取り込む命令である、判定手
    段と、 前記判定手段において前記所定の処理を前記第１の命令
    および前記第２の命令に翻訳すべきであると判定された
    場合には、前記所定の処理を前記第１の命令および前記
    第２の命令に翻訳し、前記第１の命令と前記第２の命令
    との間に、前記第２のデータを必要としない少なくとも
    １つの第３の命令を挿入する挿入手段と、 を備えた、 スケジューリング装置。
19. 【請求項１９】 複数の命令を格納する命令格納部と前
    記命令格納部から命令を取り出して実行する中央処理装
    置とを用いる情報処理方法であって、前記中央処理装置は、所定の処理を実現する単一の命令
    を実行する能力と、前記所定の処理を分割することによ
    って得られる第１の命令と第２の命令とを分離して実行
    する能力とを併せ持っており、 前記第１の命令は第１のデータを設定する命令であり、
    前記第２の命令は前記第１のデータに基づいて処理動作
    を行うことによって得られる結果を表す第２のデータを
    取り込む命令であり、 前記情報処理方法は、 前記 第１の命令を実行するステップと、前記第２の命令を実行する ステップと、前記第１の命令の実行後かつ前記第２の命令の実行前
    に、前記第２のデータを必要としない少なくとも１つの
    第３の命令を実行する ステップと、 を含む、情報処理方法。
20. 【請求項２０】 複数の命令を格納する命令格納部と、
    前記命令格納部から命令を取り出して実行する中央処理
    装置と、データを保持する第１及び第２のレジスタとを
    用いる情報処理方法であって、前記中央処理装置は、所定の処理を実現する単一の命令
    を実行する能力と、前記所定の処理を分割することによ
    って得られる第１の命令と第２の命令とを分離して実行
    する能力とを併せ持っており、 前記第１の命令は第１のデータを設定する命令であり、
    前記第２の命令は前記第１のデータに基づいて処理動作
    を行うことによって得られる結果を表す第２のデータを
    取り込む命令であり、 前記情報処理方法は、 前記 第１の命令を実行するステップと、前記 第１の命令に基づいて前記第１のデータを前記第１
    のレジスタに書き込むステップと、前記第２の命令を実行する ステップと、前記第１の命令の実行後かつ前記第２の命令の実行前
    に、前記第２のデータを必要としない少なくとも１つの
    第３の命令を実行する ステップと、前記少なくとも１つの 第３の命令が実行されている間
    に、前記第１のレジスタに書き込まれた前記第１のデー
    タに基づいて前記処理動作を行い、前記処理動作によっ
    て得られた前記第２のデータを前記第２のレジスタに書
    き込むステップと、前記 第２の命令に基づいて、前記第２のレジスタに保持
    された前記第２のデータを前記中央処理装置に転送する
    ステップと、 を含む、情報処理方法。
21. 【請求項２１】 前記第２のレジスタへの前記第２のデ
    ータの書き込みが終了する前に前記第２の命令が取り出
    された場合、前記中央処理装置に対して前記第２の命令
    の実行の一時停止を要求するステップと、前記 書き込みが終了した時点で前記一時停止を解除し
    て、前記第２のレジスタに書き込まれた前記第２のデー
    タを前記中央処理装置に転送するステップと、 を更に含む、請求項２０に記載の情報処理方法。
22. 【請求項２２】 前記第３の命令を少なくとも１つ実行
    するステップにおいて、前記第３の命令は、前記処理動
    作の特性により定められる所定数個実行され、そのこと
    により、前記第２のデータの前記第２のレジスタへの書
    き込みが終了する前に前記第２の命令が実行されること
    が回避される、 請求項２０に記載の情報処理方法。