JP2885548B2 - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は命令コード及びメモリオ
ペランドの先取りを行なうマイクロプロセッサに関し、
特にパイプライン制御に関する。
ペランドの先取りを行なうマイクロプロセッサに関し、
特にパイプライン制御に関する。
【０００２】
【従来の技術】最近のマイクロプロセッサでは、計算機
としての一連の動作を、命令フェッチ、命令デコード、
アドレス計算、オペランドリード、命令実行という処理
に分割し、それらを同時に実行することにより、高速化
を実現している。このような、高速化手法は、属にパイ
プライン方式と呼ばれており、前記のそれぞれの処理は
１パイプラインステージとして処理される。パイプライ
ン手法は、各ステージが正常に動作している場合には、
高速化に非常に効果があるが、割込みや例外事象によ
り、パイプラインを停止する場合には、非常に複雑な制
御回路と、それによる性能低下を招く欠点を有してい
る。
としての一連の動作を、命令フェッチ、命令デコード、
アドレス計算、オペランドリード、命令実行という処理
に分割し、それらを同時に実行することにより、高速化
を実現している。このような、高速化手法は、属にパイ
プライン方式と呼ばれており、前記のそれぞれの処理は
１パイプラインステージとして処理される。パイプライ
ン手法は、各ステージが正常に動作している場合には、
高速化に非常に効果があるが、割込みや例外事象によ
り、パイプラインを停止する場合には、非常に複雑な制
御回路と、それによる性能低下を招く欠点を有してい
る。
【０００３】図１２乃至図１８を使用して、従来のパイ
プライン制御方式について説明する。
プライン制御方式について説明する。
【０００４】図１２は、パイプライン制御方式のマイク
ロプロセッサの機能ブロック図である。また、以下に説
明する動作のタイミングチャートを図１８に示す。
ロプロセッサの機能ブロック図である。また、以下に説
明する動作のタイミングチャートを図１８に示す。
【０００５】ＢＣＵ１２０１は、外部メモリに対してバ
スサイクルを起動するユニット、ＩＤＵ１２０２はＢＣ
Ｕから転送される命令コードをデコードするユニット、
ＥＡＧ１２０３はＩＤＵからのアドレス生成情報を基に
メモリオペランドのアドレスを生成するユニット、ＥＸ
Ｕ１２０４はＩＤＵからの命令実行情報により命令を実
行するユニットである。以降、１２０１，１２０２，１
２０３，１２０４をそれぞれＢＣＵ，ＩＤＵ，ＥＡＧ，
ＥＸＵと呼ぶ。
スサイクルを起動するユニット、ＩＤＵ１２０２はＢＣ
Ｕから転送される命令コードをデコードするユニット、
ＥＡＧ１２０３はＩＤＵからのアドレス生成情報を基に
メモリオペランドのアドレスを生成するユニット、ＥＸ
Ｕ１２０４はＩＤＵからの命令実行情報により命令を実
行するユニットである。以降、１２０１，１２０２，１
２０３，１２０４をそれぞれＢＣＵ，ＩＤＵ，ＥＡＧ，
ＥＸＵと呼ぶ。
【０００６】次に、命令を実行した場合の基本的な動作
を説明する。
を説明する。
【０００７】ＢＣＵは、バスサイクルを起動しメモリへ
アクセスする。その場合にメモリへのアドレスはアドレ
スバス、Ａ１２１２に出力し、データはデータバス、Ｄ
１２１１を介して入出力する。また、ＢＣＵは外部装置
との入出力インタフェースの位置付けから、次の様な入
力端子を持つ。マイクロプロセッサ自身のリセット要求
であるＲＥＳＥＴ１２１３、バスサイクルにウエイトを
かけアクセスを延期させる要求信号であるＲＥＡＤＹ１
２１４、マイクロプロセッサ以外のバスマスタ（例えば
ＤＭＡコントローラ）がメモリをアクセスするため、マ
イクロプロセッサの出力端子（Ａ１２１２，Ｄ１２１
１）をハイインピーダンスにすることを要求するＨＯＬ
Ｄ１２１５等。
アクセスする。その場合にメモリへのアドレスはアドレ
スバス、Ａ１２１２に出力し、データはデータバス、Ｄ
１２１１を介して入出力する。また、ＢＣＵは外部装置
との入出力インタフェースの位置付けから、次の様な入
力端子を持つ。マイクロプロセッサ自身のリセット要求
であるＲＥＳＥＴ１２１３、バスサイクルにウエイトを
かけアクセスを延期させる要求信号であるＲＥＡＤＹ１
２１４、マイクロプロセッサ以外のバスマスタ（例えば
ＤＭＡコントローラ）がメモリをアクセスするため、マ
イクロプロセッサの出力端子（Ａ１２１２，Ｄ１２１
１）をハイインピーダンスにすることを要求するＨＯＬ
Ｄ１２１５等。
【０００８】ＢＣＵは、リセット要求が入力されると、
特定番地をアドレスバスに出力し、命令コードをフェッ
チし、内部データバス１２０５を介してＩＤＵ１２０２
へ命令コードを転送する。その場合の命令コードの転送
タイミングはＰＦＳＴＢ１２０６により指定する。ＩＤ
Ｕは、命令コードを解読し、ＥＸＵに対しては命令実行
情報１２０８を、ＥＡＧに対してはアドレス生成情報を
転送する。
特定番地をアドレスバスに出力し、命令コードをフェッ
チし、内部データバス１２０５を介してＩＤＵ１２０２
へ命令コードを転送する。その場合の命令コードの転送
タイミングはＰＦＳＴＢ１２０６により指定する。ＩＤ
Ｕは、命令コードを解読し、ＥＸＵに対しては命令実行
情報１２０８を、ＥＡＧに対してはアドレス生成情報を
転送する。
【０００９】ＥＡＧはＩＤＵから指定されたアドレス生
成情報によりメモリオペランドのアドレスを生成し、そ
のアドレスを内部アドレスバス１２１７を介してＢＣＵ
に転送する。その場合、ＥＡＧは、内部アドレスバス１
２１７にアドレスを出力したことを、ＡＳＴＢ１２０７
によって通知する。
成情報によりメモリオペランドのアドレスを生成し、そ
のアドレスを内部アドレスバス１２１７を介してＢＣＵ
に転送する。その場合、ＥＡＧは、内部アドレスバス１
２１７にアドレスを出力したことを、ＡＳＴＢ１２０７
によって通知する。
【００１０】ＢＣＵは、ＥＡＧからアドレスを受取る
と、それをメモリアクセス要求として保持し、外部メモ
リに対してバスサイクルを起動する。そのバスサイクル
で読み込んだメモリオペランドは、ＢＣＵ内部のオペラ
ンドレジスタに保持する。その場合、ＢＣＵは、メモリ
オペランドを保持していることを、ＯＰＲＦＵＬ１２２
１によってＥＸＵに通知する。オペランドレジスタの内
容は、ＥＸＵがＯＰＲＲＤ１２１９をアサートするまで
保持されており、アサートすることによって内部データ
バス１２０５に出力される。
と、それをメモリアクセス要求として保持し、外部メモ
リに対してバスサイクルを起動する。そのバスサイクル
で読み込んだメモリオペランドは、ＢＣＵ内部のオペラ
ンドレジスタに保持する。その場合、ＢＣＵは、メモリ
オペランドを保持していることを、ＯＰＲＦＵＬ１２２
１によってＥＸＵに通知する。オペランドレジスタの内
容は、ＥＸＵがＯＰＲＲＤ１２１９をアサートするまで
保持されており、アサートすることによって内部データ
バス１２０５に出力される。
【００１１】ＥＸＵは、ＩＤＵからＩＤＵＲＤＹ１２０
９により、命令デコードが終了したことを通知される
と、命令実行情報１２０８により、その命令に必要な演
算等の処理を行なう。仮に、命令実行情報１２０８がメ
モリオペランドの読み出し処理を必要とする場合には、
ＯＰＲＲＤを出力し、内部データバスの情報をオペラン
ドとして演算を行なう。
９により、命令デコードが終了したことを通知される
と、命令実行情報１２０８により、その命令に必要な演
算等の処理を行なう。仮に、命令実行情報１２０８がメ
モリオペランドの読み出し処理を必要とする場合には、
ＯＰＲＲＤを出力し、内部データバスの情報をオペラン
ドとして演算を行なう。
【００１２】図１８のタイミングチャートが示すよう
に、ＢＣＵ，ＩＤＵ，ＥＡＧ，ＥＸＵは命令を逐次的に
処理しながらも、全体としては同時に複数命令の処理を
行なっている。但し、常にこのような処理をしているわ
けではなく、次のような場合には、パイプラインを停止
させ初期化する必要がある。例えば、仮想記憶管理テー
ブルのような現在の動作環境を変更するような命令を実
行した場合や、命令を実行した結果発生するゼロ除算な
どの例外発生の場合、又は外部装置からの割込みの発生
等である。
に、ＢＣＵ，ＩＤＵ，ＥＡＧ，ＥＸＵは命令を逐次的に
処理しながらも、全体としては同時に複数命令の処理を
行なっている。但し、常にこのような処理をしているわ
けではなく、次のような場合には、パイプラインを停止
させ初期化する必要がある。例えば、仮想記憶管理テー
ブルのような現在の動作環境を変更するような命令を実
行した場合や、命令を実行した結果発生するゼロ除算な
どの例外発生の場合、又は外部装置からの割込みの発生
等である。
【００１３】このような場合、ＥＸＵは、ＩＤＵ，ＥＡ
Ｇに対してはＩＮＩＴＩ１２１０により、それ以降の処
理を停止させると同時にそれ以前に処理したデータを初
期化させ、ＢＣＵに対してはＢＣＵＩ１２１８によって
それ以前にリードしたメモリオペランドを初期化させ
る。但し、ＢＣＵの初期化に関しては、ＢＣＵがバスサ
イクル起動中の場合には、ＥＸＵはバスサイクルが終了
し停止するまで待ったのち、ＢＣＵＩ１２１８をアサー
トする。これは、バスサイクルにウエイトが入った場合
等、ＥＸＵの初期化指示より後でバスサイクルが終了す
る場合にデータが初期化しきれないような現象が発生す
ることを防ぐ目的で行なわれる。ＥＸＵはバスサイクル
の状態をＢＣＵが出力するＢＣＵＩＯＫ１２２０によっ
て認識する。
Ｇに対してはＩＮＩＴＩ１２１０により、それ以降の処
理を停止させると同時にそれ以前に処理したデータを初
期化させ、ＢＣＵに対してはＢＣＵＩ１２１８によって
それ以前にリードしたメモリオペランドを初期化させ
る。但し、ＢＣＵの初期化に関しては、ＢＣＵがバスサ
イクル起動中の場合には、ＥＸＵはバスサイクルが終了
し停止するまで待ったのち、ＢＣＵＩ１２１８をアサー
トする。これは、バスサイクルにウエイトが入った場合
等、ＥＸＵの初期化指示より後でバスサイクルが終了す
る場合にデータが初期化しきれないような現象が発生す
ることを防ぐ目的で行なわれる。ＥＸＵはバスサイクル
の状態をＢＣＵが出力するＢＣＵＩＯＫ１２２０によっ
て認識する。
【００１４】以上で、マイクロプロセッサ全体の基本的
動作について説明したが、更にＢＣＵ１２１０の内部の
詳細を図１３，図１４，図１５を使用して説明する。
動作について説明したが、更にＢＣＵ１２１０の内部の
詳細を図１３，図１４，図１５を使用して説明する。
【００１５】図１３は、ＢＣＵの内部ブロック図であ
る。ＡＲ０（１３０５），ＡＲ１（１３０４）はＥＡＧ
から転送されるオペランドアドレスを格納するアドレス
レジスタである。この２本のレジスタは２段のＦＩＦＯ
として使用し、その内容はバスサイクル開始時点で、ア
ドレスバッファ２０７に転送されることによって外部ア
ドレスバスに出力される。ＯＰＲ０（１３０６），ＯＰ
Ｒ１（１３０３）か前述した通りメモリオペランドを格
納するレジスタであり、２段のＦＩＦＯとして使用す
る。メモリから外部データバスを介してリードしたデー
タは、データバッファ２０８にラッチされた後、上記オ
ペランドレジスタに入力される。
る。ＡＲ０（１３０５），ＡＲ１（１３０４）はＥＡＧ
から転送されるオペランドアドレスを格納するアドレス
レジスタである。この２本のレジスタは２段のＦＩＦＯ
として使用し、その内容はバスサイクル開始時点で、ア
ドレスバッファ２０７に転送されることによって外部ア
ドレスバスに出力される。ＯＰＲ０（１３０６），ＯＰ
Ｒ１（１３０３）か前述した通りメモリオペランドを格
納するレジスタであり、２段のＦＩＦＯとして使用す
る。メモリから外部データバスを介してリードしたデー
タは、データバッファ２０８にラッチされた後、上記オ
ペランドレジスタに入力される。
【００１６】図１４は 、図１３の内部レジスタ類（Ａ
Ｒ０，ＡＲ１，ＯＰＲ０，ＯＰＲ１）を制御するレジス
タ制御回路１３０１の内部回路図である。この回路図で
は、主に、各レジスタへの書込み信号（ＡＷＲ０（１４
０９），ＡＷＲ１（１４１０），ＤＷＲ０（１４１
３），ＤＷＲ１（１４１４））、読み出し信号（ＡＲＤ
０（１４１１），ＡＲＤ１（１４１２），ＤＲＤ０（１
４１５），ＤＲＤ１（１４１６））を生成する。更に、
レジスタの内容が有効であることを示すフラグ（以降バ
リッドビットと呼ぶ）を、各レジスタに１ビットずつ生
成する。１４０１，１４０２はそれぞれアドレスレジス
タＡＲ０，ＡＲ１のバリッドビットである。アドレスレ
ジスタの内容は、ＡＳＴＢ１２０７によりアドレスが転
送されてから、バスサイクルが開始されるＴ１（１４０
７）までを有効とする。また、１４０４，１４０５はそ
れぞれオペランドレジスタＯＰＲ０，ＯＰＲ１のバリッ
ドビットである。オペランドレジスタの内容は、バスサ
イクルの終了状態Ｔ２（１４０８）から、内部データバ
スへの読み出しタイミング信号（ＯＰＲＲＤ１２１９）
がアサートされるまでを有効とする。
Ｒ０，ＡＲ１，ＯＰＲ０，ＯＰＲ１）を制御するレジス
タ制御回路１３０１の内部回路図である。この回路図で
は、主に、各レジスタへの書込み信号（ＡＷＲ０（１４
０９），ＡＷＲ１（１４１０），ＤＷＲ０（１４１
３），ＤＷＲ１（１４１４））、読み出し信号（ＡＲＤ
０（１４１１），ＡＲＤ１（１４１２），ＤＲＤ０（１
４１５），ＤＲＤ１（１４１６））を生成する。更に、
レジスタの内容が有効であることを示すフラグ（以降バ
リッドビットと呼ぶ）を、各レジスタに１ビットずつ生
成する。１４０１，１４０２はそれぞれアドレスレジス
タＡＲ０，ＡＲ１のバリッドビットである。アドレスレ
ジスタの内容は、ＡＳＴＢ１２０７によりアドレスが転
送されてから、バスサイクルが開始されるＴ１（１４０
７）までを有効とする。また、１４０４，１４０５はそ
れぞれオペランドレジスタＯＰＲ０，ＯＰＲ１のバリッ
ドビットである。オペランドレジスタの内容は、バスサ
イクルの終了状態Ｔ２（１４０８）から、内部データバ
スへの読み出しタイミング信号（ＯＰＲＲＤ１２１９）
がアサートされるまでを有効とする。
【００１７】アドレスレジスタの２つのバリッドビット
のいずれかかセットしている場合を、アクセス要求があ
る状態とし、それをＡＣＣＲＱ１３１０で示す。
のいずれかかセットしている場合を、アクセス要求があ
る状態とし、それをＡＣＣＲＱ１３１０で示す。
【００１８】データレジスタの２つのバリッドビットの
いずれかかセットしている場合を、メモリオペランドの
準備が完了している状態とし、それをＯＰＦＵＬ１２２
０で示す。
いずれかかセットしている場合を、メモリオペランドの
準備が完了している状態とし、それをＯＰＦＵＬ１２２
０で示す。
【００１９】図１５は、図１３のアドレスバッファ、デ
ータバッファ、外部アドレスバス（Ａ）、外部データバ
ス（Ｄ）を制御するバスタイミング制御回路１３０２の
内部回路図である。この回路図では、主にバスサイクル
の各状態（ＴＩ（１５０１），ＴＨ（１５０２），Ｔ１
（１４０７），Ｔ２（１４０８））を生成する。これら
の状態遷移図を図１６に、状態遷移表を図１７に示す。
ータバッファ、外部アドレスバス（Ａ）、外部データバ
ス（Ｄ）を制御するバスタイミング制御回路１３０２の
内部回路図である。この回路図では、主にバスサイクル
の各状態（ＴＩ（１５０１），ＴＨ（１５０２），Ｔ１
（１４０７），Ｔ２（１４０８））を生成する。これら
の状態遷移図を図１６に、状態遷移表を図１７に示す。
【００２０】ＴＩ（１５０１）は、メモリアクセス要求
（ＡＣＣＲＱ）がなくバスサイクルを起動していない状
態を示しアイドル状態と呼ぶ。この状態でバスホールド
要求がある場合には、ＴＨ状態へ遷移する。Ｔ１（１４
０７）は、バスサイクルを起動した場合の第１の状態で
ある。Ｔ１状態へはＴ２状態又はＴＩの状態から遷移す
る。Ｔ２（１５０４）は、Ｔ１の次の状態であり、かつ
バスサイクルの最後の状態である。この状態は、入力端
子ＲＥＡＤＹにより繰返すことができ、その場合にはウ
エイト状態と呼ぶ。ＴＨ（１５０２）は入力端子ＨＯＬ
Ｄにより、ＴＩ又はＴ２状態から遷移し、アドレスバ
ス、データバスをハイインピーダンスにする状態であ
る。外部バスマスタ（ＤＭＡコントローラ等）の転送が
終了するまでは、この状態を継続する。これらの状態
は、同時に複数存在することはない。ＢＣＵＩＯＫ１２
２０は、このＴＩ状態をバスサイクル停止状態として使
用されていた。
（ＡＣＣＲＱ）がなくバスサイクルを起動していない状
態を示しアイドル状態と呼ぶ。この状態でバスホールド
要求がある場合には、ＴＨ状態へ遷移する。Ｔ１（１４
０７）は、バスサイクルを起動した場合の第１の状態で
ある。Ｔ１状態へはＴ２状態又はＴＩの状態から遷移す
る。Ｔ２（１５０４）は、Ｔ１の次の状態であり、かつ
バスサイクルの最後の状態である。この状態は、入力端
子ＲＥＡＤＹにより繰返すことができ、その場合にはウ
エイト状態と呼ぶ。ＴＨ（１５０２）は入力端子ＨＯＬ
Ｄにより、ＴＩ又はＴ２状態から遷移し、アドレスバ
ス、データバスをハイインピーダンスにする状態であ
る。外部バスマスタ（ＤＭＡコントローラ等）の転送が
終了するまでは、この状態を継続する。これらの状態
は、同時に複数存在することはない。ＢＣＵＩＯＫ１２
２０は、このＴＩ状態をバスサイクル停止状態として使
用されていた。
【００２１】
【発明が解決しようとする課題】以上説明したように、
従来のパイプライン制御方式では、パイプラインを停止
させ初期化する場合には、バスサイクルの停止状態を確
認したのち初期化する必要があり、その場合のバスサイ
クルの停止状態（ＢＣＵＩＯＫ）とは前述したＴＩの状
態であった。このため、図１９に示すようにパイプライ
ンを停止させるような事象（前述した例外や割込み等）
が発生した時点で、外部からバスホールド要求（ＨＯＬ
Ｄ入力）があった場合には、バスサイクルが停止してい
るとは認識できずマイクロプロセッサ内部での処理は停
止してしまっており、著しい性能低下を招いていた。バ
スホールド要求は通常ＤＭＡ（ダイレクトメモリアクセ
ス）コントローラが発行するものであり、１回のバスホ
ールド要求は通常、数１０クロックから数１００クロッ
クの間入力されるため、それだけ大きな性能低下が発生
することになる。
従来のパイプライン制御方式では、パイプラインを停止
させ初期化する場合には、バスサイクルの停止状態を確
認したのち初期化する必要があり、その場合のバスサイ
クルの停止状態（ＢＣＵＩＯＫ）とは前述したＴＩの状
態であった。このため、図１９に示すようにパイプライ
ンを停止させるような事象（前述した例外や割込み等）
が発生した時点で、外部からバスホールド要求（ＨＯＬ
Ｄ入力）があった場合には、バスサイクルが停止してい
るとは認識できずマイクロプロセッサ内部での処理は停
止してしまっており、著しい性能低下を招いていた。バ
スホールド要求は通常ＤＭＡ（ダイレクトメモリアクセ
ス）コントローラが発行するものであり、１回のバスホ
ールド要求は通常、数１０クロックから数１００クロッ
クの間入力されるため、それだけ大きな性能低下が発生
することになる。
【００２２】また、前述のバスサイクル停止状態にＴＨ
の状態を含めることを行った場合には、バスホールド要
求は外部から非同期に入力されるために、ＴＨの状態で
バスサイクルが停止と確認したと同時にバスホールドが
解除されアクセスが起動してしまう可能性があり、完全
なオペランドレジスタの初期化ができないという不具合
が発生してしまう。
の状態を含めることを行った場合には、バスホールド要
求は外部から非同期に入力されるために、ＴＨの状態で
バスサイクルが停止と確認したと同時にバスホールドが
解除されアクセスが起動してしまう可能性があり、完全
なオペランドレジスタの初期化ができないという不具合
が発生してしまう。
【００２３】
【課題を解決するための手段】本発明は、命令コード及
びメモリオペランドの先取りを行なうマイクロプロセッ
サにおいて、前記命令コード及びメモリオペランドの先
取りを行なうために、メモリに対してバスサイクルを起
動する第１の手段と、前記メモリオペランドを命令の実
行まで保持しておく第２の手段と、前記命令コードの解
読を行なう命令デコード部と、命令デコード部の解読し
た命令実行情報により命令を実行する命令実行部とを有
し、前記命令実行部は、前記命令デコード部を停止し初
期化する信号と、前記第２の手段が保持するメモリオペ
ランドを無効化する信号を有し、前記第１の手段は、バ
スサイクルとして、メモリに対してアドレスバスを駆動
しメモリアクセス中を示すバスサイクル起動状態と、メ
モリアクセス要求がないために停止していることを示す
アイドル状態と、外部装置からの要求により前記アドレ
スバスを開放状態にしアクセスを停止していることを示
すバスホールド状態とを有し、前記命令実行部に対し
て、アイドル状態又はバスホールド状態で、かつメモリ
アクセス要求がない状態を通知するバスサイクル停止確
認信号を有し、前記命令実行部が、先取りした命令の実
行を無効化する場合に、前記命令デコーダを停止させた
後、前記第１の手段が起動するバスサイクルの停止を前
記バスサイクル停止確認信号により確認した後、前記第
２の手段が保持する先取りしたメモリオペランドを無効
化することを特徴とする。
びメモリオペランドの先取りを行なうマイクロプロセッ
サにおいて、前記命令コード及びメモリオペランドの先
取りを行なうために、メモリに対してバスサイクルを起
動する第１の手段と、前記メモリオペランドを命令の実
行まで保持しておく第２の手段と、前記命令コードの解
読を行なう命令デコード部と、命令デコード部の解読し
た命令実行情報により命令を実行する命令実行部とを有
し、前記命令実行部は、前記命令デコード部を停止し初
期化する信号と、前記第２の手段が保持するメモリオペ
ランドを無効化する信号を有し、前記第１の手段は、バ
スサイクルとして、メモリに対してアドレスバスを駆動
しメモリアクセス中を示すバスサイクル起動状態と、メ
モリアクセス要求がないために停止していることを示す
アイドル状態と、外部装置からの要求により前記アドレ
スバスを開放状態にしアクセスを停止していることを示
すバスホールド状態とを有し、前記命令実行部に対し
て、アイドル状態又はバスホールド状態で、かつメモリ
アクセス要求がない状態を通知するバスサイクル停止確
認信号を有し、前記命令実行部が、先取りした命令の実
行を無効化する場合に、前記命令デコーダを停止させた
後、前記第１の手段が起動するバスサイクルの停止を前
記バスサイクル停止確認信号により確認した後、前記第
２の手段が保持する先取りしたメモリオペランドを無効
化することを特徴とする。
【００２４】
【実施例】以下、図面により詳述する。
【００２５】図１乃至図６を使用して、本発明の一実施
例について説明する。
例について説明する。
【００２６】図１は、本発明のパイプライン制御方式の
マイクロプロセッサの全体機能ブロック図、図２は図１
のＢＣＵＩ１１８の内部ブロック図、図３は図２のレジ
スタ制御回路２０１の内部回路図である。
マイクロプロセッサの全体機能ブロック図、図２は図１
のＢＣＵＩ１１８の内部ブロック図、図３は図２のレジ
スタ制御回路２０１の内部回路図である。
【００２７】本発明の請求範囲と本実施例としての対応
を以下に示す。図１は命令コード及びメモリオペランド
の先取りを行うマイクロプロセッサの一実施例、図２の
バスタイミング制御回路２０２がメモリに対してバスサ
イクルを起動する第一の手段の一実施例、図２のＯＰＲ
０２０６とＯＰＲ１２０３がメモリオペランドを命令の
実行まで保持しておく第２の手段の一実施例、図１のＩ
ＤＵ１０２とＥＡＧ１０３が命令コードの解読を行う命
令コード部の一実施例、図１のＥＸＵ１０４が命令デコ
ード部の解読した命令実行情報により命令を実行する命
令実行図の一実施例、図１のＩＮＩＴＩ１１０が命令デ
コード部を停止し初期化する信号の一実施例、図１のＢ
ＣＵＩ１１８が第２の手段が保持するメモリオペランド
を初期化する信号の一実施例である。動作については従
来例で説明した基本動作と同じであるため省略する。
を以下に示す。図１は命令コード及びメモリオペランド
の先取りを行うマイクロプロセッサの一実施例、図２の
バスタイミング制御回路２０２がメモリに対してバスサ
イクルを起動する第一の手段の一実施例、図２のＯＰＲ
０２０６とＯＰＲ１２０３がメモリオペランドを命令の
実行まで保持しておく第２の手段の一実施例、図１のＩ
ＤＵ１０２とＥＡＧ１０３が命令コードの解読を行う命
令コード部の一実施例、図１のＥＸＵ１０４が命令デコ
ード部の解読した命令実行情報により命令を実行する命
令実行図の一実施例、図１のＩＮＩＴＩ１１０が命令デ
コード部を停止し初期化する信号の一実施例、図１のＢ
ＣＵＩ１１８が第２の手段が保持するメモリオペランド
を初期化する信号の一実施例である。動作については従
来例で説明した基本動作と同じであるため省略する。
【００２８】図４は図２のバスタイミング制御回路の内
部回路図の一実施例である。図４のＴ１（３０７），Ｔ
２（３０８）が、請求範囲で示すところのメモリに対し
てアドレスバスを駆動しメモリアクセス中を示すバスサ
イクル起動状態であり、ＴＩ（４０１）がメモリアクセ
ス要求がないため停止していることを示すアイドル状
態、ＴＨ（４０２）が外部装置からの要求によりアドレ
スバスを開放状態にしアクセスを停止していることを示
すバスホールド状態、ＢＣＵＩＯＫ１２０が命令実行部
に対して、アイドル状態又はバスホールド状態でかつメ
モリアクセス要求がない状態を通知するバスサイクル停
止信号の一実施例である。また、図４の組合せ回路の状
態遷移図を図５に、状態遷移表を図６に示す。
部回路図の一実施例である。図４のＴ１（３０７），Ｔ
２（３０８）が、請求範囲で示すところのメモリに対し
てアドレスバスを駆動しメモリアクセス中を示すバスサ
イクル起動状態であり、ＴＩ（４０１）がメモリアクセ
ス要求がないため停止していることを示すアイドル状
態、ＴＨ（４０２）が外部装置からの要求によりアドレ
スバスを開放状態にしアクセスを停止していることを示
すバスホールド状態、ＢＣＵＩＯＫ１２０が命令実行部
に対して、アイドル状態又はバスホールド状態でかつメ
モリアクセス要求がない状態を通知するバスサイクル停
止信号の一実施例である。また、図４の組合せ回路の状
態遷移図を図５に、状態遷移表を図６に示す。
【００２９】図７は、これしの基本動作のタイミングチ
ャートである。本タイミングチャートが示すように、Ｂ
ＣＵ，ＩＤＵが命令コード及びメモリオペランドをＥＸ
Ｕが命令を実行するよりも先行して処理を行うことによ
りＢＣＵ，ＩＤＵ，ＥＡＧ，ＥＸＵは命令を逐次的に処
理しながらも、全体としては同時に複数命令の処理を行
なっている。但し、従来例で説明したようにパイプライ
ンを停止する場合には、先取りした命令の実行を無効化
する必要があり、次の動作を行う。
ャートである。本タイミングチャートが示すように、Ｂ
ＣＵ，ＩＤＵが命令コード及びメモリオペランドをＥＸ
Ｕが命令を実行するよりも先行して処理を行うことによ
りＢＣＵ，ＩＤＵ，ＥＡＧ，ＥＸＵは命令を逐次的に処
理しながらも、全体としては同時に複数命令の処理を行
なっている。但し、従来例で説明したようにパイプライ
ンを停止する場合には、先取りした命令の実行を無効化
する必要があり、次の動作を行う。
【００３０】ＥＸＵは、ＩＤＵ，ＥＡＧに対してはＩＮ
ＩＴＩにより、それ以降の処理を停止させると同時にそ
れ以前に処理したデータを初期化させ、ＢＣＵに対して
はＢＣＵＩによってそれ以前にリードしたメモリオペラ
ンドを初期化させる。但し、ＢＣＵの初期化に関して
は、ＢＣＵがバスサイクル起動中の場合には、ＥＸＵは
バスサイクルが終了し停止するまで待ったのち、ＢＣＵ
Ｉをアサートする。これは、バスサイクルにウエイトが
入った場合等、ＥＸＵの初期化指示より後でバスサイク
ルが終了する場合にデータが初期化しきれないような現
象が発生することを防ぐ目的で行なわれる。ＥＸＵはバ
スサイクルの状態をＢＣＵが出力するＢＣＵＩＯＫによ
って認識する。
ＩＴＩにより、それ以降の処理を停止させると同時にそ
れ以前に処理したデータを初期化させ、ＢＣＵに対して
はＢＣＵＩによってそれ以前にリードしたメモリオペラ
ンドを初期化させる。但し、ＢＣＵの初期化に関して
は、ＢＣＵがバスサイクル起動中の場合には、ＥＸＵは
バスサイクルが終了し停止するまで待ったのち、ＢＣＵ
Ｉをアサートする。これは、バスサイクルにウエイトが
入った場合等、ＥＸＵの初期化指示より後でバスサイク
ルが終了する場合にデータが初期化しきれないような現
象が発生することを防ぐ目的で行なわれる。ＥＸＵはバ
スサイクルの状態をＢＣＵが出力するＢＣＵＩＯＫによ
って認識する。
【００３１】本実施例では、バスサイクル停止信号であ
るＢＣＵＩＯＫをＴＩ、又ははＴＨの状態でかつメモリ
アクセス要求（ＡＣＣＲＱ）がない場合としているた
め、図８に示すようにバスホールド要求が入力されても
ＢＣＵＩＯＫはアサートされ、ＥＸＵはＢＣＵＩを発行
し、それ以降の内部処理を行うことが可能となってい
る。また、バスサイクル停止確認を行ったと同時にバス
ホールド要求が非同期に解除されても、その状態でアク
セス要求がなかったのであるから、余分なメモリアクセ
スが起動されることがなく、オペランドレジスタを確実
に初期化できる。
るＢＣＵＩＯＫをＴＩ、又ははＴＨの状態でかつメモリ
アクセス要求（ＡＣＣＲＱ）がない場合としているた
め、図８に示すようにバスホールド要求が入力されても
ＢＣＵＩＯＫはアサートされ、ＥＸＵはＢＣＵＩを発行
し、それ以降の内部処理を行うことが可能となってい
る。また、バスサイクル停止確認を行ったと同時にバス
ホールド要求が非同期に解除されても、その状態でアク
セス要求がなかったのであるから、余分なメモリアクセ
スが起動されることがなく、オペランドレジスタを確実
に初期化できる。
【００３２】図９、図１０、図１１は本発明の第２の実
施例である。本実施例で前述した実施例と共通部分の説
明は省略する。
施例である。本実施例で前述した実施例と共通部分の説
明は省略する。
【００３３】図９は図２のバスタイミング制御回路の内
部回路の一実施例である。この回路図では、主にバスサ
イクルの各状態（ＴＩ（９０１），ＴＨ（９０２），Ｔ
１（９０３），Ｔ２（９０４））を生成する。これらの
状態遷移図を図１０に、状態遷移表を図１１に示す。
部回路の一実施例である。この回路図では、主にバスサ
イクルの各状態（ＴＩ（９０１），ＴＨ（９０２），Ｔ
１（９０３），Ｔ２（９０４））を生成する。これらの
状態遷移図を図１０に、状態遷移表を図１１に示す。
【００３４】ＴＩ（９０１）は、バスサイクルを起動し
ていない状態でかつアクセス要求がない状態（ＡＣＣＲ
Ｑ＝０）を示しアイドル状態を示す。本実施例では従来
例と異なり、この状態でバスホールド要求が入力されて
もＴＩ状態を継続する。Ｔ１（９０３）は、バスサイク
ルを起動した場合の第１の状態である。Ｔ２（９０４）
は、Ｔ１の次の状態であり、かつバスサイクルの最後の
状態である。この状態は、入力端子ＲＥＡＤＹにより繰
返すことができ、その場合にはウエイト状態と呼ぶ。
ていない状態でかつアクセス要求がない状態（ＡＣＣＲ
Ｑ＝０）を示しアイドル状態を示す。本実施例では従来
例と異なり、この状態でバスホールド要求が入力されて
もＴＩ状態を継続する。Ｔ１（９０３）は、バスサイク
ルを起動した場合の第１の状態である。Ｔ２（９０４）
は、Ｔ１の次の状態であり、かつバスサイクルの最後の
状態である。この状態は、入力端子ＲＥＡＤＹにより繰
返すことができ、その場合にはウエイト状態と呼ぶ。
【００３５】ＴＨ（９０２）は入力端子ＨＯＬＤによ
り、ＴＩ又はＴ２状態から遷移し、アドレスバス、デー
タバスをハイインピーダンスにする状態である。外部バ
スマスタ（ＤＭＡコントローラ等）の転送が終了するま
では、この状態を継続する。
り、ＴＩ又はＴ２状態から遷移し、アドレスバス、デー
タバスをハイインピーダンスにする状態である。外部バ
スマスタ（ＤＭＡコントローラ等）の転送が終了するま
では、この状態を継続する。
【００３６】従来、この種の状態は複数同時に存在する
ことはなかったのであるが、本実施例では、ＴＩ状態と
ＴＨ状態が同時に存在する場合があるが、機能上は何の
不都合も生じない。但し、その他の場合には同時に複数
の状態が存在しないように設定している。
ことはなかったのであるが、本実施例では、ＴＩ状態と
ＴＨ状態が同時に存在する場合があるが、機能上は何の
不都合も生じない。但し、その他の場合には同時に複数
の状態が存在しないように設定している。
【００３７】このように、本実施例のＴＩ（９０１）は
バスホールド要求に影響を受けず、たとえバスホールド
要求が入力されていてもアクセス要求が存在しなければ
ＴＩ状態になることができるようにした。
バスホールド要求に影響を受けず、たとえバスホールド
要求が入力されていてもアクセス要求が存在しなければ
ＴＩ状態になることができるようにした。
【００３８】ＢＣＵＩＯＫ９１０は、このＴＩ状態をバ
スサイクル停止状態として使用する。
スサイクル停止状態として使用する。
【００３９】
【発明の効果】以上説明したように、命令コード及びメ
モリオペランドの先取りを行なうマイクロプロセッサに
おいて、前記命令コード及びメモリオペランドの先取り
を行なうために、メモリに対してバスサイクルを起動す
る第１の手段と、前記メモリオペランドを命令の実行ま
で保持しておく第２の手段と、前記命令コードの解読を
行なう命令デコード部と、命令デコード部の解読した命
令実行情報により命令を実行する命令実行部とを有し、
前記命令実行部は、前記命令デコード部を停止し初期化
する信号と、前記第２の手段が保持するメモリオペラン
ドを無効化する信号を有し、前記第１の手段は、バスサ
イクルとして、メモリに対してアドレスバスを駆動しメ
モリアクセス中を示すバスサイクル起動状態と、メモリ
アクセス要求がないために停止していることを示すアイ
ドル状態と、外部装置からの要求により前記アドレスバ
スを開放状態にしアクセスを停止していることを示すバ
スホールド状態とを有し、前記命令実行部に対して、ア
イドル状態又はバスホールド状態で、かつメモリアクセ
ス要求がない状態を通知するバスサイクル停止確認信号
を有し、前記命令実行部が、先取りした命令の実行を無
効化する場合に、前記命令デコードを停止させた後、前
記第１の手段が起動するバスサイクルの停止を前記バス
サイクル停止確認信号により確認した後、前記第２の手
段が保持する先取りしたメモリオペランドを無効化する
ことにより、図８で示すようにバスホールド要求が入力
されてもＢＣＵＩＯＫはアサートされるため、ＥＸＵは
ＢＣＵＩを発行し、それ以降の内部処理を行うことが可
能となり性能低下を軽減することができた。前述内部処
理とは、外部へのメモリアクセスを伴わないレジスタ
や、フラグの設定、例外や割込み事象の解析などの処理
を意味する。
モリオペランドの先取りを行なうマイクロプロセッサに
おいて、前記命令コード及びメモリオペランドの先取り
を行なうために、メモリに対してバスサイクルを起動す
る第１の手段と、前記メモリオペランドを命令の実行ま
で保持しておく第２の手段と、前記命令コードの解読を
行なう命令デコード部と、命令デコード部の解読した命
令実行情報により命令を実行する命令実行部とを有し、
前記命令実行部は、前記命令デコード部を停止し初期化
する信号と、前記第２の手段が保持するメモリオペラン
ドを無効化する信号を有し、前記第１の手段は、バスサ
イクルとして、メモリに対してアドレスバスを駆動しメ
モリアクセス中を示すバスサイクル起動状態と、メモリ
アクセス要求がないために停止していることを示すアイ
ドル状態と、外部装置からの要求により前記アドレスバ
スを開放状態にしアクセスを停止していることを示すバ
スホールド状態とを有し、前記命令実行部に対して、ア
イドル状態又はバスホールド状態で、かつメモリアクセ
ス要求がない状態を通知するバスサイクル停止確認信号
を有し、前記命令実行部が、先取りした命令の実行を無
効化する場合に、前記命令デコードを停止させた後、前
記第１の手段が起動するバスサイクルの停止を前記バス
サイクル停止確認信号により確認した後、前記第２の手
段が保持する先取りしたメモリオペランドを無効化する
ことにより、図８で示すようにバスホールド要求が入力
されてもＢＣＵＩＯＫはアサートされるため、ＥＸＵは
ＢＣＵＩを発行し、それ以降の内部処理を行うことが可
能となり性能低下を軽減することができた。前述内部処
理とは、外部へのメモリアクセスを伴わないレジスタ
や、フラグの設定、例外や割込み事象の解析などの処理
を意味する。
【００４０】また、最近のマイクロプロセッサは、内部
にキャッシュメモリ等を内蔵するものが増えてきつつあ
り、本発明がそのようなマイクロプロセッサで実施され
る場合には、例外や割込みが発生しパイプライン停止
後、殆どの処理をマイクロプロセッサ内部で実行するこ
とが可能となり、再度命令フェッチからパイプラインを
正常に動作させ、以降のプログラムを実行することまで
が可能となり、その性能改善度は著しいものである。
にキャッシュメモリ等を内蔵するものが増えてきつつあ
り、本発明がそのようなマイクロプロセッサで実施され
る場合には、例外や割込みが発生しパイプライン停止
後、殆どの処理をマイクロプロセッサ内部で実行するこ
とが可能となり、再度命令フェッチからパイプラインを
正常に動作させ、以降のプログラムを実行することまで
が可能となり、その性能改善度は著しいものである。
【図１】本発明を実施したマイクロプロセッサの機能ブ
ロック図である。
ロック図である。
【図２】図１のＢＣＵ１０１の内部ブロック図である。
【図３】図２のレジスタ制御回路２０１の内部回路図で
ある。
ある。
【図４】図２のバスタイミング制御回路２０２の内部回
路図である。
路図である。
【図５】図４の組合せ回路４０９の状態遷移図である。
【図６】図４の組合せ回路４０９の状態遷移図である。
【図７】本実施例の動作を表すタイミングチャートであ
る。
る。
【図８】本実施例の他のタイミングチャートである。
【図９】第２の実施例のバスタイミング制御回路機能ブ
ロック図である。
ロック図である。
【図１０】図９の組合せ回路９０９の状態遷移図であ
る。
る。
【図１１】図９の組合せ回路９０９の状態遷移図であ
る。
る。
【図１２】従来のマイクロプロセッサの機能ブロック図
である。
である。
【図１３】図１２のＢＣＵ１２０１の内部ブロック図で
ある。
ある。
【図１４】図１３のレジスタ制御回路１３０１の内部回
路図である。
路図である。
【図１５】図１３のバスタイミング制御回路１３０２の
内部回路図である。
内部回路図である。
【図１６】図１５の組合せ回路１５０９の状態遷移図で
ある。
ある。
【図１７】図１５の組合せ回路１５０９の状態遷移図で
ある。
ある。
【図１８】本従来例の動作を表すタイミングチャートで
ある。
ある。
【図１９】本従来例の他のタイミングチャートである。
フロントページの続き (72)発明者 前村 浩司 神奈川県川崎市中原区小杉町一丁目403 番53日本電気アイシーマイコンシステム 株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (1)
- 【請求項１】命令コード及びメモリオペランドの先取り
を行うマイクロプロセッサを備えるパイプライン制御方
式において、前記命令コード及びメモリオペランドの先
取りを行うためにメモリに対してバスサイクルを起動
し、前記メモリに対してアドレスバスを駆動しメモリア
クセス中を示すバスサイクル起動状態、メモリアクセス
要求が無いために停止していることを示すアイドル状
態、外部装置からなお要求により前記アドレスバスを開
放状態にしアクセスを禁止していることを示すバスホー
ルド状態を示す第１の手段と、 前記メモリオペランドを命令の実行まで保持する第２の
手段と、 前記命令コードを解読を行う命令デコード部と、 前記アイドル状態又は前記バスホールド状態で、かつ前
記メモリアクセス要求が無い状態を検出しバスサイクル
停止確認信号を出力する第３の手段と、 前記バスサイクル停止確認信号が出力されていないとき
には前記命令デコード部の解読した命令実行情報により
命令を実行し、前記バスサイクル停止確認信号が出力さ
れているときには前記命令デコード部を停止し初期化す
る信号と、前記第2の手段が保持するメモリオペランド
を無効化する信号とを出力する命令実行部とを有するこ
とを特徴とするパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424991A JP2885548B2 (ja) | 1991-07-24 | 1991-07-24 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424991A JP2885548B2 (ja) | 1991-07-24 | 1991-07-24 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527973A JPH0527973A (ja) | 1993-02-05 |
| JP2885548B2 true JP2885548B2 (ja) | 1999-04-26 |
Family
ID=16150005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424991A Expired - Fee Related JP2885548B2 (ja) | 1991-07-24 | 1991-07-24 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885548B2 (ja) |
-
1991
- 1991-07-24 JP JP18424991A patent/JP2885548B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527973A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
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