JPH05334082A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH05334082A JPH05334082A JP4141200A JP14120092A JPH05334082A JP H05334082 A JPH05334082 A JP H05334082A JP 4141200 A JP4141200 A JP 4141200A JP 14120092 A JP14120092 A JP 14120092A JP H05334082 A JPH05334082 A JP H05334082A
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- JP
- Japan
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- instruction code
- interrupt
- microprocessor
- circuit
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】リアルタイム性が失なわれることことなく、マ
イクロプロセッサのデバッグを行なうための開発支援装
置において、命令の先読み機能と内部にキャッシュ・メ
モリを有するマイクロプロセッサを提供する。 【構成】パイプライン制御方式のマイクロプロセッサに
おいて、命令コードを読み込むサイクルに同期して割込
み信号入力端子１６から入力する割込み信号をサンプリ
ングし、タグ情報として命令コードに付加するタグ埋め
込み回路８と、前記タグ付き命令８が実行ユニットＥＸ
Ｕ６で実行されることに同期して割込み要求をタグ情報
から検出する割込み検出回路４と、この割込み検出回路
１１の出力により割込みを発生する割込み発生回路１２
を有するため、キャッシュ機能を有効にした時でもデバ
ッグ割込みを発生させることができる。
イクロプロセッサのデバッグを行なうための開発支援装
置において、命令の先読み機能と内部にキャッシュ・メ
モリを有するマイクロプロセッサを提供する。 【構成】パイプライン制御方式のマイクロプロセッサに
おいて、命令コードを読み込むサイクルに同期して割込
み信号入力端子１６から入力する割込み信号をサンプリ
ングし、タグ情報として命令コードに付加するタグ埋め
込み回路８と、前記タグ付き命令８が実行ユニットＥＸ
Ｕ６で実行されることに同期して割込み要求をタグ情報
から検出する割込み検出回路４と、この割込み検出回路
１１の出力により割込みを発生する割込み発生回路１２
を有するため、キャッシュ機能を有効にした時でもデバ
ッグ割込みを発生させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、命令の先読み機能と内
部にキャッシュ・メモリを有するマイクロプロセッサに
関し、特に開発支援装置内で用いられるマイクロプロセ
ッサのデバッグ割込み機構に関する。
部にキャッシュ・メモリを有するマイクロプロセッサに
関し、特に開発支援装置内で用いられるマイクロプロセ
ッサのデバッグ割込み機構に関する。
【０００２】
【従来の技術】一般に、開発支援装置のデバッグ割込み
機構は、図２に示す様にデータ・バス４６に接続される
入出力端子１５、デバッグ割込み入力信号４７を入力す
るデバッグ割込み信号入力端子１６、およびアドレス，
ステータス信号４５を出力する出力用端子１７を有する
マイクロプロセッサ１と比較回路４３、Ｒｅｇ（レジス
タ）４４から成るデバッグ割込み発生回路４２とで構成
されている。
機構は、図２に示す様にデータ・バス４６に接続される
入出力端子１５、デバッグ割込み入力信号４７を入力す
るデバッグ割込み信号入力端子１６、およびアドレス，
ステータス信号４５を出力する出力用端子１７を有する
マイクロプロセッサ１と比較回路４３、Ｒｅｇ（レジス
タ）４４から成るデバッグ割込み発生回路４２とで構成
されている。
【０００３】この開発支援装置４１は、デバッグ割込み
発生回路４２を有しており、デバッグ割込みを発生させ
るため、プログラムの実行を中止させようとするアドレ
ス・ステータス等の情報をマイクロプロセッサ１がアド
レス・バス４６を通して、あらかじめＲｅｇ（レジス
タ）４４に設定した後、マイクロプロセッサ１から出力
されるアドレス，ステータス情報を出力用端子１７より
アドレス，ステータス信号４５としてデバッグ割込み発
生回路４２の内部の比較回路４３に出力する。
発生回路４２を有しており、デバッグ割込みを発生させ
るため、プログラムの実行を中止させようとするアドレ
ス・ステータス等の情報をマイクロプロセッサ１がアド
レス・バス４６を通して、あらかじめＲｅｇ（レジス
タ）４４に設定した後、マイクロプロセッサ１から出力
されるアドレス，ステータス情報を出力用端子１７より
アドレス，ステータス信号４５としてデバッグ割込み発
生回路４２の内部の比較回路４３に出力する。
【０００４】この比較回路４３では、このアドレス，ス
テータス情報をあらかじめＲｅｇ（レジスタ）４４に設
定されている内容と比較する。これが一致した場合に
は、デバッグ割込み信号４７をデバッグ割込み信号入力
端子１６からマイクロプロセッサ１に入力することによ
り、マイクロプロセッサ１にデバッグ割込みをさせると
ともに、プログラムの実行を中断させている。
テータス情報をあらかじめＲｅｇ（レジスタ）４４に設
定されている内容と比較する。これが一致した場合に
は、デバッグ割込み信号４７をデバッグ割込み信号入力
端子１６からマイクロプロセッサ１に入力することによ
り、マイクロプロセッサ１にデバッグ割込みをさせると
ともに、プログラムの実行を中断させている。
【０００５】この様なデバッグ割込みを発生させるため
の回路構成を持った開発支援装置４１において、図３に
示す従来のマイクロプロセッサを用いた場合の動作内容
について以下に説明する。
の回路構成を持った開発支援装置４１において、図３に
示す従来のマイクロプロセッサを用いた場合の動作内容
について以下に説明する。
【０００６】図３は、先読み機能を有し、内部にキャッ
シュ・メモリを持つマイクロプロセッサのブロック図で
ある。このマイクロプロセッサ１はＢＣＵ（バス制御ユ
ニット）２と先読みキュー・バッファ３とキャッシュ・
メモリ４と、ＭＭＵ（メモリ管理ユニット）５と、ＥＸ
Ｕ（実行ユニット）６とを備え、前記ＢＣＵはデータＩ
／Ｆ７と、命令コード用タグ埋め込み回路８と、バス制
御回路９とを有し、前記ＥＸＵ６はシーケンサ１０と、
命令コード用タグ検出回路１１と、内部割込み発生回路
１２と、Ｒｅｇ（レジスタ）１３と、ＡＬＵ（演算ユニ
ット）１４を有している。
シュ・メモリを持つマイクロプロセッサのブロック図で
ある。このマイクロプロセッサ１はＢＣＵ（バス制御ユ
ニット）２と先読みキュー・バッファ３とキャッシュ・
メモリ４と、ＭＭＵ（メモリ管理ユニット）５と、ＥＸ
Ｕ（実行ユニット）６とを備え、前記ＢＣＵはデータＩ
／Ｆ７と、命令コード用タグ埋め込み回路８と、バス制
御回路９とを有し、前記ＥＸＵ６はシーケンサ１０と、
命令コード用タグ検出回路１１と、内部割込み発生回路
１２と、Ｒｅｇ（レジスタ）１３と、ＡＬＵ（演算ユニ
ット）１４を有している。
【０００７】これらの制御ユニット間相互の信号の授受
を行なうために、入出力用端子１５と、デバッグ割込み
信号入力端子１６と、出力用端子１７と制御信号１８〜
２０，２５，２７〜２９と、内部データ・バス２１，２
２，２３，２４，２６，３０が用いられる。
を行なうために、入出力用端子１５と、デバッグ割込み
信号入力端子１６と、出力用端子１７と制御信号１８〜
２０，２５，２７〜２９と、内部データ・バス２１，２
２，２３，２４，２６，３０が用いられる。
【０００８】次に図３に示すマイクロプロセッサの動作
を以下に説明する。まずマイクロプロセッサ１に接続さ
れた外部回路に対して、ＭＭＵ（メモリ管理ユニット）
５から制御信号２０によって送られたアドレス情報を基
に、ＢＣＵ（バス制御ユニット）２内部のバス制御回路
９より出力用端子１７を通して、アドレス，ステータス
等の情報を与え外部回路中のメモリ等（図示せず）に対
して読み込み動作を行なう。
を以下に説明する。まずマイクロプロセッサ１に接続さ
れた外部回路に対して、ＭＭＵ（メモリ管理ユニット）
５から制御信号２０によって送られたアドレス情報を基
に、ＢＣＵ（バス制御ユニット）２内部のバス制御回路
９より出力用端子１７を通して、アドレス，ステータス
等の情報を与え外部回路中のメモリ等（図示せず）に対
して読み込み動作を行なう。
【０００９】この動作で特に命令コードをメモリより読
み出すサイクルにおいて、入出力用端子１５より命令コ
ードをデータＩ／Ｆとキャッシュ・メモリ４に読み込
む。これと同時に、割込み信号入力端子１６に接続され
た外部回路４２よりデバッグ割込み要求を行なうと、信
号入力端子１６を通して命令コード用タグ埋め込み回路
８にデバッグ割込み要求が行なわれる。
み出すサイクルにおいて、入出力用端子１５より命令コ
ードをデータＩ／Ｆとキャッシュ・メモリ４に読み込
む。これと同時に、割込み信号入力端子１６に接続され
た外部回路４２よりデバッグ割込み要求を行なうと、信
号入力端子１６を通して命令コード用タグ埋め込み回路
８にデバッグ割込み要求が行なわれる。
【００１０】命令コード用タグ埋め込み回路８は、デバ
ッグ割込み要求の有無に関する履歴をタグ情報として命
令コードに埋め込むための回路であり、制御信号１８を
通して、テータＩ／Ｆ７に読み込んだ命令コードにタグ
情報を埋め込む。次にデータＩ／Ｆ７は、内部データバ
ス２１を通して先読みキュー・バッファ３にタグ付き命
令コードを送る。この先読みキュー・バッファ３内のタ
グ付き命令コードは、必要に応じて内部データ・バス２
４を通して、ＥＸＵ（実行ユニット）６に読み込まれ命
令が実行される。この時実行される命令が内部のＲｅｇ
（レジスタ）１３の内容と命令コード内に含まれている
イミーディエイト・データとの演算命令であれば、シー
ケンサ１０がＡＬＵ（演算ユニット）１４に対してＲｅ
ｇ（レジスタ）１３の内容とイミーディエイト・データ
を演算するように、制御信号２７を通して制御命令を送
る。
ッグ割込み要求の有無に関する履歴をタグ情報として命
令コードに埋め込むための回路であり、制御信号１８を
通して、テータＩ／Ｆ７に読み込んだ命令コードにタグ
情報を埋め込む。次にデータＩ／Ｆ７は、内部データバ
ス２１を通して先読みキュー・バッファ３にタグ付き命
令コードを送る。この先読みキュー・バッファ３内のタ
グ付き命令コードは、必要に応じて内部データ・バス２
４を通して、ＥＸＵ（実行ユニット）６に読み込まれ命
令が実行される。この時実行される命令が内部のＲｅｇ
（レジスタ）１３の内容と命令コード内に含まれている
イミーディエイト・データとの演算命令であれば、シー
ケンサ１０がＡＬＵ（演算ユニット）１４に対してＲｅ
ｇ（レジスタ）１３の内容とイミーディエイト・データ
を演算するように、制御信号２７を通して制御命令を送
る。
【００１１】ＡＬＵ（演算ユニット）１４はイミーディ
エイト・データとＲｅｇ（レジスタ）１３の内容の演算
を行ない、その結果ははＲｅｇ（レジスタ）１３に残
る。この演算をＡＬＵ（演算ユニット）１４が行なった
後に、先読みキュー・バッファ３より内部データ・バス
２４を通して送られた命令コードに付けられるタグ情報
から命令コード用タグ検出回路１１は、外部回路より要
求されたデバッグ割込みの有無を検出する。その結果を
制御信号２８によって、内部割込み発生回路１２では、
デバッグ割込み要求があれば制御信号２５によって内部
割込み要求をシーケンサ１０に送る。これにより、シー
ケンサ１０はブレーク割込みを発生させる一連の動作を
行なう。
エイト・データとＲｅｇ（レジスタ）１３の内容の演算
を行ない、その結果ははＲｅｇ（レジスタ）１３に残
る。この演算をＡＬＵ（演算ユニット）１４が行なった
後に、先読みキュー・バッファ３より内部データ・バス
２４を通して送られた命令コードに付けられるタグ情報
から命令コード用タグ検出回路１１は、外部回路より要
求されたデバッグ割込みの有無を検出する。その結果を
制御信号２８によって、内部割込み発生回路１２では、
デバッグ割込み要求があれば制御信号２５によって内部
割込み要求をシーケンサ１０に送る。これにより、シー
ケンサ１０はブレーク割込みを発生させる一連の動作を
行なう。
【００１２】しかし、先読みキュー・バッファ３内にタ
グ付き命令コードが送られ、且つ前記タグ付き命令コー
ドの前に条件付き分岐命令が存在している場合、この条
件付き分岐命令が内部データ・バス２４を通してＥＸＵ
（実行ユニット）６内部のシーケンサ１０に送られる。
グ付き命令コードが送られ、且つ前記タグ付き命令コー
ドの前に条件付き分岐命令が存在している場合、この条
件付き分岐命令が内部データ・バス２４を通してＥＸＵ
（実行ユニット）６内部のシーケンサ１０に送られる。
【００１３】次にシーケンサ１０においてこの命令が実
行された時点で、次に実行する命令がブレーク割込みを
発生させたいタグ付き命令コードが無効になるような分
岐命令であった場合、この分岐命令はＥＸＵ（実行ユニ
ット）６内部のシーケンサ１０で実行することになる。
ところが、一度キャッシュ・メモリ４内にブレーク割込
みを発生させたい命令コードが、入出力端子１５，デー
タＩ／Ｆ７及び内部データ・バス２１を経由して書き込
まれると、最初に読み込まれたタグ付き命令コードのタ
グ情報部分が付加されていない状態で書き込まれる。
行された時点で、次に実行する命令がブレーク割込みを
発生させたいタグ付き命令コードが無効になるような分
岐命令であった場合、この分岐命令はＥＸＵ（実行ユニ
ット）６内部のシーケンサ１０で実行することになる。
ところが、一度キャッシュ・メモリ４内にブレーク割込
みを発生させたい命令コードが、入出力端子１５，デー
タＩ／Ｆ７及び内部データ・バス２１を経由して書き込
まれると、最初に読み込まれたタグ付き命令コードのタ
グ情報部分が付加されていない状態で書き込まれる。
【００１４】このため、再度キャッシュ・メモリ４から
ブレーク割り込みを発生させたいタグ付き命令コードに
相当する命令コードを、キャッシュ・メモリ４より内部
データ・バス２３を通して先読みキュー・バッファ３に
読み出しても命令コードにタグ情報が付加されていない
から、内部データ・バス２４を通してＥＸＵ（実行ユニ
ット）６に送っても、その命令が実行された後で内部割
り込みを発生させることができない。
ブレーク割り込みを発生させたいタグ付き命令コードに
相当する命令コードを、キャッシュ・メモリ４より内部
データ・バス２３を通して先読みキュー・バッファ３に
読み出しても命令コードにタグ情報が付加されていない
から、内部データ・バス２４を通してＥＸＵ（実行ユニ
ット）６に送っても、その命令が実行された後で内部割
り込みを発生させることができない。
【００１５】そのため、デバッグ割込みを使用する場合
は、内部のキャッシュ機能を無効にしなければならず、
実際のマイクロプロセッサの動作とは異なる（リアルタ
イム性が失なわれる）という問題点があった。
は、内部のキャッシュ機能を無効にしなければならず、
実際のマイクロプロセッサの動作とは異なる（リアルタ
イム性が失なわれる）という問題点があった。
【００１６】
【発明が解決しようとする課題】上述したマイクロプロ
セッサでは、従来技術で詳述したように、一度内部のキ
ャッシュ・メモリに命令コードを読み込むと、キャッシ
ュ・メモリの内容の更新を行なうため外部に対してアク
セスを行なわない限り外部からデバッグ割込みの要求を
発生させることができなかった。そのため、デバッグ割
込みを使用する時はキャッシュ機能を無効にすることか
らリアルタイム性が失なわれるという問題があった。
セッサでは、従来技術で詳述したように、一度内部のキ
ャッシュ・メモリに命令コードを読み込むと、キャッシ
ュ・メモリの内容の更新を行なうため外部に対してアク
セスを行なわない限り外部からデバッグ割込みの要求を
発生させることができなかった。そのため、デバッグ割
込みを使用する時はキャッシュ機能を無効にすることか
らリアルタイム性が失なわれるという問題があった。
【００１７】本発明の目的は上述した従来のマイクロプ
ロセッサの問題点に鑑みなされたものであり、この欠点
を除去することによってキャッシュ機能が有効の時で
も、デバッグ割込みを任意に発生できるようにしたマイ
クロプロセッサを提供することにある。
ロセッサの問題点に鑑みなされたものであり、この欠点
を除去することによってキャッシュ機能が有効の時で
も、デバッグ割込みを任意に発生できるようにしたマイ
クロプロセッサを提供することにある。
【００１８】
【課題を解決するための手段】本発明の特徴は、命令の
実行前に命令コードが内部ユニットに先読みされる機能
を有するパイプライン制御方式のマイクロプロセッサに
おいて、命令コードを読み込むサイクルに同期して、割
込み信号入力端子からの割込み信号をサンプリングし、
タグ情報として命令コードに付加するタグ埋め込み回路
と前記タグ埋め込み回路でタグを付加されたタグ付き命
令コードをデータ・インタフェース回路を介して格納す
るキャッシュ・メモリと、前記タグ付き命令コードに実
行ユニットで実行される同期して割込み要求を前記タグ
付命令コードのタグ情報から検出するタグ検出回路と、
前記タグ検出回路の出力を用いて割込み信号を発生する
内部割込み発生回路とを有することにある。
実行前に命令コードが内部ユニットに先読みされる機能
を有するパイプライン制御方式のマイクロプロセッサに
おいて、命令コードを読み込むサイクルに同期して、割
込み信号入力端子からの割込み信号をサンプリングし、
タグ情報として命令コードに付加するタグ埋め込み回路
と前記タグ埋め込み回路でタグを付加されたタグ付き命
令コードをデータ・インタフェース回路を介して格納す
るキャッシュ・メモリと、前記タグ付き命令コードに実
行ユニットで実行される同期して割込み要求を前記タグ
付命令コードのタグ情報から検出するタグ検出回路と、
前記タグ検出回路の出力を用いて割込み信号を発生する
内部割込み発生回路とを有することにある。
【００１９】
【実施例】図１は、本発明のマイクロプロセッサの一実
施例を示すブロック図である。図中において、マイクロ
プロセッサ１，ＢＣＵ（バス制御ユニット）２，先読み
キュー・バッファ３，キャッシュ・メモリ４，ＭＭＵ
（メモリ管理ユニット）５，ＥＸＵ（実行ユニット）
６，データ・インタフェース７，命令コード用タグ埋め
込み回路８，バス制御回路９，シーケンサ１０，命令コ
ート用タグ検出回路１１，内部割込み発生回路１２，Ｒ
ｅｇ（レジスタ）１３，ＡＬＵ（演算ユニット）１４，
入出力用端子１５，デバッグ割込み信号入力端子１６，
出力用端子１７，制御信号１８〜２０，２５，２７〜２
９，内部テータ・バス２１〜２４，２６，３０を有して
いる。
施例を示すブロック図である。図中において、マイクロ
プロセッサ１，ＢＣＵ（バス制御ユニット）２，先読み
キュー・バッファ３，キャッシュ・メモリ４，ＭＭＵ
（メモリ管理ユニット）５，ＥＸＵ（実行ユニット）
６，データ・インタフェース７，命令コード用タグ埋め
込み回路８，バス制御回路９，シーケンサ１０，命令コ
ート用タグ検出回路１１，内部割込み発生回路１２，Ｒ
ｅｇ（レジスタ）１３，ＡＬＵ（演算ユニット）１４，
入出力用端子１５，デバッグ割込み信号入力端子１６，
出力用端子１７，制御信号１８〜２０，２５，２７〜２
９，内部テータ・バス２１〜２４，２６，３０を有して
いる。
【００２０】このマイクロプロセッサに関する基本動作
については、従来のマイクロプロセッサ（図３）の説明
通りであり、マイクロプロセッサ１に接続された外部回
路に対してＭＭＵ（メモリ管理ユニット）５から制御信
号２０をによって送られたアドレス情報を基に、ＢＣＵ
（バス制御ユニット）２内部のバス制御回路９より出力
用端子１７を通して、アドレス，ステータス等の情報を
与え外部回路中のメモリ（図示せず）等に対して読み込
み動作を行なう。
については、従来のマイクロプロセッサ（図３）の説明
通りであり、マイクロプロセッサ１に接続された外部回
路に対してＭＭＵ（メモリ管理ユニット）５から制御信
号２０をによって送られたアドレス情報を基に、ＢＣＵ
（バス制御ユニット）２内部のバス制御回路９より出力
用端子１７を通して、アドレス，ステータス等の情報を
与え外部回路中のメモリ（図示せず）等に対して読み込
み動作を行なう。
【００２１】この動作で特に命令コードをメモリより読
み込むサイクルにおいて、入出力用端子１５より命令コ
ードをデータ・インタフェース回路７に読み込む。これ
と同時に割込み信号入力端子１６に、マイクロプロセッ
サ１に接続された外部回路より、デバッグ割込み要求を
行なうとマイクロプロセッサ１は割込み信号入力端子１
６を通して、命令コード用タグ埋め込み回路８にデバッ
グ割込み要求を行なう。命令コード用タグ埋め込み回路
８では、デバッグ割込み要求の有無に関する履歴をタグ
情報として、命令コードに埋め込むための回路であり、
制御信号１８を通してデータ・インタフェース回路７に
読み込んだ命令コードにタグ情報を埋め込む。
み込むサイクルにおいて、入出力用端子１５より命令コ
ードをデータ・インタフェース回路７に読み込む。これ
と同時に割込み信号入力端子１６に、マイクロプロセッ
サ１に接続された外部回路より、デバッグ割込み要求を
行なうとマイクロプロセッサ１は割込み信号入力端子１
６を通して、命令コード用タグ埋め込み回路８にデバッ
グ割込み要求を行なう。命令コード用タグ埋め込み回路
８では、デバッグ割込み要求の有無に関する履歴をタグ
情報として、命令コードに埋め込むための回路であり、
制御信号１８を通してデータ・インタフェース回路７に
読み込んだ命令コードにタグ情報を埋め込む。
【００２２】次にデータ・インタフェース回路７は、内
部データ・バス２１を通して先読みキュー・バッファ３
とキャッシュ・メモリ４にタグ付き命令コードを送る。
この先読みキュー・バッファ３内のタグ付き命令コード
は、必要に応じて内部データ・バス２４を通してＥＸＵ
（実行ユニット）６に読み込まれ、命令が実行される。
この時実行される命令が内部のＲｅｇ（レジスタ）１３
の内容と命令コード内に含まれているイミーディエイト
・データとの演算命令であれば、シーケンサ１０がＡＬ
Ｕ（演算ユニット）１４に対し、Ｒｅｇ（レジスタ）１
３の内容とイミーディエイト・データを演算する様に、
制御信号２７を通して制御命令を送る。
部データ・バス２１を通して先読みキュー・バッファ３
とキャッシュ・メモリ４にタグ付き命令コードを送る。
この先読みキュー・バッファ３内のタグ付き命令コード
は、必要に応じて内部データ・バス２４を通してＥＸＵ
（実行ユニット）６に読み込まれ、命令が実行される。
この時実行される命令が内部のＲｅｇ（レジスタ）１３
の内容と命令コード内に含まれているイミーディエイト
・データとの演算命令であれば、シーケンサ１０がＡＬ
Ｕ（演算ユニット）１４に対し、Ｒｅｇ（レジスタ）１
３の内容とイミーディエイト・データを演算する様に、
制御信号２７を通して制御命令を送る。
【００２３】ＡＬＵ（演算ユニット）１４は、イミーデ
ィエイト・データとＲｅｇ（レジスタ）１３の内容の演
算を行ない、Ｒｅｇ（レジスタ）１３に残す。この演算
をＡＬＵ（演算ユニット）１４が行なった後に、先読み
キュー・バッファ３より内部データバス２４を通して送
られた命令コードに付けられたタグ情報を命令コード用
タグ検出回路１１により、外部回路より要求されたデバ
ッグ割込みの有無を検出し、その結果を制御信号２８を
通して内部割込み発生回路１２に送る。内部割込み発生
回路１２では、デバッグ割込み要求があれば、制御信号
２５をにより内部割込み要求をシーケンサ１０に送る。
これにより、シーケンサ１０はブレーク割込みを発生さ
せる一連の動作を行なう。
ィエイト・データとＲｅｇ（レジスタ）１３の内容の演
算を行ない、Ｒｅｇ（レジスタ）１３に残す。この演算
をＡＬＵ（演算ユニット）１４が行なった後に、先読み
キュー・バッファ３より内部データバス２４を通して送
られた命令コードに付けられたタグ情報を命令コード用
タグ検出回路１１により、外部回路より要求されたデバ
ッグ割込みの有無を検出し、その結果を制御信号２８を
通して内部割込み発生回路１２に送る。内部割込み発生
回路１２では、デバッグ割込み要求があれば、制御信号
２５をにより内部割込み要求をシーケンサ１０に送る。
これにより、シーケンサ１０はブレーク割込みを発生さ
せる一連の動作を行なう。
【００２４】この様な動作を行なうマイクロプロセッサ
１に対して、先読みキュー・バッファ３内にタグ付き命
令コードが送られた時で、前記タグ付き命令コードの前
に条件付き分岐命令が存在している場合、この条件付き
分岐命令が内部データ・バス２４を通してＥＸＵ（実行
ユニット）６内部のシーケンサ１０に送られ実行された
時点で、次に実行する命令がブレーク割込みを発生させ
たいタグ付き命令コードが無効になる様な分岐を行なう
と、再度ブレーク割込みを発生させたいタグ付き命令コ
ードに相当する命令コードをキャッシュ・メモリ４より
内部データ・バス２３を通して、先読みキュー・バッフ
ァ３に読み出す。
１に対して、先読みキュー・バッファ３内にタグ付き命
令コードが送られた時で、前記タグ付き命令コードの前
に条件付き分岐命令が存在している場合、この条件付き
分岐命令が内部データ・バス２４を通してＥＸＵ（実行
ユニット）６内部のシーケンサ１０に送られ実行された
時点で、次に実行する命令がブレーク割込みを発生させ
たいタグ付き命令コードが無効になる様な分岐を行なう
と、再度ブレーク割込みを発生させたいタグ付き命令コ
ードに相当する命令コードをキャッシュ・メモリ４より
内部データ・バス２３を通して、先読みキュー・バッフ
ァ３に読み出す。
【００２５】この時読み出された命令コードは従来のマ
イクロプロセッサ１とは異なり、タグ情報が付加されて
いるため内部データ・バス２４を通してＥＸＵ（実行ユ
ニット）６に読み込まれてもデバッグ割込みを発生させ
ることができる。そのためリアルタイム性を失なうこと
なくデバッグ割込みを発生させることが可能となる。
イクロプロセッサ１とは異なり、タグ情報が付加されて
いるため内部データ・バス２４を通してＥＸＵ（実行ユ
ニット）６に読み込まれてもデバッグ割込みを発生させ
ることができる。そのためリアルタイム性を失なうこと
なくデバッグ割込みを発生させることが可能となる。
【発明の効果】以上の説明したように、本発明は先読み
機能により読み込んだ命令コードの読み込みサイクルに
同期して外部からデバッグ割込み要求を行なった場合
に、一時的に先読みを行なった命令コードをキャッシュ
・メモリに格納すると同時に、デバッグ割込み要求を行
なった命令コードの前方に存在する分岐命令を実行する
ことにより、先読み機能によって先読みされた命令コー
ドのうちデバッグ割込み要求を行なった命令コードの実
行が無効になり、その後前記命令コードがキャッシュ・
メモリから読み込まれ実行されてもこの命令コードの実
行後にデバッグ割込みを発生させることができる。その
ため、リアルタイム性を失なうことなく、図２の様な開
発支援装置を実現できる効果を有する。
機能により読み込んだ命令コードの読み込みサイクルに
同期して外部からデバッグ割込み要求を行なった場合
に、一時的に先読みを行なった命令コードをキャッシュ
・メモリに格納すると同時に、デバッグ割込み要求を行
なった命令コードの前方に存在する分岐命令を実行する
ことにより、先読み機能によって先読みされた命令コー
ドのうちデバッグ割込み要求を行なった命令コードの実
行が無効になり、その後前記命令コードがキャッシュ・
メモリから読み込まれ実行されてもこの命令コードの実
行後にデバッグ割込みを発生させることができる。その
ため、リアルタイム性を失なうことなく、図２の様な開
発支援装置を実現できる効果を有する。
【図１】本発明のマイクロプロセッサの一実施例のブロ
ック図である。
ック図である。
【図２】従来の開発支援装置のデバッグ割込み機能を示
すブロック図である。
すブロック図である。
【図３】図２に於けるマイクロプロセッサの一例のブロ
ック図である。
ック図である。
１ マイクロプロセッサ ２ ＢＣＵ（バス制御ユニット） ３ 先読みキュー・バッファ ４ キャッシュ・メモリ ５ ＭＭＵ（メモリ管理ユニット） ６ ＥＸＵ（実行ユニット） ７ データ・インタフェース回路 ８ 命令コード用タグ埋め込み回路 ９ バス制御回路 １０ シーケンサ １１ 命令コード用タグ検出回路 １２ 内部割込み発生回路 １３ Ｒｅｇ（レジスタ） １４ ＡＬＵ（演算ユニット） １５ 入出力用端子 １６ デバッグ割込み信号入力端子 １７ 出力用端子 １８，１９，２０，２５，２７，２８，２９ 制御信
号 ２１，２２，２３，２４，２６，３０，２１，２３
内部データ・バス
号 ２１，２２，２３，２４，２６，３０，２１，２３
内部データ・バス
Claims (1)
- 【請求項１】 命令の実行前に、命令コードが先読みさ
れる機能を内部のユニットに有するパイプライン制御方
式のマイクロプロセッサにおいて、命令コードを読み込
むサイクルに同期して割込み信号入力端子からの割込み
信号をサンプリングし、タグ情報として命令コードに付
加するタグ埋め込み回路と、前記タグ埋め込み回路でタ
グを付加されたタグ付き命令コードをデータ・インタフ
ェース回路を介して格納するキャッシュ・メモリと、実
行ユニットで実行される前記タグ付き命令コードに同期
して割込み要求を前記タグ付き命令コードのタグ情報か
ら検出するタグ検出回路と、前記タグ検出回路の出力を
用いて割込み信号を発生する内部割込み発生回路とを有
することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141200A JPH05334082A (ja) | 1992-06-02 | 1992-06-02 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141200A JPH05334082A (ja) | 1992-06-02 | 1992-06-02 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334082A true JPH05334082A (ja) | 1993-12-17 |
Family
ID=15286478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141200A Withdrawn JPH05334082A (ja) | 1992-06-02 | 1992-06-02 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334082A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103024A (ja) * | 2002-09-11 | 2004-04-02 | Agere Systems Inc | キャッシュをベースとしたソフトウェア・ブレークポイントを有するプロセッサ・システム |
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
-
1992
- 1992-06-02 JP JP4141200A patent/JPH05334082A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
| JP2004103024A (ja) * | 2002-09-11 | 2004-04-02 | Agere Systems Inc | キャッシュをベースとしたソフトウェア・ブレークポイントを有するプロセッサ・システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |