JPS61204758A - コ・プロセツサ制御方式 - Google Patents
コ・プロセツサ制御方式Info
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- JPS61204758A JPS61204758A JP60044852A JP4485285A JPS61204758A JP S61204758 A JPS61204758 A JP S61204758A JP 60044852 A JP60044852 A JP 60044852A JP 4485285 A JP4485285 A JP 4485285A JP S61204758 A JPS61204758 A JP S61204758A
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- 230000004044 response Effects 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 8
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- 238000007796 conventional method Methods 0.000 description 7
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- 108091056924 miR-124 stem-loop Proteins 0.000 description 2
- 101100203600 Caenorhabditis elegans sor-1 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメイン・プロセッサとコ・プロセッサのインタ
ーフェイスに係シ、特にコ・プロセッサ命令を実行する
場合に、記憶装置からのオペランド・フェッチ、及び、
記憶装置への演算結果格納を高速に行なうのに好適な制
御方式に関する。
ーフェイスに係シ、特にコ・プロセッサ命令を実行する
場合に、記憶装置からのオペランド・フェッチ、及び、
記憶装置への演算結果格納を高速に行なうのに好適な制
御方式に関する。
メイン・プロセッサに基本演算処理機能を持たせ、シス
テムの必要に応じて、特殊演算機能をメイン・プロセッ
サの命令群を拡張する形でサポートするコ・プロセッサ
を具備することで達成する構成が増えているが、このイ
ンターフェイスにおいては、モトローラ６８０２０ユー
ザーズマ二ユアル（ＭＯＴＯＲＯＬＡ ６８０２０ Ｕ
ｓｅｒ’ｓ Ｍａｎｕａｌ ）（以下公知例１と称す）
に記載のように、コブロセツプ用オペ２／ドＢｅａｃｔ
時、記憶装置−メインプロセッサ、メインプロセッサ→
コグロセツサと２回のバスサイクルを必要とする方式で
は、メイン・プロセッサとコ・プロセッサのリンケージ
・タイムが大きくなってしまうという欠点かめる。
テムの必要に応じて、特殊演算機能をメイン・プロセッ
サの命令群を拡張する形でサポートするコ・プロセッサ
を具備することで達成する構成が増えているが、このイ
ンターフェイスにおいては、モトローラ６８０２０ユー
ザーズマ二ユアル（ＭＯＴＯＲＯＬＡ ６８０２０ Ｕ
ｓｅｒ’ｓ Ｍａｎｕａｌ ）（以下公知例１と称す）
に記載のように、コブロセツプ用オペ２／ドＢｅａｃｔ
時、記憶装置−メインプロセッサ、メインプロセッサ→
コグロセツサと２回のバスサイクルを必要とする方式で
は、メイン・プロセッサとコ・プロセッサのリンケージ
・タイムが大きくなってしまうという欠点かめる。
記憶装置へのアクセス・タイムか、メインプロセラサル
コプロセッサ間転送タイムに対し十分太きければコ・プ
ロセッサとのリンケージ・タイムはあまり問題にならな
いが、メモリのキャッシャ化、メモリ高速化に伴い、２
回のバスサイクルを必要とする方式では、高速化に限界
がある。
コプロセッサ間転送タイムに対し十分太きければコ・プ
ロセッサとのリンケージ・タイムはあまり問題にならな
いが、メモリのキャッシャ化、メモリ高速化に伴い、２
回のバスサイクルを必要とする方式では、高速化に限界
がある。
また、インテル アイニーピーエックス８６レフアレン
ス マニュアル（ＩＮ置 １ＡＰＸ８６ＦＬＥＦＥ）
ＬＥＮＣＥ ＭＡＮＵＡＬＩ （以下公知例２と称す
）に記載のコ・プロセッサの場合、コ・プロセッサかパ
スを占有するバス・マスクとなり、記憶装置からのデー
タ転送を行なっている。この方式を用いると１回のバス
サイクルでデータ転送が可能ではあるか、命令デコーダ
のハードウェアや実効アドレスの計算機構のハードウェ
ア等のメイン・プロセッサと共用できるハードウェアも
コ・プロセッサに具備する必要かあシ、さらに、パス・
マスクとなるためのバス・インターフェイス・ハードウ
ェアか必要となる欠点がある。公知例１のような命令ア
ーキテクチャの場合、コプロセッサのハードに約２倍に
増加してしまう。
ス マニュアル（ＩＮ置 １ＡＰＸ８６ＦＬＥＦＥ）
ＬＥＮＣＥ ＭＡＮＵＡＬＩ （以下公知例２と称す
）に記載のコ・プロセッサの場合、コ・プロセッサかパ
スを占有するバス・マスクとなり、記憶装置からのデー
タ転送を行なっている。この方式を用いると１回のバス
サイクルでデータ転送が可能ではあるか、命令デコーダ
のハードウェアや実効アドレスの計算機構のハードウェ
ア等のメイン・プロセッサと共用できるハードウェアも
コ・プロセッサに具備する必要かあシ、さらに、パス・
マスクとなるためのバス・インターフェイス・ハードウ
ェアか必要となる欠点がある。公知例１のような命令ア
ーキテクチャの場合、コプロセッサのハードに約２倍に
増加してしまう。
本発明の目的はメイン・プロセッサかコ・プロセッサを
起動する場合に、記憶装置とのデータ転送が必要なとき
のリンケージを高速に行なう方式を提供することにある
。
起動する場合に、記憶装置とのデータ転送が必要なとき
のリンケージを高速に行なう方式を提供することにある
。
本発明は、第１図（ａ）においてメインプロセッサ１が
コ・プロセッサ２を起動するとき、その演算のオペラン
ド・データか記憶装置３にある場合に、メイン・プロセ
ッサ１のアドレッシングにより記憶装置３からオペラン
ド・データをデータ・バス６上に読み出すバスブイクル
において、メイン・プロセッサからコ・プロセッサへの
制御信号ＤＴをアクティブとし、そのデータ・バス６上
のオペランド・データをコ・プロセッサ２に直接入力す
ることを特徴とする。そのプロトコルを第１図（ｂ）に
示す。また、演算結果オペランドの記憶装置３への格納
も、制御信号ＤＴにより、第１図（Ｃ）のプロトコルに
てコ・プロセッサ２より記憶装置３へ直接警込むことを
特徴とする。
コ・プロセッサ２を起動するとき、その演算のオペラン
ド・データか記憶装置３にある場合に、メイン・プロセ
ッサ１のアドレッシングにより記憶装置３からオペラン
ド・データをデータ・バス６上に読み出すバスブイクル
において、メイン・プロセッサからコ・プロセッサへの
制御信号ＤＴをアクティブとし、そのデータ・バス６上
のオペランド・データをコ・プロセッサ２に直接入力す
ることを特徴とする。そのプロトコルを第１図（ｂ）に
示す。また、演算結果オペランドの記憶装置３への格納
も、制御信号ＤＴにより、第１図（Ｃ）のプロトコルに
てコ・プロセッサ２より記憶装置３へ直接警込むことを
特徴とする。
以Ｆ、本発明の一実施例上説明する。第２図はシステム
構成であり、命令の解読、アドレス計算及び基本演算を
実行するメインプロセラ＋ｉ（以下ｍａｉｎ ｐｒｏｃ
ｅｓｓｏｒと称す）ｌ、浮動小数点演算を実行するコ・
プロセッサ（以下Ｃｏ −ｐｒｏｃｅｓｓｏｒと称す）
２ 、 Ｍａｉｎ−Ｐｒｏｃｅｓ’ｓｏｒ １及びｃ
ｏ・Ｐｒｏｃｅｓｓｏｒ ２のマイクロ命令及び汎用デ
ータを格納する記憶装置（以下Ｍｅｍｏｒｙ と称す
）３゜これらを相互に接続するアドレス パス（Ａｄｄ
ｒｅｓｓＢｕｓ）５．データ バス（Ｄａｔａ Ｂｕｓ
ｔ ６ 、 ：７ントロール パス（Ｃｏｎｔｒｏｌ
Ｂｕｓ ） ？ 、バス占有制御を行なうバス コン
トローラ（ＢｕｓＣｏｎｔｒｏｌｌｅｒ； ＢＣと略す
）８．ｌ１０１０゜工１０１０とＭｅｍｏｒｙ ３ （
Ｄデータ転送を行ナウＩ１０プロセッサ（Ｐｒｏｃｅｓ
ｓｏｒ ） ９ 、 Ｍａｉｎ −Ｐｒｏｃｅｓｓｏｒ
ｌからＣｏ−ｐｒｏｃｅｓｓｏｒ ２への専用制御線
ＤＴ４．アドレスをデコードしてＣｏ−Ｐｒｏｃｅｓｓ
ｏｒ ２のセレクト信号を生成するデコーダ（Ｄｅｃｏ
ｄｅｒ ）１１より構成される。Ｍａｉｎ−ｐｒｏｃｅ
ｓｓｏｒ １及びＩ／Ｑ −ｐｒｏｃｅｓｓｏｒ ９は
バス・−’１スタとなるが、Ｃｏ−ｐｒｏｃｅｓｓｏｒ
２ ＃Ｍｅｍｏｒｙ３及びＢＯ２はスレーブ動作のみ
行なう。
構成であり、命令の解読、アドレス計算及び基本演算を
実行するメインプロセラ＋ｉ（以下ｍａｉｎ ｐｒｏｃ
ｅｓｓｏｒと称す）ｌ、浮動小数点演算を実行するコ・
プロセッサ（以下Ｃｏ −ｐｒｏｃｅｓｓｏｒと称す）
２ 、 Ｍａｉｎ−Ｐｒｏｃｅｓ’ｓｏｒ １及びｃ
ｏ・Ｐｒｏｃｅｓｓｏｒ ２のマイクロ命令及び汎用デ
ータを格納する記憶装置（以下Ｍｅｍｏｒｙ と称す
）３゜これらを相互に接続するアドレス パス（Ａｄｄ
ｒｅｓｓＢｕｓ）５．データ バス（Ｄａｔａ Ｂｕｓ
ｔ ６ 、 ：７ントロール パス（Ｃｏｎｔｒｏｌ
Ｂｕｓ ） ？ 、バス占有制御を行なうバス コン
トローラ（ＢｕｓＣｏｎｔｒｏｌｌｅｒ； ＢＣと略す
）８．ｌ１０１０゜工１０１０とＭｅｍｏｒｙ ３ （
Ｄデータ転送を行ナウＩ１０プロセッサ（Ｐｒｏｃｅｓ
ｓｏｒ ） ９ 、 Ｍａｉｎ −Ｐｒｏｃｅｓｓｏｒ
ｌからＣｏ−ｐｒｏｃｅｓｓｏｒ ２への専用制御線
ＤＴ４．アドレスをデコードしてＣｏ−Ｐｒｏｃｅｓｓ
ｏｒ ２のセレクト信号を生成するデコーダ（Ｄｅｃｏ
ｄｅｒ ）１１より構成される。Ｍａｉｎ−ｐｒｏｃｅ
ｓｓｏｒ １及びＩ／Ｑ −ｐｒｏｃｅｓｓｏｒ ９は
バス・−’１スタとなるが、Ｃｏ−ｐｒｏｃｅｓｓｏｒ
２ ＃Ｍｅｍｏｒｙ３及びＢＯ２はスレーブ動作のみ
行なう。
まｆｃＤＴ４は、Ｍｅｍｏｒｙ３とｃｏ−ｐｒｏｃｅｓ
ｓｏｒ２とのデータ転送ｉＭａｉｎ−ｐｒｏｃｅｓｓｏ
ｒ ｌが行なわせるための制御線であシ後述される。
ｓｏｒ２とのデータ転送ｉＭａｉｎ−ｐｒｏｃｅｓｓｏ
ｒ ｌが行なわせるための制御線であシ後述される。
Ｍａｉｎ−ｐ ｒｏｃｅｓｓｏｒ １の構成を第３図に
示す。
示す。
読み出しデータレジスタ（１ｌｅｃｄ ｌ）ａｔａｆｌ
ｅｇｉｓｔｅｒ ） １０１ （ＲＤＲと略す）は１）
ａｔａ１３ｕｓ６からの入力データ・レジスタであり、
Ｍｅｍｏｒｙ３のマクロ命令及び演算データが入力され
る。インストラクション デコーダ （Ｉｎ５ｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒｉｌ Ｏ３
は、マクロ命令ｉＲ，ＤＲＩ０１より受は取シ、マイク
ロ・プログラムの先頭アドレスを生成する。コントロー
ラ＜ Ｃｏｎｔｒｏｌｌｅｒ） １０４ （Ｃ０ＮＴと
略す）は、命令デコーダ（ｌＮ５ＤＥＣ）１０３より生
成されるマイクロ・プログラムの先頭アドレスを受は取
シ、マイクロ・プログラム方式にて内部制御信号及び（
：：ｏｎｔｒｏｌ １３ｕｓ ７に出力する外部制御信
号及びＣｏ−ｐｒｏｃｅｓｓｏｒ ２へのデータ転送）
１−リ御信号ＤＴ４に生成する。ウェイト コントロー
ラ（Ｗａｉｔ Ｃｏｎｔｒｏｌｌｅｒ ） １０２ （
ＷＣＴＬと略す）は、１ｌｙｌａｉｎ −ｐ ｒｏｃｅ
ｓｓｏｒ ｌの外部アクセスに対する応答待ち制御機構
であシ、アクセスの終了音Ｃ０ＮＴ１０４に報告する。
ｅｇｉｓｔｅｒ ） １０１ （ＲＤＲと略す）は１）
ａｔａ１３ｕｓ６からの入力データ・レジスタであり、
Ｍｅｍｏｒｙ３のマクロ命令及び演算データが入力され
る。インストラクション デコーダ （Ｉｎ５ｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒｉｌ Ｏ３
は、マクロ命令ｉＲ，ＤＲＩ０１より受は取シ、マイク
ロ・プログラムの先頭アドレスを生成する。コントロー
ラ＜ Ｃｏｎｔｒｏｌｌｅｒ） １０４ （Ｃ０ＮＴと
略す）は、命令デコーダ（ｌＮ５ＤＥＣ）１０３より生
成されるマイクロ・プログラムの先頭アドレスを受は取
シ、マイクロ・プログラム方式にて内部制御信号及び（
：：ｏｎｔｒｏｌ １３ｕｓ ７に出力する外部制御信
号及びＣｏ−ｐｒｏｃｅｓｓｏｒ ２へのデータ転送）
１−リ御信号ＤＴ４に生成する。ウェイト コントロー
ラ（Ｗａｉｔ Ｃｏｎｔｒｏｌｌｅｒ ） １０２ （
ＷＣＴＬと略す）は、１ｌｙｌａｉｎ −ｐ ｒｏｃｅ
ｓｓｏｒ ｌの外部アクセスに対する応答待ち制御機構
であシ、アクセスの終了音Ｃ０ＮＴ１０４に報告する。
ＡＬＵ１０５は基本論理演算及び算術演ｇｔ−行なう。
レジスタ（ｌ（、ｅｇｉｓｔｅｒ ｌ ｌ ０８ （Ｒ
と略す）は汎用レジスタでマクロ命令で指定可能なレジ
スタでおる。ワーク レジスタ（Ｗｏｒｋ ｌｅｇｉｓ
ｔｅｒ ） ｌ Ｏ９（ＷＫと略す）は、マクロ館令′
ｊｔ笑行するための一時的な記憶に使用するレジスタで
ある。プログラム カウンタ（ｐ ｒｏｇｒａｍ Ｃｏ
ｕｎｔｅｒ ） ｌ ｌ Ｑ（ＰＣと略す）はマクロ
命令を７エツチするためのポインタである。メモリ ア
ドレス レジスタ（Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｑ
ｅｇｉｓｔｅｒ ） ｌ ０７（ＭＡＲと略す）は、Ａ
ｄｄｒｅｓｓ Ｂｕｓ ５への出力用レジスタである。
と略す）は汎用レジスタでマクロ命令で指定可能なレジ
スタでおる。ワーク レジスタ（Ｗｏｒｋ ｌｅｇｉｓ
ｔｅｒ ） ｌ Ｏ９（ＷＫと略す）は、マクロ館令′
ｊｔ笑行するための一時的な記憶に使用するレジスタで
ある。プログラム カウンタ（ｐ ｒｏｇｒａｍ Ｃｏ
ｕｎｔｅｒ ） ｌ ｌ Ｑ（ＰＣと略す）はマクロ
命令を７エツチするためのポインタである。メモリ ア
ドレス レジスタ（Ｍｅｍｏｒｙ Ａｄｄｒｅｓｓ Ｑ
ｅｇｉｓｔｅｒ ） ｌ ０７（ＭＡＲと略す）は、Ａ
ｄｄｒｅｓｓ Ｂｕｓ ５への出力用レジスタである。
ライト データ レジスタ（Ｗｒｉｔｅ １）ａｔａ
Ｒｅｇｉｓｔｅｒ ） １０６ （ＷＤＲと略す）は］
）ａｔａ Ｂｕｓ ６への出力用レジスタである。
Ｒｅｇｉｓｔｅｒ ） １０６ （ＷＤＲと略す）は］
）ａｔａ Ｂｕｓ ６への出力用レジスタである。
Ｃ０ＮＴｌ Ｏ４の構成を第４図に示す。セレクト（５
ｅｌｅｃｔ ｌ １２１ （８ＥＬと略す）はｌＮ８Ｄ
ＥＣ１０３より入力されたマイクロプログラムの先頭ア
ドレス、現実行マイクロ命令によるジャンプ・アドレス
及び現実行マイクロの次のアドレスのうち１つ全選択す
る。コントロール ストレージアトｖス（Ｃｏｎｔｒｏ
ｌ ３ｔｏｒａｇｅ Ａａａｒｅｓｓ ） １２２は５
ＥＬＬ ２１の出力アドレスをラッチしておくためのレ
ジスタであシ、これによｌ） ＣｏｎｔｒｏｌＳｔｏｒ
ａｇｅ １２３ （ＣＳと略称すル）カ読ミ出すれる
。マイクロ インストラクション レジスタ（Ｍｉｃｒ
ｏ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒｌ ｌ
２４（ＭＩＲと略す）は０８１２３から読み出され九
マイクロ命令金ラッチするためのレジスタであシ、マイ
クロ命令はジャンプ・アドレス、イミデイエイトデータ
（ＩＭと略す）を含む。デコーダ（１）ｅｃｏｄｅｒ）
１２５はＭＩＲ１２４及び外部アクセス応答により、
制御信号を生成する。ダイレクト トラフ、Ｘ、７ア
フラグ（］）ｉｒｅｃｔ ’ｐｒａｎｓｆｅｒＦｌａｇ
） １２７ （ＤＴＦと略す）はマイクロ命令によｐ
、Ｍｅｍｏｒｙ ３とＣｏ−ｐｒｏｃｅｓｓｏｒ ２
とのデータ転送を直接性なうサイクルに入るときセット
される。ＤＴＦＩ ２７出力はＤＴＩ通して、Ｃｏ−Ｐ
ｒｏｃｅｓｓｏｒ２に入力される。コントロールストレ
ージ アドレス インクリメンタ（Ｃｏｎｔｒｏｌ Ｓ
ｔｏｒａｇｅ Ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔｅ
ｒ１１２６（ＩＮＣと略す）は現実行アドレスを次のア
ドレスに更新するための演算器である。
ｅｌｅｃｔ ｌ １２１ （８ＥＬと略す）はｌＮ８Ｄ
ＥＣ１０３より入力されたマイクロプログラムの先頭ア
ドレス、現実行マイクロ命令によるジャンプ・アドレス
及び現実行マイクロの次のアドレスのうち１つ全選択す
る。コントロール ストレージアトｖス（Ｃｏｎｔｒｏ
ｌ ３ｔｏｒａｇｅ Ａａａｒｅｓｓ ） １２２は５
ＥＬＬ ２１の出力アドレスをラッチしておくためのレ
ジスタであシ、これによｌ） ＣｏｎｔｒｏｌＳｔｏｒ
ａｇｅ １２３ （ＣＳと略称すル）カ読ミ出すれる
。マイクロ インストラクション レジスタ（Ｍｉｃｒ
ｏ Ｉｎ５ｔｒｕｃｔｉｏｎ Ｒｅｇｉｓｔｅｒｌ ｌ
２４（ＭＩＲと略す）は０８１２３から読み出され九
マイクロ命令金ラッチするためのレジスタであシ、マイ
クロ命令はジャンプ・アドレス、イミデイエイトデータ
（ＩＭと略す）を含む。デコーダ（１）ｅｃｏｄｅｒ）
１２５はＭＩＲ１２４及び外部アクセス応答により、
制御信号を生成する。ダイレクト トラフ、Ｘ、７ア
フラグ（］）ｉｒｅｃｔ ’ｐｒａｎｓｆｅｒＦｌａｇ
） １２７ （ＤＴＦと略す）はマイクロ命令によｐ
、Ｍｅｍｏｒｙ ３とＣｏ−ｐｒｏｃｅｓｓｏｒ ２
とのデータ転送を直接性なうサイクルに入るときセット
される。ＤＴＦＩ ２７出力はＤＴＩ通して、Ｃｏ−Ｐ
ｒｏｃｅｓｓｏｒ２に入力される。コントロールストレ
ージ アドレス インクリメンタ（Ｃｏｎｔｒｏｌ Ｓ
ｔｏｒａｇｅ Ａｄｄｒｅｓｓ ｉｎｃｒｅｍｅｎｔｅ
ｒ１１２６（ＩＮＣと略す）は現実行アドレスを次のア
ドレスに更新するための演算器である。
次にＣｏ −Ｐｒｏｃｅｓｓｏｒ２の構成上第５図に示
す。
す。
ｊ’ｆｆ／ド レジスタ（Ｃｏｍｍａｎｄ Ｒｅｇｉｓ
ｔｅｒ ）２０１（ＣＭＤＲと略す）はＭａｉｎ−ｐｒ
ｏｃｅｓｓｏｒ １から５の演算命令を受けつける入力
レジスタでデコーダ（］）ｅｃｏｄｅｒ ） ２０ Ｂ
の信号により、入力される。オペランド レジスタ（０
ｐｅｒａｎｄ１（、ｅｇｉｓｔｅｒ ） ２０５ （０
ＰＤＲと略す）は演算オペランドの入力レジスタであり
、］）ｅｃｏｄｅｒ ２０８の出力信号２１６ｔたは
信号２１４の論理和がアクティブのとき入力される。コ
ントローラ（Ｃｏｎｔｒｏｌ ｌｅｒ ） ２ Ｇ ４
（ＣＣ０ＮＴと略す）は、ＣＭＤＲ２０１より渡され
る信号２０３により内部制御信号及びＣｏｎｔｒｏｌ
１３ｕｓ ７に出力する外部制御信号及びオペランド入
力待ちの状態を表わす信号２１２とオペランド出力待ち
の状態を表わす信号２１３’ｉ生成する。信号２１２が
アクティブかつ信号ＤＴ４がアクティブでＣｏｎｔｒｏ
ｌ Ｂｕｓ７上のリード・アクセスまたはライト・アク
セスの応答信号）（ａｃｋ７’がアクティブになったと
き０ＰＤＲ２０５はｐａｔａ Ｂｕｓ６上のブータラ入
力中る。ま比信号２１３かアクティブかつ信号ＤＴ４が
アクティブ゛のとき、Ｗｒｉｔｅ １）ａｔａ Ｒｅｇ
ｉｓｔｅｒ２０６（ＣＷＤ几と略す）のデータがｐａｔ
ａ １３ｕｓＧ上に出力される。１ｆｔ−１］）ｅｃｏ
ｄｅｒ ２０８の出力信号２１７によってもＣＷＤＲ
２０６はデータを出力する。ＣＡＬＵ２０７は浮動小数
点演算を行なうための演算器である。 ｃｏ −ｐｒｏ
ｃｅｓｓｏｒｌｅｇｉ ５ｔｅｒ ２０９ （Ｃ几と略
す）はマクロ命令によ）オペランドとして指定できる汎
用レジスタでアル。コ・プロセッサ ワーク レジスタ
（Ｃｏ −ｐｒｏｃｅｓｓｏｒ Ｗｏｒｋ Ｒｅｇｉｓ
ｔｅｒ ） ２１０はＣＭＤＲ２０１に入力されるコ
マンド′に実行中、一時的にデータの記憶を行なうため
のレジスタである。
ｔｅｒ ）２０１（ＣＭＤＲと略す）はＭａｉｎ−ｐｒ
ｏｃｅｓｓｏｒ １から５の演算命令を受けつける入力
レジスタでデコーダ（］）ｅｃｏｄｅｒ ） ２０ Ｂ
の信号により、入力される。オペランド レジスタ（０
ｐｅｒａｎｄ１（、ｅｇｉｓｔｅｒ ） ２０５ （０
ＰＤＲと略す）は演算オペランドの入力レジスタであり
、］）ｅｃｏｄｅｒ ２０８の出力信号２１６ｔたは
信号２１４の論理和がアクティブのとき入力される。コ
ントローラ（Ｃｏｎｔｒｏｌ ｌｅｒ ） ２ Ｇ ４
（ＣＣ０ＮＴと略す）は、ＣＭＤＲ２０１より渡され
る信号２０３により内部制御信号及びＣｏｎｔｒｏｌ
１３ｕｓ ７に出力する外部制御信号及びオペランド入
力待ちの状態を表わす信号２１２とオペランド出力待ち
の状態を表わす信号２１３’ｉ生成する。信号２１２が
アクティブかつ信号ＤＴ４がアクティブでＣｏｎｔｒｏ
ｌ Ｂｕｓ７上のリード・アクセスまたはライト・アク
セスの応答信号）（ａｃｋ７’がアクティブになったと
き０ＰＤＲ２０５はｐａｔａ Ｂｕｓ６上のブータラ入
力中る。ま比信号２１３かアクティブかつ信号ＤＴ４が
アクティブ゛のとき、Ｗｒｉｔｅ １）ａｔａ Ｒｅｇ
ｉｓｔｅｒ２０６（ＣＷＤ几と略す）のデータがｐａｔ
ａ １３ｕｓＧ上に出力される。１ｆｔ−１］）ｅｃｏ
ｄｅｒ ２０８の出力信号２１７によってもＣＷＤＲ
２０６はデータを出力する。ＣＡＬＵ２０７は浮動小数
点演算を行なうための演算器である。 ｃｏ −ｐｒｏ
ｃｅｓｓｏｒｌｅｇｉ ５ｔｅｒ ２０９ （Ｃ几と略
す）はマクロ命令によ）オペランドとして指定できる汎
用レジスタでアル。コ・プロセッサ ワーク レジスタ
（Ｃｏ −ｐｒｏｃｅｓｓｏｒ Ｗｏｒｋ Ｒｅｇｉｓ
ｔｅｒ ） ２１０はＣＭＤＲ２０１に入力されるコ
マンド′に実行中、一時的にデータの記憶を行なうため
のレジスタである。
ＣＣ０ＮＴ２０４の構成を第６図に示す。
ＣＣ０ＮＴ２０４はマイクロ・プログラム方式のコント
ローラであり、ＣＭＤＢ、２０１からのコマンドは、こ
のマイクロ・プログラムの先頭アドレスに対応している
。８ＥＬ２２１．Ｃ８ＡＲ１２２゜Ｃ８２２３，ＭＩＲ
，２２４，ｌＮＣ２２６は、第４図の５ＥＬ１２１．Ｃ
８ＡＲ１２２，Ｃ８１２３゜ｋｌ ＩＲ１２４，ｌＮＣ
１２６にそれぞれ対応し、同等の機能を持つものでめる
。Ｄｅｃｏｄｅｒ ２２５は、ＭＩ几２２４の出力及
び応答信号ＸａＣｋ７’により内部制御信号及びＣｏｎ
ｔｒｏｌ １３ｕｓ ７の出力を生成すると共にオペラ
ンド入力待ちフラグ２２７（ＯＴ几と称す）とオペ２７
ド出力待ち７ラグ２２８（ＯＴＷと称す］とコマンド実
行中上表わすフラグ２２９（ＢＵ８Ｙと称す）のセット
及びクリアの制御も行なう。ＢＵ８Ｙ２２９がＯＮのと
きコマンドの書込応答を出もず、次のコマンドの受付を
待九せる（ｗａｉｔ）。
ローラであり、ＣＭＤＢ、２０１からのコマンドは、こ
のマイクロ・プログラムの先頭アドレスに対応している
。８ＥＬ２２１．Ｃ８ＡＲ１２２゜Ｃ８２２３，ＭＩＲ
，２２４，ｌＮＣ２２６は、第４図の５ＥＬ１２１．Ｃ
８ＡＲ１２２，Ｃ８１２３゜ｋｌ ＩＲ１２４，ｌＮＣ
１２６にそれぞれ対応し、同等の機能を持つものでめる
。Ｄｅｃｏｄｅｒ ２２５は、ＭＩ几２２４の出力及
び応答信号ＸａＣｋ７’により内部制御信号及びＣｏｎ
ｔｒｏｌ １３ｕｓ ７の出力を生成すると共にオペラ
ンド入力待ちフラグ２２７（ＯＴ几と称す）とオペ２７
ド出力待ち７ラグ２２８（ＯＴＷと称す］とコマンド実
行中上表わすフラグ２２９（ＢＵ８Ｙと称す）のセット
及びクリアの制御も行なう。ＢＵ８Ｙ２２９がＯＮのと
きコマンドの書込応答を出もず、次のコマンドの受付を
待九せる（ｗａｉｔ）。
第７図はデータの転送モードの徳別とそのモードにおけ
る信号ＤＴ４のＯＮ、０ＦＦｔ−示すものテメシ、コ・
プロセッサ命令のオペランド転送のみ、ＤＴ４ｔ−ＯＮ
に制御していることを示す。本制御は全てメインプロセ
ッサのマイクロプログラムが行うが、詳細手順について
は第８図に記述される。
る信号ＤＴ４のＯＮ、０ＦＦｔ−示すものテメシ、コ・
プロセッサ命令のオペランド転送のみ、ＤＴ４ｔ−ＯＮ
に制御していることを示す。本制御は全てメインプロセ
ッサのマイクロプログラムが行うが、詳細手順について
は第８図に記述される。
′ 以上のようなハードウェアにて、Ｍａｉｎ−ｐｒｏ
ｃｅｓｓｏｒ １かメモリ間接アドレッシングのオペラ
ンドの受は渡しｔ持つＳＩＮ関数演算のコ・プロセッサ
命令をフェッチしに場会のマイクロプログラムを第８図
に示す。■はＭＩＲ１２４のＩＭｋＭＡＲ１０７にセッ
トするものであシ、１ＭはＣｏ−ｐｒｏｃｅｓｓｏｒ２
のＣＭＤＢ、２０１のアドレスである。■ではＭＩＲ，
１２４のＩ Ｍｔ−ＷＤ Ｒ１０６にセットし、Ｃｏｎ
ｔｒｏｌ Ｂｕｓ ７上のＷｒｉｔｅ信号ｔＯＮする。
ｃｅｓｓｏｒ １かメモリ間接アドレッシングのオペラ
ンドの受は渡しｔ持つＳＩＮ関数演算のコ・プロセッサ
命令をフェッチしに場会のマイクロプログラムを第８図
に示す。■はＭＩＲ１２４のＩＭｋＭＡＲ１０７にセッ
トするものであシ、１ＭはＣｏ−ｐｒｏｃｅｓｓｏｒ２
のＣＭＤＢ、２０１のアドレスである。■ではＭＩＲ，
１２４のＩ Ｍｔ−ＷＤ Ｒ１０６にセットし、Ｃｏｎ
ｔｒｏｌ Ｂｕｓ ７上のＷｒｉｔｅ信号ｔＯＮする。
■ではステップ■のライト・アクセスに対するＣｏｎｔ
ｒｏｌ Ｂｕｓ７上の応答信号ＸａＣｋ７’の受は付は
後、実効アドレスの計算データのアドレス’ｋＭＡＲ，
１０７にセットし、Ｃｏｎｔｒｏｌ Ｂｕｓ ７上のＲ
ｅａｄ信号をＯＮする。■ではステップ■のリード・ア
クセスの応答信号）（ａｃｋ７’の受は付は後、ＲＤＲ
ＩＯＩと几１０８の１つＲＯと’ｋＡＬＵ１０５により
加算しＭ１％１０７にセットし九後３ｅａｄ信号會ＯＮ
Ｌ、、ＤＴＦ１２７ｔ−セットする。■ではステップ■
での応答信号）（ａｃｋ７’ｌｒ受は付は後ＤＴＰ １
２７ｔクリアする。
ｒｏｌ Ｂｕｓ７上の応答信号ＸａＣｋ７’の受は付は
後、実効アドレスの計算データのアドレス’ｋＭＡＲ，
１０７にセットし、Ｃｏｎｔｒｏｌ Ｂｕｓ ７上のＲ
ｅａｄ信号をＯＮする。■ではステップ■のリード・ア
クセスの応答信号）（ａｃｋ７’の受は付は後、ＲＤＲ
ＩＯＩと几１０８の１つＲＯと’ｋＡＬＵ１０５により
加算しＭ１％１０７にセットし九後３ｅａｄ信号會ＯＮ
Ｌ、、ＤＴＦ１２７ｔ−セットする。■ではステップ■
での応答信号）（ａｃｋ７’ｌｒ受は付は後ＤＴＰ １
２７ｔクリアする。
次に、Ｃｏ−ｐｒｏｃｅｓｓｏｒ２０マイクロ・プログ
ラムを第９図に示す。本プログラムは、メインプロセッ
サの前記ステップ■により起動される。■ではＢＵ８Ｙ
２２９とＯＴ几２２７がセットされ、ＤＴ４及びＸ ａ
ｃｋ応答信号７′がアクティブになることにより０ＰＤ
Ｒ２０５に１）ａｔａ ＢｕｓＳ上のデータが０ＰＤＲ
２０５に入力されると共にＯＴＲ。
ラムを第９図に示す。本プログラムは、メインプロセッ
サの前記ステップ■により起動される。■ではＢＵ８Ｙ
２２９とＯＴ几２２７がセットされ、ＤＴ４及びＸ ａ
ｃｋ応答信号７′がアクティブになることにより０ＰＤ
Ｒ２０５に１）ａｔａ ＢｕｓＳ上のデータが０ＰＤＲ
２０５に入力されると共にＯＴＲ。
２２７はクリアされ、０ＰＤＲ，２０５の演算オペラン
ドはＣＷＫ２１０の１つＣＷ Ｋ ｏヘセットされる。
ドはＣＷＫ２１０の１つＣＷ Ｋ ｏヘセットされる。
■ではＣＷＫｏ Ｏ８ＩＮ演算が行なわれ、結果がＣＷ
Ｋ １にセットされる。■ではＣＷｌのデ−夕の正規
化が行われ、ＣＲ２０９の１つＣＲ（１ヘセツトされ、
ＢＵ８Ｙ２２９がクリアされる。
Ｋ １にセットされる。■ではＣＷｌのデ−夕の正規
化が行われ、ＣＲ２０９の１つＣＲ（１ヘセツトされ、
ＢＵ８Ｙ２２９がクリアされる。
以上のＭａ ｉｎ −ｐ ｒｏｃｅｓｓｏｒ ｌ及びＣ
ｏ−Ｐｒｏｃｅｓｓｏｒ ２のマイクロ・プログラムに
より１つのマクロ命令が実行され、結果がＣｏ −ｐ
ｒｏｃｅｓｓｏｒ ２のＣＲ２０９の１つにセットされ
る。
ｏ−Ｐｒｏｃｅｓｓｏｒ ２のマイクロ・プログラムに
より１つのマクロ命令が実行され、結果がＣｏ −ｐ
ｒｏｃｅｓｓｏｒ ２のＣＲ２０９の１つにセットされ
る。
前記演算結果’ｋ ＣＲａからＭｅｍｏｒｙ３へ転送す
るマクロ命令（ＳＴＯ几Ｅ命令）に対するＭａｉｎ−ｐ
ｒｏｃｅｓｓｏｒ ｌのマイクロプログラムを第１０図
に示す。■、■によりコマンド７ｊｉＣｏ −ｐ ｒｏ
ｃｅｓｓｏｒ ２に入力され、■ではその応答を受は付
は後、演算結果万ペラ／ドの実効アドレスＲＯがＭＡＲ
１０７にセットされ、Ｗｒｉｔｅ信号’ｔＯＮＬ、ＤＴ
Ｆ１２７がセットされる。■ではステップ■のアクセス
の応答Ｘａｃｋ７’ ｉ受は付は後、ＤＴＦ１２７ｔ−
クリアする。
るマクロ命令（ＳＴＯ几Ｅ命令）に対するＭａｉｎ−ｐ
ｒｏｃｅｓｓｏｒ ｌのマイクロプログラムを第１０図
に示す。■、■によりコマンド７ｊｉＣｏ −ｐ ｒｏ
ｃｅｓｓｏｒ ２に入力され、■ではその応答を受は付
は後、演算結果万ペラ／ドの実効アドレスＲＯがＭＡＲ
１０７にセットされ、Ｗｒｉｔｅ信号’ｔＯＮＬ、ＤＴ
Ｆ１２７がセットされる。■ではステップ■のアクセス
の応答Ｘａｃｋ７’ ｉ受は付は後、ＤＴＦ１２７ｔ−
クリアする。
このＳＴＯ几Ｅ命令に対応するＣｏ −Ｐｒｏｃｅｓｓ
ｏｒ２のマイクロ・プログラムを第１１図に示す。■で
はＢＵＳＹ２２９ ｔセｙ ） Ｌ、ＣＲｏ Ｏｆ
ｌ ’（ｊ”ＣＷＤ几２０６にセットし、０ＴＷ２２８
ｔ−セットする。ＤＴ４かアクティブでＣＷＤＲ２０６
のデータは、１）ａｔａ Ｂｕｓ ６に出力され、Ｘａ
Ｃｋ７’の応答信号かアクティブになることで、０ＴＷ
２２８をクリアする。■ではＢＵＳＹ２２９にクリアす
る。
ｏｒ２のマイクロ・プログラムを第１１図に示す。■で
はＢＵＳＹ２２９ ｔセｙ ） Ｌ、ＣＲｏ Ｏｆ
ｌ ’（ｊ”ＣＷＤ几２０６にセットし、０ＴＷ２２８
ｔ−セットする。ＤＴ４かアクティブでＣＷＤＲ２０６
のデータは、１）ａｔａ Ｂｕｓ ６に出力され、Ｘａ
Ｃｋ７’の応答信号かアクティブになることで、０ＴＷ
２２８をクリアする。■ではＢＵＳＹ２２９にクリアす
る。
第１２図は、第８図、第９図の制（Ｉ１１７Ｃ１−に対
応するタイムチャートであシ、（ａ）は従来方式（公知
例１）で（ｂ）は本方式によるタイムチャートである。
応するタイムチャートであシ、（ａ）は従来方式（公知
例１）で（ｂ）は本方式によるタイムチャートである。
本発明方式では従来方式の２倍の速度でオペランド入力
可能であシ、コマンド入力及びｍａｉｎ−ｐｒｏｃｅｓ
ｓｏｒ ｌの実効アドレス計算のためのデータ・フェ
ッチを含めても、１．３倍である。史に、フローティン
グ演舞０等でもつとも多く便用されるレジスタ間接アド
レッシングモードのメモリオペランド、かつ、倍ａ度演
算においては従来方式では、コマンド転送＋（メそす読
出し＋オペランド転送）Ｘ２で５回のバスサイクル袂に
対し、本発明ではコマンド転送＋オペランド転送×２で
３回のバスサイクルで済み、１．６倍の性能向上となる
。
可能であシ、コマンド入力及びｍａｉｎ−ｐｒｏｃｅｓ
ｓｏｒ ｌの実効アドレス計算のためのデータ・フェ
ッチを含めても、１．３倍である。史に、フローティン
グ演舞０等でもつとも多く便用されるレジスタ間接アド
レッシングモードのメモリオペランド、かつ、倍ａ度演
算においては従来方式では、コマンド転送＋（メそす読
出し＋オペランド転送）Ｘ２で５回のバスサイクル袂に
対し、本発明ではコマンド転送＋オペランド転送×２で
３回のバスサイクルで済み、１．６倍の性能向上となる
。
第１３図はＮ１，１０図、あ１１図の制御フローに対応
するタイムチャートであり、（ａ）は従来方式（公知例
１）のタイムチャート、（ｂ）は本発明方式によるタイ
ムチャートである。第１２図と同様、本発明方式では従
来方式の２倍の速度でオペランド出力可能である。
するタイムチャートであり、（ａ）は従来方式（公知例
１）のタイムチャート、（ｂ）は本発明方式によるタイ
ムチャートである。第１２図と同様、本発明方式では従
来方式の２倍の速度でオペランド出力可能である。
以上のように、本発明によれば、コプロセッサに、実効
アドレス計算機構、バスマスタ用インターフェイスハー
ドウェア等を追加することなく、記憶装置からコ・プロ
セッサへのオペランド・データ転送及びコ・プロセッサ
から記憶装置への演算結果データ転送を、従来方式の約
２倍の速度にせしめることができると共に、バスの使用
ヲ１７２に低減することか可能である。
アドレス計算機構、バスマスタ用インターフェイスハー
ドウェア等を追加することなく、記憶装置からコ・プロ
セッサへのオペランド・データ転送及びコ・プロセッサ
から記憶装置への演算結果データ転送を、従来方式の約
２倍の速度にせしめることができると共に、バスの使用
ヲ１７２に低減することか可能である。
第１図は本発明の桐成とデータ受渡しのプロトコルを示
す図、第２図は本発明の実施例のハードウェア構成図、
第３図は本発明のＭａｉｎ−ｐｒｏｃｅｓｓｏｒのハ
ドウエア構成図、第４図は本発明のＭａｉｎ −ｐ ｒ
ＯｃｅｓｓＯｒのＣｏｎｔｒｏｌｌｅｒのハードウェア
構成図、第５図は本発明のｃｏ −ｐｒｏｃｅｓｓｏｒ
のハードウェア構成図、第６図は本発明のＣＯ−ｐｒｏ
ｃｅｓｓｏｒの（：ｏｏｔｒｏｌｌｅｒのハードウェア
構成図、第７図は本発明のＭａｉｎ −ｐ ｒｏｃｅｓ
ｓｏｒからｃｏ −ｐｒｏｃｅｓｓｏｒへの制御信号の
説明図、第８図は本発明のＭａｉｎ −ｐ ｒｏｃｅｓ
ｓｏｒのｃｏ −ｐｒｏｃｅｓｓｏｒの起動及びオペラ
ンド入力の制御フローの説明図、第９図は本発明のＣｏ
−ｐｒｏｃｅｓｓｏｒのオペランド受取の制御フロー
の説明図、第１０図は本発明のＭａｉｎ −ｐｒｏｃｅ
ｓｓｏｒのＣｏ−ｐｒｏｃｅｓｓｏｒの起動及びオペラ
ンドのメモリ格納の制御フローの説明図、第１１図は本
発明のＣＯ−ｐｒｏｃｅｓｓｏｒ：のオペランド出力の
制御フローの説明図、第１２図はｃｏ −ｐ ｒｏｃｅ
ｓｓｏｒへのオペランド入力の従来方式と本発明方式の
性能比較の説明図、第１３図はＣｏ −ｐｒｏｃｅｓｓ
ｏｒからメモリへのオペランド格納の従来方式と本発明
方式の性第１ｚ （ζ） １ｆＪＩ 匿 （ｂ） 第１ｚ （り 第２図 第３ 図 第４ｚ 第５の 第６図 第ｇ図 第９ 図 第１１の 第１２図 （ｄン ａｃＫ
す図、第２図は本発明の実施例のハードウェア構成図、
第３図は本発明のＭａｉｎ−ｐｒｏｃｅｓｓｏｒのハ
ドウエア構成図、第４図は本発明のＭａｉｎ −ｐ ｒ
ＯｃｅｓｓＯｒのＣｏｎｔｒｏｌｌｅｒのハードウェア
構成図、第５図は本発明のｃｏ −ｐｒｏｃｅｓｓｏｒ
のハードウェア構成図、第６図は本発明のＣＯ−ｐｒｏ
ｃｅｓｓｏｒの（：ｏｏｔｒｏｌｌｅｒのハードウェア
構成図、第７図は本発明のＭａｉｎ −ｐ ｒｏｃｅｓ
ｓｏｒからｃｏ −ｐｒｏｃｅｓｓｏｒへの制御信号の
説明図、第８図は本発明のＭａｉｎ −ｐ ｒｏｃｅｓ
ｓｏｒのｃｏ −ｐｒｏｃｅｓｓｏｒの起動及びオペラ
ンド入力の制御フローの説明図、第９図は本発明のＣｏ
−ｐｒｏｃｅｓｓｏｒのオペランド受取の制御フロー
の説明図、第１０図は本発明のＭａｉｎ −ｐｒｏｃｅ
ｓｓｏｒのＣｏ−ｐｒｏｃｅｓｓｏｒの起動及びオペラ
ンドのメモリ格納の制御フローの説明図、第１１図は本
発明のＣＯ−ｐｒｏｃｅｓｓｏｒ：のオペランド出力の
制御フローの説明図、第１２図はｃｏ −ｐ ｒｏｃｅ
ｓｓｏｒへのオペランド入力の従来方式と本発明方式の
性能比較の説明図、第１３図はＣｏ −ｐｒｏｃｅｓｓ
ｏｒからメモリへのオペランド格納の従来方式と本発明
方式の性第１ｚ （ζ） １ｆＪＩ 匿 （ｂ） 第１ｚ （り 第２図 第３ 図 第４ｚ 第５の 第６図 第ｇ図 第９ 図 第１１の 第１２図 （ｄン ａｃＫ
Claims (1)
- 【特許請求の範囲】 １、メインプロセッサに基本演算機能を持たせ、特殊演
算機能をメインプロセッサの命令群を拡張する形でサポ
ートするコ・プロセッサを具備するデータ処理装置にお
いて、メインプロセッサは、コ・プロセッサに演算を実
行させる特殊命令を識別する手段と、特殊命令の演算の
オペランドの実行アドレスを計算する手段を有し、該演
算オペランドを記憶装置より読み出す際、メインプロセ
ッサのアドレッシングにより記憶装置から当該演算オペ
ランドをデータバス上に読み出すバスサイクルにおいて
、メインプロセッサからコ・プロセッサへデータ取込み
の制御信号を出力し、コ・プロセッサはこの制御信号を
受けてデータバス上のオペランドデータを取込むように
したことを特徴とするコ・プロセッサ制御方式。 ２、特許請求の範囲第１項記載のコ・プロセッサは、メ
インプロセッサからのコマンドにより、記憶装置からの
オペランド待ち状態となる手段を有し、オペランド待ち
状態において、メインプロセッサからデータ取込みの制
御信号を受けた場合、記憶装置からのデータ出力応答に
よりデータバス上のオペランドデータを取込むようにし
たことを特徴とするコ・プロセッサ制御方式。 ３、メインプロセッサに基本演算機能を持たせ、特殊演
算機能をメインプロセッサの命令群を拡張する形でサポ
ートするコ・プロセッサを具備するデータ処理装置にお
いて、メインプロセッサは、コ・プロセッサ内レジスタ
の演算結果を記憶装置に格納する特殊命令を識別する手
段と、コ・プロセッサに対して演算結果のデータバスへ
の出力を待ち状態とさせるコマンドを送出する手段を有
し、コ・プロセッサは該コマンドおよび記憶装置への書
込み制御信号をメインプロセッサから受信して、演算結
果をデータバス上に出力し、記憶装置へ転送するように
したことを特徴とするコ・プロセッサ制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044852A JPH0766365B2 (ja) | 1985-03-08 | 1985-03-08 | コ・プロセツサ制御方式 |
| US06/836,820 US5029073A (en) | 1985-03-08 | 1986-03-06 | Method for fast establishing a co-processor to memory linkage by main processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044852A JPH0766365B2 (ja) | 1985-03-08 | 1985-03-08 | コ・プロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204758A true JPS61204758A (ja) | 1986-09-10 |
| JPH0766365B2 JPH0766365B2 (ja) | 1995-07-19 |
Family
ID=12703008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044852A Expired - Fee Related JPH0766365B2 (ja) | 1985-03-08 | 1985-03-08 | コ・プロセツサ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5029073A (ja) |
| JP (1) | JPH0766365B2 (ja) |
Cited By (8)
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| JPS63142435A (ja) * | 1986-12-05 | 1988-06-14 | Hitachi Ltd | 特殊機能プロセツサ |
| WO1988004452A1 (en) * | 1986-12-08 | 1988-06-16 | Fanuc Ltd | Processing unit having at least one coprocessor |
| WO1988004809A1 (en) * | 1986-12-23 | 1988-06-30 | Fanuc Ltd | System for controlling coprocessors |
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| WO1989009435A1 (en) * | 1988-04-01 | 1989-10-05 | Fanuc Ltd | Automatic programming device |
| JPH01255923A (ja) * | 1988-04-06 | 1989-10-12 | Fujitsu Ltd | データ処理装置 |
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| JPH03118654A (ja) * | 1989-09-30 | 1991-05-21 | Anritsu Corp | 並列処理装置及びそれを内蔵した測定装置 |
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| US5218711A (en) * | 1989-05-15 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having program counter registers for its coprocessors |
| US6012139A (en) * | 1996-01-31 | 2000-01-04 | Hitachi Micro Systems, Inc. | Microprocessor including floating point unit with 16-bit fixed length instruction set |
| US5860000A (en) * | 1996-01-31 | 1999-01-12 | Hitachi Micro Systems, Inc. | Floating point unit pipeline synchronized with processor pipeline |
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| US5961631A (en) * | 1997-07-16 | 1999-10-05 | Arm Limited | Data processing apparatus and method for pre-fetching an instruction in to an instruction cache |
| US8359462B1 (en) * | 2007-11-21 | 2013-01-22 | Marvell International Ltd. | Method and apparatus for programmable coupling between CPU and co-processor |
| CN102804136B (zh) | 2009-06-23 | 2015-03-11 | 精工爱普生株式会社 | 副处理器、集成电路装置及电子设备 |
| JP2017199167A (ja) * | 2016-04-27 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2018101256A (ja) * | 2016-12-20 | 2018-06-28 | ルネサスエレクトロニクス株式会社 | データ処理システム及びデータ処理方法 |
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| US4453215A (en) * | 1981-10-01 | 1984-06-05 | Stratus Computer, Inc. | Central processing apparatus for fault-tolerant computing |
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1985
- 1985-03-08 JP JP60044852A patent/JPH0766365B2/ja not_active Expired - Fee Related
-
1986
- 1986-03-06 US US06/836,820 patent/US5029073A/en not_active Expired - Lifetime
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| JPH03118654A (ja) * | 1989-09-30 | 1991-05-21 | Anritsu Corp | 並列処理装置及びそれを内蔵した測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766365B2 (ja) | 1995-07-19 |
| US5029073A (en) | 1991-07-02 |
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