JPS63211057A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS63211057A JPS63211057A JP4290787A JP4290787A JPS63211057A JP S63211057 A JPS63211057 A JP S63211057A JP 4290787 A JP4290787 A JP 4290787A JP 4290787 A JP4290787 A JP 4290787A JP S63211057 A JPS63211057 A JP S63211057A
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- Japan
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- cpu
- signal
- instruction
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- Pending
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- 230000006870 function Effects 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101000866766 Homo sapiens Polycomb protein EED Proteins 0.000 description 1
- 102100031338 Polycomb protein EED Human genes 0.000 description 1
- -1 REQo Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はウェイト機能を有しないＣＰＵよりなるマルチ
プロセッサシステムに関する。
プロセッサシステムに関する。
（従来の技術）
従来のこの種のマルチプロセッサシステムにおいて、Ｃ
ＰＵが共有メモリをアクセスするための回路構成例が、
同一出願人による特開昭６０−６８４６２に公開されて
いる。この従来例においては、汎用ＣＰＵと外部メモリ
と該外部メモリに対しアクセス機能を存する１チツプＣ
ＰＵとよりマルチプロセッサシステムが構成されており
、予め、設定されｒｔ １チツプＣＰＵのプログラムに
より定まる１チツプＣＰＵの外部メモリアクセス周期毎
に信号を発するタイミング発生器を設け、該信号により
汎用ＣＰＵに外部メモリが接続されているバスを切り離
して１チツプＣＰＵが外部メモリを専有できるようにす
るとともに、この切り離しの直前に汎用ＣＰＵが外部メ
モリをアクセスしようとしているときは、前記タイミン
グ発生器からウェイト信号を発し、汎用ＣＰＵに外部メ
モリをアクセスすることを一時停止させるものである。
ＰＵが共有メモリをアクセスするための回路構成例が、
同一出願人による特開昭６０−６８４６２に公開されて
いる。この従来例においては、汎用ＣＰＵと外部メモリ
と該外部メモリに対しアクセス機能を存する１チツプＣ
ＰＵとよりマルチプロセッサシステムが構成されており
、予め、設定されｒｔ １チツプＣＰＵのプログラムに
より定まる１チツプＣＰＵの外部メモリアクセス周期毎
に信号を発するタイミング発生器を設け、該信号により
汎用ＣＰＵに外部メモリが接続されているバスを切り離
して１チツプＣＰＵが外部メモリを専有できるようにす
るとともに、この切り離しの直前に汎用ＣＰＵが外部メ
モリをアクセスしようとしているときは、前記タイミン
グ発生器からウェイト信号を発し、汎用ＣＰＵに外部メ
モリをアクセスすることを一時停止させるものである。
上述した従来のマルチプロセッサシステムは、１チツプ
ＣＰＵが共有メモリをアクセスするためには、まず１チ
ツプＣＰＵからダミー信号を出力し、次に、所定の前記
アクセス周期毎に、次々に休むことなく共有メモリをア
クセスすることとなっているため、適用上、このような
ソフトウェア面での制約条件が存在しているという欠点
がある。
ＣＰＵが共有メモリをアクセスするためには、まず１チ
ツプＣＰＵからダミー信号を出力し、次に、所定の前記
アクセス周期毎に、次々に休むことなく共有メモリをア
クセスすることとなっているため、適用上、このような
ソフトウェア面での制約条件が存在しているという欠点
がある。
本発明の目的は、同様に、ウェイト機能を有しないＣＰ
Ｕを用いて、しかも、上述したようなソフトウェア面で
の制約条件の無いマルチプロセッサシステムを提供する
ことである。
Ｕを用いて、しかも、上述したようなソフトウェア面で
の制約条件の無いマルチプロセッサシステムを提供する
ことである。
本発明のマルチプロセッサシステムは、個々のＣＰＵに
よりその専用メモリからフェッチされた命令を同時にデ
コードして、該命令が共有メモリをアクセスする命令で
あることを検出したとき、共有メそりに対する専有を要
求する信号を出力するデコード回路を各ＣＰＵが有して
いる。
よりその専用メモリからフェッチされた命令を同時にデ
コードして、該命令が共有メモリをアクセスする命令で
あることを検出したとき、共有メそりに対する専有を要
求する信号を出力するデコード回路を各ＣＰＵが有して
いる。
〔作用〕
このようにして、ＣＰＵがその専用メモリから命令をフ
ェッチした時点で、もし、その命令が共有メモリをアク
セスする命令であるときは、直ちに共有メモリを専有す
る動作を起すことができるため、従来装置のように命令
実行段階で動作を起す場合に比し、早目に共有メモリの
専有が可能となり、以後の命令実行にも支障がなく、か
つ、ソフトウェア面での制約も無い。
ェッチした時点で、もし、その命令が共有メモリをアク
セスする命令であるときは、直ちに共有メモリを専有す
る動作を起すことができるため、従来装置のように命令
実行段階で動作を起す場合に比し、早目に共有メモリの
専有が可能となり、以後の命令実行にも支障がなく、か
つ、ソフトウェア面での制約も無い。
本発明の実施例を図面を参照して説明する。
第１図は本発明のマルチプロセッサの一実施例の回路構
成を示すブロック図、第２図は本実施例の動作を示す各
種信号のタイミング図である。
成を示すブロック図、第２図は本実施例の動作を示す各
種信号のタイミング図である。
ＣＰＵ （８０３１） １と他のｃｐｕ （不図示）は
、それぞれに接続された上位アドレスバス５，１１、下
位アドレスバス６．１２、データバス７．１３、および
読出し信号線８．！４、書込み信号線９．１５が、バッ
ファ４，１０を介してそれぞれに対応する共有バスおよ
び信号線群１６に接続されている。但し、ＣＰＵＩの端
子ＡＤＯ〜ＡＤ、は、下位アドレス信号とデータとの共
有端子で、これらに接続された共用のバス部分１８が途
中分岐して、それぞれ下位アドレスバス６、データバス
７とされており、かつ下位アドレスバス６の途中にアド
レスラッチ３が介在している。アドレスラッチ３はＣＰ
Ｕ １の端子ＡＬＥから出力されるアドレスラッチイネ
ーブル信号によりイネーブルとされて、下位アドレスを
ラッチする。共有メモリ１７は両ＣＰＵが共有するメモ
リで、共有バスおよび信号線群１６に接続されている。
、それぞれに接続された上位アドレスバス５，１１、下
位アドレスバス６．１２、データバス７．１３、および
読出し信号線８．！４、書込み信号線９．１５が、バッ
ファ４，１０を介してそれぞれに対応する共有バスおよ
び信号線群１６に接続されている。但し、ＣＰＵＩの端
子ＡＤＯ〜ＡＤ、は、下位アドレス信号とデータとの共
有端子で、これらに接続された共用のバス部分１８が途
中分岐して、それぞれ下位アドレスバス６、データバス
７とされており、かつ下位アドレスバス６の途中にアド
レスラッチ３が介在している。アドレスラッチ３はＣＰ
Ｕ １の端子ＡＬＥから出力されるアドレスラッチイネ
ーブル信号によりイネーブルとされて、下位アドレスを
ラッチする。共有メモリ１７は両ＣＰＵが共有するメモ
リで、共有バスおよび信号線群１６に接続されている。
ＲＯＭ２はＣＰＵＩの専用メモリで、入力側および出力
側が、それぞれ上位アドレスバス５、下位アドレスバス
６、およびバス部分１８に接続されており、ＣＰＵＩの
端子ＰＥ５ＥＮから出力されるフェッチ信号によりイネ
ーブルとされる。コントローラ１９は、いずれかのＣＰ
Ｕに属するデコード回路から共有メモリ１７に対するア
クセス要求信号を受けたとき、該ＣＰυに対応するバッ
ファをイネーブル、他方のＣＰＵに対応するバッファを
ディスエーブルとするとともに、他方のＣＰＵにウェイ
ト信号１ｆＡＩＴを出力する回路で、同一出願人による
特願昭８１−２５８４０１に記載されている。
側が、それぞれ上位アドレスバス５、下位アドレスバス
６、およびバス部分１８に接続されており、ＣＰＵＩの
端子ＰＥ５ＥＮから出力されるフェッチ信号によりイネ
ーブルとされる。コントローラ１９は、いずれかのＣＰ
Ｕに属するデコード回路から共有メモリ１７に対するア
クセス要求信号を受けたとき、該ＣＰυに対応するバッ
ファをイネーブル、他方のＣＰＵに対応するバッファを
ディスエーブルとするとともに、他方のＣＰＵにウェイ
ト信号１ｆＡＩＴを出力する回路で、同一出願人による
特願昭８１−２５８４０１に記載されている。
本実施例は、上述した回路に一点鎖線内に示したデコー
ド回路を付加して構成されている。
ド回路を付加して構成されている。
２個のナンド回路２１．２２は、ＣＰＵＩのフェッチ信
号とＲＯＭ２から読出された機械コードを入力して解読
する。ＪＫフリップフロップ２４は、ナンド回路２２の
出力と、入力側を読出し信号線８、書出し信号線９に接
続されたナンド回路２３の出力とを入力する。ノア回路
２５は、Ｊｋフリップフロップ２４とナンド回路２３の
出力を入力して、前記コントローラ１９の端子ＲＥＱｏ
にアクセス要求信号を出力する。
号とＲＯＭ２から読出された機械コードを入力して解読
する。ＪＫフリップフロップ２４は、ナンド回路２２の
出力と、入力側を読出し信号線８、書出し信号線９に接
続されたナンド回路２３の出力とを入力する。ノア回路
２５は、Ｊｋフリップフロップ２４とナンド回路２３の
出力を入力して、前記コントローラ１９の端子ＲＥＱｏ
にアクセス要求信号を出力する。
次に、ＲＯＭＩに格納されているデータのうち、ＣＰＵ
１が共有メモリ１７をアクセスする命令について説明
する。
１が共有メモリ１７をアクセスする命令について説明
する。
共有メモリ１７をアクセスする命令はＭＯＶＸであり、
アドレスのポインターとしてのＤＰＴＲ，ＲＯ，Ｒ１と
読み書きの方向の組合せにより以下の表１のように６種
の命令が有る。
アドレスのポインターとしてのＤＰＴＲ，ＲＯ，Ｒ１と
読み書きの方向の組合せにより以下の表１のように６種
の命令が有る。
表 １
上述したデコード回路は、ＣＰＵＩのフェッチ信号と、
ＲＯＭＩから読出されたデータのと、トＤγ〜Ｄｏのう
ち、Ｄ４以外の７ビツトを人力して第１図に示した構成
を有しているので、表１に示したようにフェッチされた
ビットＤ？〜Ｄ５がすべて１、ビットＤ３．Ｄ２がいず
れも０、かつ２ビットＤ、、Ｄｏが旧態外のときアクテ
ィブとなり、共有メモリ１７に対するアクセス要求信号
が出力される。
ＲＯＭＩから読出されたデータのと、トＤγ〜Ｄｏのう
ち、Ｄ４以外の７ビツトを人力して第１図に示した構成
を有しているので、表１に示したようにフェッチされた
ビットＤ？〜Ｄ５がすべて１、ビットＤ３．Ｄ２がいず
れも０、かつ２ビットＤ、、Ｄｏが旧態外のときアクテ
ィブとなり、共有メモリ１７に対するアクセス要求信号
が出力される。
なお、上述した本実施例の構成に関する説明のうち、Ｃ
ＰＵＩに関する事項は他のＣＰＵについても、すべて同
様である。
ＰＵＩに関する事項は他のＣＰＵについても、すべて同
様である。
次に、本実施例の動作を共有メモリ１７のアクセスの場
合について説明する。
合について説明する。
いま、ｃｐｕｔが連続して動作を継続し七おり、時刻１
．において端子ＡＤ、 、〜＾［１０からアドレスが出
力され、このうちの下位アドレスは、端子ＡＬＥから出
力されたイネーブル信号によりイネーブルとされたアド
レスラッチ３にラッチされて引続き下位アドレスバス６
上に保持され、上位アドレスも上位アドレスバス５上に
保持されてＲＯＭ２に入力される。時刻ｔ２においてＣ
ＰｔＪｌから７工ツチ信号が出力されてＲＯＭ２の読出
しが行われ、表１中のマシンコードＥＯが取出されたも
のとする。このコード！！０はデコード回路に入力され
、ナンド回路２２、ＪＫフリップフロップ２４、および
ノア回路２５を順次に介して、時刻ｔ３に共有メモリ１
７のアクセス要求信号がコントローラ１９の端子ＲＥＱ
、に出力される。コントローラ１９はこの信号に応じて
、端子＾Ｃに。からバッファ４をイネーブルとするイネ
ーブル信号を、また端子＾Ｃに、からバッファ１０をデ
ィスエーブルとするディスエーブル信号を、それぞれ出
力し、同時に他のＣＰＵに対してウェイト信号ＷＡＩＴ
を出力する。時刻ｔ４において、ＣＰＵ１は命令実行を
開始し、マシンコードＥＯに対応して共有メモリ１７を
アクセスするアドレスが出力され、時刻１．において共
有メモリ１７の読出し信号が出力されてデータの読出し
が行われる。このとき、ＩＪｋフリップフロップ２４は
読出し信号によりクリアされるが、ノア回路２５の入力
側でナンド回路２３の論理和をとっているので、コント
ローラ１９の出力状態はそのまま維持される。時刻ｔ６
に至り、読出し信号がオフしてコントローラ１９は復帰
し、時刻ｔ７で命令実行サイクルが終る。
．において端子ＡＤ、 、〜＾［１０からアドレスが出
力され、このうちの下位アドレスは、端子ＡＬＥから出
力されたイネーブル信号によりイネーブルとされたアド
レスラッチ３にラッチされて引続き下位アドレスバス６
上に保持され、上位アドレスも上位アドレスバス５上に
保持されてＲＯＭ２に入力される。時刻ｔ２においてＣ
ＰｔＪｌから７工ツチ信号が出力されてＲＯＭ２の読出
しが行われ、表１中のマシンコードＥＯが取出されたも
のとする。このコード！！０はデコード回路に入力され
、ナンド回路２２、ＪＫフリップフロップ２４、および
ノア回路２５を順次に介して、時刻ｔ３に共有メモリ１
７のアクセス要求信号がコントローラ１９の端子ＲＥＱ
、に出力される。コントローラ１９はこの信号に応じて
、端子＾Ｃに。からバッファ４をイネーブルとするイネ
ーブル信号を、また端子＾Ｃに、からバッファ１０をデ
ィスエーブルとするディスエーブル信号を、それぞれ出
力し、同時に他のＣＰＵに対してウェイト信号ＷＡＩＴ
を出力する。時刻ｔ４において、ＣＰＵ１は命令実行を
開始し、マシンコードＥＯに対応して共有メモリ１７を
アクセスするアドレスが出力され、時刻１．において共
有メモリ１７の読出し信号が出力されてデータの読出し
が行われる。このとき、ＩＪｋフリップフロップ２４は
読出し信号によりクリアされるが、ノア回路２５の入力
側でナンド回路２３の論理和をとっているので、コント
ローラ１９の出力状態はそのまま維持される。時刻ｔ６
に至り、読出し信号がオフしてコントローラ１９は復帰
し、時刻ｔ７で命令実行サイクルが終る。
上述した説明においてはマシンコードＥＯが取出された
場合を記載したが、表１のその他のマシンコードが取り
出された場合でも、各動作は全く同様である。
場合を記載したが、表１のその他のマシンコードが取り
出された場合でも、各動作は全く同様である。
このように、ＣＰＵＩは、命令の実行前には必ずＲＯＭ
２から命令のフェッチを行うので、デコード回路により
表１のマシンコードを検出したとき、共有メモリ１７の
アクセス要求を行うことにより、共有メモリ１７のアク
セス以前から共有メモリ１７を専有することが可能とな
り、他のＣＰＵからのアクセスを無視することが可能と
なる。
２から命令のフェッチを行うので、デコード回路により
表１のマシンコードを検出したとき、共有メモリ１７の
アクセス要求を行うことにより、共有メモリ１７のアク
セス以前から共有メモリ１７を専有することが可能とな
り、他のＣＰＵからのアクセスを無視することが可能と
なる。
以上の構成により生成された共有メモリ１７のアクセス
要求信号は、通常のアドレスのデコードを行う回路に比
して３００ｎｓｅｃ程度早くなる。すなわち、点Ａは本
実施例によるアクセス要求信号の発生点で、点Ｂは通常
のアドレスデコードによりアドレス要求信号を発生させ
る時点である。他方のｃｐｕ、例えば８０８Ｂ−２等の
バスサイクルは５００ｎｓであるので、点ＡでＣＰ Ｕ
１ （８０３１）のアドレス要求信号が出されても、
他方のＣＰＵ８０８８−２はメモリアクセスを８０３１
の命令実行前に完了することができるが、点Ｂの場合に
は読取り、または書込みのタイミングに入ってしまうの
で、８０３１の正確な読取り、書込みは保証できない。
要求信号は、通常のアドレスのデコードを行う回路に比
して３００ｎｓｅｃ程度早くなる。すなわち、点Ａは本
実施例によるアクセス要求信号の発生点で、点Ｂは通常
のアドレスデコードによりアドレス要求信号を発生させ
る時点である。他方のｃｐｕ、例えば８０８Ｂ−２等の
バスサイクルは５００ｎｓであるので、点ＡでＣＰ Ｕ
１ （８０３１）のアドレス要求信号が出されても、
他方のＣＰＵ８０８８−２はメモリアクセスを８０３１
の命令実行前に完了することができるが、点Ｂの場合に
は読取り、または書込みのタイミングに入ってしまうの
で、８０３１の正確な読取り、書込みは保証できない。
（発明の効果）
以上説明したように本発明は１個々のＣＰＵに、その専
用メモリから読出された命令をデコードするデコード回
路を設置して、該ＣＰυが命令をフェッチしたとき、該
命令をデコードし、共有メモリをアクセスする命令を検
出すれば直ちに該ＣＰＵが共有メモリを専有できる動作
を開始することにより、早期に該ＣＰＵによる共有メモ
リの専有が可能となり、以後の命令実行にも支障が無く
、かつ、ソフトウェア面での制約の無いアクセスを実行
することができる効果がある。
用メモリから読出された命令をデコードするデコード回
路を設置して、該ＣＰυが命令をフェッチしたとき、該
命令をデコードし、共有メモリをアクセスする命令を検
出すれば直ちに該ＣＰＵが共有メモリを専有できる動作
を開始することにより、早期に該ＣＰＵによる共有メモ
リの専有が可能となり、以後の命令実行にも支障が無く
、かつ、ソフトウェア面での制約の無いアクセスを実行
することができる効果がある。
第１図は本発明のマルチプロセッサシステムの一実施例
の回路構成図、第２図は本実施例の動作を示すタイミー
ング図である。 １−ＣＰＵ、 ２−ＲＯＭ 。 ３−アドレスラッチ、４．１０−バッファ、５．１１−
上位アドレスバス、 ６．１２−下位アドレスバス、 ７．１３−データバス、 ８．１４−読出し信号線、 ９．１５−書込み信号線、 １６−共通パス葛よび共通読出しまたは書込み信号線、 １７−共有メモリ、 １８−共有のバス部分、１９
−コントローラ、 ２１．２２．２３−ナンド回路、 ２４−ＪＫフリップフロップ、 ２５−ノア回路、ＰＥ
５ＥＮ、 ＲＤ、 １！Ｒ，＾０１ｓ〜八〇。、＾ＬＥ
−ＣＰＵＩの各端子、 Ｄ７〜Ｄ、−ＲＯＭ２の出力した命令ビット、ＲＥＱｏ
、 ＲＥＱ＋、 ＡＣに。、 ＡＣＫ。 ・−コントローラ１９の各端子、 ＷＡＩＴ−一ウエイト信号、 ｔ、〜ｔフチ−刻、 Ａ、Ｂ一時点。
の回路構成図、第２図は本実施例の動作を示すタイミー
ング図である。 １−ＣＰＵ、 ２−ＲＯＭ 。 ３−アドレスラッチ、４．１０−バッファ、５．１１−
上位アドレスバス、 ６．１２−下位アドレスバス、 ７．１３−データバス、 ８．１４−読出し信号線、 ９．１５−書込み信号線、 １６−共通パス葛よび共通読出しまたは書込み信号線、 １７−共有メモリ、 １８−共有のバス部分、１９
−コントローラ、 ２１．２２．２３−ナンド回路、 ２４−ＪＫフリップフロップ、 ２５−ノア回路、ＰＥ
５ＥＮ、 ＲＤ、 １！Ｒ，＾０１ｓ〜八〇。、＾ＬＥ
−ＣＰＵＩの各端子、 Ｄ７〜Ｄ、−ＲＯＭ２の出力した命令ビット、ＲＥＱｏ
、 ＲＥＱ＋、 ＡＣに。、 ＡＣＫ。 ・−コントローラ１９の各端子、 ＷＡＩＴ−一ウエイト信号、 ｔ、〜ｔフチ−刻、 Ａ、Ｂ一時点。
Claims (1)
- 【特許請求の範囲】 ウェイト機能を有せず、共有メモリとそれぞれの専用メ
モリにアクセス可能なＣＰＵよりなるマルチプロセッサ
システムにおいて、 個々のＣＰＵによりその専用メモリからフェッチされた
命令を同時にデコードして、該命令が共有メモリをアク
セスする命令であることを検出したとき、共有メモリに
対する専有を要求する信号を出力するデコード回路を、
各ＣＰＵが有することを特徴とするマルチプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290787A JPS63211057A (ja) | 1987-02-27 | 1987-02-27 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290787A JPS63211057A (ja) | 1987-02-27 | 1987-02-27 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211057A true JPS63211057A (ja) | 1988-09-01 |
Family
ID=12649103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290787A Pending JPS63211057A (ja) | 1987-02-27 | 1987-02-27 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211057A (ja) |
-
1987
- 1987-02-27 JP JP4290787A patent/JPS63211057A/ja active Pending
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