JPH083803B2 - Ｎｍｉ処理方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶装置を始めとして、キャッシュメモ
リおよび各種プログラム格納用ROMが具備された情報処
理装置におけるNMI処理方法に係わり、特にそのキャッ
シュメモリにエラーが発生した場合には、少なくともキ
ャッシュメモリからのデータ読み出しが禁止された状態
で、中央処理装置では、主記憶装置上、またはROM上のN
MI処理プログラムが実行されるようにしたNMI処理方法
に関するものである。

〔従来の技術〕

従来、高速な情報処理装置として、キャッシュメモリ
を用いる方式が知られている。これを第２図を用いて説
明する。第２図はキャッシュメモリを用いた一般的な情
報処理装置の概略を示すブロック図で、１は中央処理装
置（以下CPUと称する）、２はキャッシュメモリ制御部
で、キャッシュメモリ本体とその制御回路で構成する。
３はパリティ制御部で、キャッシュメモリのパリティ情
報を記憶するパリティメモリとその制御回路で構成す
る。４はメモリデータ要求信号で、CPU1が読み込もうと
するデータがキャッシュメモリ制御部２に存在しないこ
とを示す。５はROM制御部で、ROM本体とその制御回路で
構成する。６は主記憶制御部で、主記憶本体とその制御
回路で構成する。７はECC制御部で、主記憶に対する冗
長データを記憶するメモリ本体とその制御回路で構成
し、主記憶のデータエラー検出及び訂正といういわゆる
ECC制御を行う部分である。８はメモリ制御部で、メモ
リデータ要求信号４を受け、ROM制御部５への起動信号
９又は主記憶制御部６への起動信号10を発生し、さらに
CPU1へのレディー信号11を出力する。12はデータバスで
ある。13はパリティ制御部３でキャッシュメモリのパリ
ティエラーを検出した事を示すパリティエラー信号、14
はECC制御部７で主記憶の訂正不可能なデータエラーを
検出した事を示すデータエラー信号である。15は論理和
回路、16はその出力で、CPU1に対するマスク不可能な割
込要求信号（以下、NMI信号と称する）である。17はア
ドレスバスである。

以下この回路の動作を説明する。CPU1がメモリを読も
うとする場合、まずキャッシュメモリ制御部２がCPU1の
出力するアドレスを取込み、そのアドスレのデータがキ
ャッシュメモリ内に存在するか否かを判定する。もし存
在すれば（以下、存在する状態をヒット状態と称す
る。）このデータをデータバス12に出力するとともに、
メモリ制御部８はメモリデータ要求信号４が来ないため
キャッシュメモリにデータが存在したと判断し、CPUへ
レディー信号11を出力する。もしキャッシュメモリにデ
ータが存在しない場合（以下、ミスヒット状態と称す
る。）キャッシュメモリ制御部２はメモリデータ要求信
号４を出力する。メモリ制御部８はメモリデータ要求信
号４及びアドレスバス17の値に従い、ROM起動信号９又
は主記憶起動信号10を出力する。起動信号を受けた各制
御部は読み出したデータをデータバス12へ出力する。こ
のデータはCPU1が読み込むと同時に、キャッシュメモリ
制御部２へも読み込まれ、キャッシュメモリに記憶され
る。次にCPU1がこのアドレスを読み出そうとする場合に
はキャッシュメモリにデータが存在することとなり高速
なアクセスが可能となる。ここでROMがキャッシュメモ
リの対象になっているのは、一般にROM内に基本入出力
プログラムなど通常のプログラムから利用される頻度の
高いプログラムが入っている事が多いためである。

この様にキャッシュメモリを用いる方式は、主記憶や
ROMのデータの写しを高速なメモリ上に持つ方式であ
る。

次にキャッシュメモリ制御部２について、第３図を用
いさらに詳しく説明する。第３図はキャッシュメモリ制
御部２の読み出し動作に関する動作を説明するためのブ
ロック図である。第２図と同一部分には同一番号を付し
てある。第３図において21はデータ自体を記憶するキャ
ッシュメモリ（以下、バッファストレージと称する）、
22はバッファストレージ21のデータがどのアドレスのデ
ータであるか、そのアドレスを記憶するキャッシュメモ
リ（以下、アドレスアレイと称する）である。23は比較
器で、その入力は一方がアドレスバス17の上位部分へ、
他方がアドレスアレイ22の出力に接続されている。この
出力がメモリデータ要求信号４となる。24はバッファ回
路でバッファストレージ21の出力をデータバス12へ出力
する。その制御はメモリデータ要求信号４により行う。
以下、この動作を説明する。CPU1がメモリを読もうとす
る場合、その出力したアドレスがアドレスバス17を経由
してアドレスアレイ22に入力される。但しアドレスアレ
イ22に入力されるのはアドレスの下位部分である。アド
レスアレイ22はこのアドレスに対応したデータ（ここに
いうデータとは、先行アドレスの下位部分を書込みアド
レスとして、アドレスアレイ22に書込みされたその先行
アドレスの上位部分をいう）を出力する。このデータは
比較器23に入力され、アドレスバス17の上位部分と比較
される。これが一致した場合がヒット状態で、バッファ
ストレージ21に、CPU1が読もうとするアドレスのデータ
が存在すると判断し、バッファ回路24を開き、バッファ
ストレージ21の出力をデータバス12経由してCPU1へ返
す。一致しない場合がミスヒット状態でバッファストレ
ージ21にデータが存在しないと判断し、バッファ回路24
を開かず、比較器23の出力をメモリデータ要求信号４と
して出力する。

なお、このようなキャッシュメモリを用いた情報処理
装置の方式としては情報処理学会誌Vol24,No.4（Apr.19
80）P332−340「キャッシュ記憶」において論じられて
いる。

また、第２図で述べたパリティエラー信号13の発生す
る条件であるが、バッファストレージ21のパリティエラ
ーの場合と、アドレスアレイ22のパリティエラーの場合
が考えられる。

またデータエラー信号14は先に述べた様にECC制御部
７で訂正不可能なデータエラーを検出した際に出力され
る。これらのエラー信号は論理和回路15を通してCPU1へ
のNMI信号16となる。

〔発明が解決しようとする問題点〕

上述の様にNMI信号16が入力される場合は、情報処理
装置の処理を続行する上で重大な障害が発生した場合で
ある。この様な重大な障害に対する処理は高い信頼性を
持つハードウェア上で行われるべきである。しかし上記
従来技術はこの点について配慮されていない。つまり、
NMIの処理プログラムは通常のプログラム，データと何
ら区別されることなくキャッシュメモリ上に写され、キ
ャッシュメモリ上で実行される形態を取る。例えばROM
内に存在するNMI処理ルーチンがキャッシュメモリに写
され、キャッシュメモリ上で動作するという事は、CPU1
がROMを直接読む場合に比較しキャッシュメモリの信頼
性に問題がある分だけその信頼性が低下する事を意味す
る。この信頼性の低下は、キャッシュメモリでパリティ
エラーが発生した場合のNMI処理において顕著となる。
つまりNMIの発生原因となったハードウェア上でその処
理プログラムが走る結果となるのである。

本発明の目的は、キャッシュメモリにエラーが発生し
た場合、このエラー発生を要因としてCPUでNMI処理が行
われるに際し、信頼性大にしてNMI処理を行い得るNMI処
理方法を供するにある。

〔問題点を解決するための手段〕

上記目的は、CPUによって、キャッシュメモリ、ROM、
主記憶装置各々が任意にアクセスされている状態で、キ
ャッシュメモリにエラーが発生し、これがマスク不可割
込みとしてCPUに入力された場合には、少なくともキャ
ッシュメモリからのデータ読み出しが禁止された状態
で、CPUでは、主記憶装置上、またはROM上のNMI処理プ
ログラムが実行されることで達成される。

〔作用〕

キャッシュメモリにエラーが発生した場合、少なくと
もキャッシュメモリからのデータ読み出しが禁止された
状態で、CPUからは、主記憶装置上、またはROM上のNMI
処理プログラムがアクセスされた上、実行されるように
したものである。その際、エラーが発生されている虞が
あるキャッシュメモリ上にはNMI処理プログラムが格納
されるとしても、少なくともそれからの読み出しは不可
とされていることから、その分、CPUでは、主記憶装置
上、またはROM上の信頼性あるNMI処理プログラムによっ
て、信頼性大にしてNMI処理を行い得るものである。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第
１図は本発明の一実施例を示すブロック図で、第２図及
び第３図と同一部分には同一番号を付してある。第１図
において31は本発明に係るNMI処理中にキャッシュメモ
リの使用を禁止する手段（以下、キャッシュメモリ禁止
回路と称する。）であり、本実施例では、同期化回路32
と論理和回路33で構成している。

以下、この動作を説明する。パリティエラーなどによ
り発生したNMI信号16は、CPU1へ入力されるとともに、
キャッシュメモリ制御部２内のキャッシュメモリ禁止回
路31に入力される。キャッシュメモリ禁止回路31内で
は、そのNMI信号16はその出力タイミングが同期化回路3
2によりCPU1からのメモリアクセス開始タイミングに同
期化せしめられた上、論理和回路33に入力される。この
同期化回路32の出力により論理和回路33の出力つまりメ
モリデータ要求信号４は、常に要求する側の論理に固定
される。このため、NMI信号16が発生した以降のメモリ
アクセスにおいては、仮に比較器23の出力がヒット状態
になったとしても、メモリデータ要求信号４が要求する
側の論理に固定されるため、バッファ回路24は開かず、
キャッシュメモリは使用されないこととなる。この時、
第２図に示すメモリ制御部８によりROM起動信号9,10の
何れかがが少なくとも出力される場合は、CPU1では、キ
ャッシュメモリ上のデータではなく、ROM上、または主
記憶装置上のデータ群、即ち、NMI処理プログラムを直
接アクセスした上、実行し得るものである。

なお、本実施例は、キャッシュメモリ使用を禁止する
手段としてメモリデータ要求信号４を常に要求する側の
論理に固定する方式、つまりあたかもミスヒット状態が
連続しているように動作させる方式であるが、必ずしも
この方式には限らない。つまり、NMI信号が出ている間
はキャッシュメモリ制御部を介さず、直接ROM又は主記
憶に起動をかける構成も可能である。

つまりNMI信号16を第１図のメモリ制御部８へも入力
し、NMI信号16が入力されている間はメモリデータ要求
信号４の値にかかわらずROM又は主記憶の起動信号9,10
を発生する方式である。この方式の場合はメモリデータ
要求信号４が確定するのを待つ必要がないため前記実施
例よりも高速なNMI処理が可能となる。

いづれの方式にしろ、要はNMI処理中はキャッシュメ
モリからデータがCPUへ返らない様にすればよいのであ
る。

〔発明の効果〕

本発明によればNMI処理がキャッシュメモリを使わな
い状態で行えるため、キャッシュメモリを用いる場合に
比較し、より高い信頼性を得る事が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図及び第３図は従来の構成を示すブロック図である。 １…CPU ２…キャッシュメモリ制御部 ４…メモリデータ要求信号 ５…ROM制御部、６…主記憶制御部 ８…メモリ制御部、16…NMI信号 23…比較器 31…キャッシュメモリ禁止回路 32…同期化回路、33…論理和回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】主記憶装置、またはROM上にNMI（NMI:Non
   −Maskable Interrupt（マスク不可割込み））処理プロ
   グラムを始めとして各種プログラムが格納された上、主
   記憶装置、上記ROM各々でのデータの一部がキャッシュ
   メモリ上に一時的に格納されつつ、所望の処理が行われ
   るべく、中央処理装置によって、該キャッシュメモリ、
   上記ROM、主記憶装置各々が任意にアクセスされている
   状態で、キャッシュメモリでのエラー発生に伴い該エラ
   ーがマスク不可割込みとして中央処理装置に入力された
   場合には、少なくともキャッシュメモリからのデータ読
   み出しが禁止された状態で、中央処理装置では、主記憶
   装置上、またはROM上のNMI処理プログラムが実行される
   ようにしたNMI処理方法。