JPH01318128A - キャッシュ・エラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キャッシュを有するデータ処理装置におけるキャッシュ
・エラー処理方式に関し。

エラーに対処する処理Ｂ様として、信頼性を重視する第
１のモードと、処理速度を重視した第２のモードとを、
プログラムによって選択できるようにして、１つの装置
におけるシステムの柔軟性を向上せしめることを目的と
し。

プロセッサからの指示に対応してフラグに対する書込み
を制御するフラグ書込み制御部と、当該フラグの内容に
もとづいて、上記第１のモードと上記第２のモードとを
選択可能に構成している。

〔産業上の利用分野〕

本発明は、キャッシュを有するデータ処理装置における
キャッシュ・エラー処理方式に関する。

キャッシュを有するデータ処理装置において。

キャッシュに対するアクセスに関してエラーが発生する
ことを考慮する場合、システムの信頼性を重視する制御
と、システムの性能向上を重視する制御とが、いわばト
レード・オフとなる。

〔従来の技術〕

第４図はシステムの信頼性を重視した制御が行われるデ
ータ処理装置の従来例を示し、第５図はエラー検出時の
タイム・チャートを示す。

図中の符号１はプロセッサ、２は主記憶装置。

３は内部バス、４はキャッシュ、５はエラー検出回路、
６はプロセッサ応答タイミング作成部、７は主記憶制御
部、８．９，１０．１１は夫々論理ゲートを表わしてい
る。

プロセッサ１はキャッシュ４をアクセスして処理を進め
るが、キャッシュ４においてミス・ヒツトが生じると主
記憶制御部７が発動されて主記憶装置２がアクセスされ
る。この場合５一般にキャッシュ４においてミス・ヒツ
トが検出されるタイミングにくらべて、エラー検出回路
５がエラー検出出力を発するタイミングが遅くなる。

第４図図示構成の場合には、第５図図示タイム・チャー
トの如く、プロセッサ応答タイミング作成部６は、エラ
ー検出回路５がエラー検出出力を発生するタイミングを
待って信号■を出力するように構成されている。第５図
図示の場合には、エラー検出回路５がエラーを検出して
おり、このタイミングで、ゲート１０．１１が論理「１
」とされ、主記憶制御部７が発動されている。そして。

主記憶装置２に対するアクセスが終了したタイミングで
主記憶制御部７が信号■を発し、プロセッサｌに応答が
通知される。

なおタイム・チャートを省略したが、エラーが検出され
ない場合においても、上記４３号■は第５図図示のタイ
ミングにおいて論理ｒｌＪとされる。

そしてこの場合には、そのタイミングでゲート９゜８が
論理「１」とされる。

即ち、第４図図示構成の場合には、エラー検出回路５が
エラーの有無を判定するのを待って、プロセッサ１に応
答が返されるように構成されており、エラー発生時に後
刻における何らかの処理を必要としないことから、シス
テムの信頼性が高い。

第６図はシステムの性能向上を重視した制御が行われる
データ処理装置の他の従来例を示し、第７図はエラー検
出時のタイム・チャートを示す。

図中の符号工ないし１１は第４図に対応しており。

１２は割込み制御部、１３は論理ゲートを表わしている
。

第６図図示構成の場合には、第７図図示タイム・チャー
トから明らかな如く、エラー検出回路５からのエラー検
出出力が現われるのを待つことなく、キャッシュ４にお
いてヒントかミス・ヒントかが判明するタイミングにお
いてプロセ、す応答タイミング作成部６から信号■が出
力される。その結果、ゲート９．８が論理「１」とされ
、プロセッサｌはキャッシュ４に対するアクセスにおい
てヒントとなったものとみなして次の処理に入る。その
後にエラー検出回路５がエラーを検出すると、ゲート１
３が論理「ｌ」を発し１割込み制御部１２がプロセッサ
１に対してエラーが発生した旨を通知し割込みを発生す
る。プロセッサｌにおいては、先のアクセスにおいてエ
ラーが発生していたとして回復処理を行う。

即ち、第６図図示構成の場合には、エラー検出回路５が
エラーの有無を判定するのを待つことなく処理を進める
。このために、エラー発生の頻度が小であることを考慮
すると全体としての処理速度が第４図図示の場合にくら
べて早い。

〔発明が解決しようとする課題〕

従来上記第４図図示の構成を採用したデータ処理装置と
、上記第６図図示の構成を採用したデー夕処理装置とが
存在しているが、最近ではデータ処理装置の使用態様が
多岐にわたるようになっている。例えばソフト開発を行
うためのシステムにおいては上記第６図図示の場合のよ
うに性能向上を重視するものが望まれ、また工程管理を
行うシステムにおいては上記第４図図示の場合のように
信頼性を重視するものが望まれる。このために。

１つのデータ処理装置において、いずれを選択するかを
自由に決定できるようなデータ処理装置が望まれるよう
になった。

本発明は、エラーに対処する処理態様として。

信頼性を重視する第１のモードと、処理速度を重視した
第２のモードとを、プログラムによって選択できるよう
にして、１つの装置におけるシステムの柔軟性を向上せ
しめることを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。図中の符号１はプ
ロセッサ、２は主記憶装置、３は内部バス、４はキャッ
シュ、５はエラー検出回路、６はプロセッサ応答タイミ
ング作成部、７は主記憶制御部、８，９．１０．’　　
１１．１３は夫々論理ゲート、１２は割込み制御部、１
４はフラグ書込み制御部、１５はフラグ、１６はエラー
処理制御部を表わしている。

フラグ１５は、プロセッサ１がフラグ書込み制御部１４
を介してプログラムからセントすることが可能に構成さ
れている。そして、当該フラグ１５の内容にもとづいて
、エラー処理制御部１６は、信頼性を重視する第１のモ
ードと、性能向上を重視する第２のモードとを選択する
ように構成されている。即ち１例えばフラグ１５がセ・
ノドされている場合には第２のモードとなる。

尚、初期状態ではリセント信号によりフラグ１５の初期
値が論理“Ｏ”となり、第１のモードが選択される。

〔作　用〕

フラグ１５がセントされていない場合には、エラー処理
制御部１６はエラー検出回路５からの出力が発せられる
タイミングを待って信号■を発するようにされ、エラー
が発生した場合にはゲート１０．１１が論理「１」とさ
れて、主記憶制御部７が発動される。

またフラグ１５がセントされている場合には。

エラー処理制御部１６はエラー検出回路５からの出力が
発せられるのを待つことなく信号■を発する。そしてエ
ラーが検出されると、ゲート１３を介して割込み制御部
１２が発動される。

〔実施例〕

第２図は本発明の実施例を示し、第３図（Ａ）（Ｂ）は
そのタイム・チャートを示す。図中の符号１ないし１６
は第１図に対応しており、１７ないし２１は夫々論理ゲ
ートを表わしている。

第３図（Ａ）は第１のモードの場合を表わし。

前半はヒントしかつエラーがなかった場合に対応し、後
半はヒツトしたがエラーがあった場合に対応している。

第３図（Ａ）の場合には、プロセッサ応答タイミング作
成部６が発する信号Ｃ−２によって、ゲート２０，２１
．９．８を介して、エラー検出回路５からの出力の発生
を待って、プロセッサ１に応答を返す形となる。即ち、
エラーが発生していなければ、ゲート１７が論理「０」
を発し、ゲート９が論理「１」となって、信号Ｃ−２が
発せられたタイミングで、プロセッサｌに通知される。

しかし、エラーが発生していれば、ゲー）１７が論理ｒ
ｌＪを発し、ゲート９は論理「１」を発しないこととな
り、かつゲート１０゜１１を介して主記憶制御部７が発
動される。そして、主記憶側？１１部７が応答信号Ｍ−
１を発したときに、プロセッサｌに通知される。

第３図（Ｂ）は第２のモードの場合を表わし。

フラグ１５に書込みが行われた状態の下で、ヒントしか
つエラーがなかった場合と、ヒントしたがエラーがあっ
た場合とを示している。

フラグ１５に対する書込みが行われると、以降フラグ１
５の出力Ｆ／Ｆ■は論理「１」を保持している。

この状態の下でキャッシュ４がアクセスされると、ヒン
ト信号（旧ｔ）が現われるタイミングにおいて、プロセ
ッサ応答タイミング作成部６からの信号Ｃ−ｔにもとづ
いて、エラー検出回路５からのエラー検出出力の発生を
待つことなく、ゲート９．８を介して、プロセッサ１に
応答が返される。

エラーが発生した場合には、その時点でゲート１３が論
理ｒｌＪとされ１割込み制御部１２が割込みを発する。

〔発明の効果〕

以上説明した如く１本発明によれば、プロセッサがプロ
グラム制御によって、自己のモードを選択することが可
能となり、使用態様に応じたシステムの柔軟性を向上さ
せることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の実施例
構成、第３図はそのタイム・チャート。 第４図は従来の構成、第５図はそのタイム・チャート、
第６図は従来の他の構成、第７図はそのタイム・チャー
トを示す。 図中、ｌはプロセッサ、２は主記憶装置、３は内部バス
、４はキャッシュ、５はエラー検出回路。 ６はプロセッサ応答タイミング作成部、７は主記憶制御
部、１２は割込み制御部、１４はフラグ書込み制御部、
１５はフラグ、１６はエラー処理制御部を表わす。 特許出願人　株式会社ビーエフニー 代理人　弁理士　森田寛（外２名） タイムチャート〔Ｉ〕 第　３　口（Ａ） タイムチャート〔■］ １３図（Ｂ）

Claims (1)

1. 【特許請求の範囲】 主記憶装置（２）とプロセッサ（１）とキャッシュ（４
   ）とを少なくともそなえ、上記キャッシュ（４）に対す
   るアクセスに関してエラー検出回路（５）をそなえて、
   当該エラー検出回路（５）によるエラー検出に対応して
   エラー対応処理が行われるデータ処理装置において、 上記プロセッサ（１）からの指示に対応してフラグ（１
   ５）に対する書込みを制御するフラグ書込み制御部（１
   ４）と、 当該フラグ書込み制御部（１４）によって書込まれたフ
   ラグ（１５）の内容にもとづいて、 上記エラー検出回路（５）からのエラー検出出力の出現
   を待って、上記プロセッサ（１）に対してキャッシュ（
   ４）に対するアクセスの結果を通知する第１のモードと
   、 上記エラー検出回路（５）からのエラー検出出力の出現
   を待つことなく上記プロセッサ（１）に対してキャッシ
   ュ（４）に対するアクセスの結果を通知しておき、エラ
   ー検出時に割込み制御部（１２）にこの旨を通知して上
   記プロセッサ（１）に対して割込みを行う第２のモード
   と、 を選択するエラー処理制御部（１６）をもうけたことを
   特徴とするキャッシュ・エラー処理方式。