JP2008525894A - メディアメモリシステム - Google Patents
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Abstract
【選択図】図3
Description
ページディレクトリテーブルエントリ(PDE)は物理メモリ内の1つ以上のページテーブルに向けられ、ページテーブルエントリ(PTE)は物理メモリ内の1つのページに向けられる。親プロセッサ202と付加的プロセッサ204とはメインメモリ206を共有する。マッピングの第1レベルにおいて、制御レジスタ208は1つのページディレクトリに向けられる。制御レジスタ208はページディレクトリメモリ210を選択する。マッピングの第2レベルにおいて、ページディレクトリ210のエントリは複数のページテーブル212に向けられる。これらのページのエントリは、ユーザデータが存在する実際のメモリページ214に向けられる。
Claims (19)
- 1次プロセッサアドレス変換を少なくとも1つの2次プロセッサアドレス変換に整合させることと、
少なくとも1つの2次プロセッサに別々の変換テーブル情報によって同時共有メモリアクセスを与えることと、
前記共有メモリによって前記1次および少なくとも1つの2次プロセッサ間でリアルタイムのデータを交換することと
を含む方法。 - 1次プロセッサアドレス変換を少なくとも1つの2次プロセッサアドレス変換に整合させることは、所定アプリケーションに対するページディレクトリを、前記アプリケーションが前記1次および2次プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に2次プロセッサのページディレクトリにコピーすることを含む、請求項1に記載の方法。
- 各メモリトランザクションがその物理メモリ領域へアクセスすることを制限することをさらに含む、請求項1に記載の方法。
- 各メモリトランザクションがその物理メモリ領域へアクセスすることを制限することは、アプリケーションが境界外アドレスを生成することに応じてアドレス指定エラーの信号を発生することを含む、請求項2に記載の方法。
- 1次プロセッサまたは2次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータを保持することを含む、請求項1に記載の方法。
- 前記少なくとも1つの2次プロセッサは少なくとも1つのメディアプロセッサを含む、請求項1に記載の方法。
- 少なくとも1つのメディアプロセッサ上でメディアプロセスのリアルタイム部分を実行することをさらに含む、請求項6に記載の方法。
- リアルタイムメディアデータを含むべく使用されるメモリを割り当ておよび割り当て解除することをさらに含む、請求項1に記載の方法。
- オペレーティングシステムに起因する遅延なしに、少なくとも1つの2次プロセッサを、外部から供給されるタイミング信号に同期させることをさらに含む、請求項1に記載の方法。
- 実行されると機械に対して、
第1プロセッサアドレス変換を少なくとも1つの第2プロセッサアドレス変換に整合させることと、
専用変換テーブル情報によって少なくとも1つの第2プロセッサへの共有メモリアクセスを可能にすることと、
前記共有メモリによって前記第1および少なくとも1つの第2プロセッサ間でデータを共有することと
を生じさせる命令を含む機械アクセス可能媒体。 - 第1プロセッサアドレス変換を少なくとも1つの第2プロセッサアドレス変換に整合させる命令は、実行されると機械に対して、所定アプリケーションに対するページディレクトリを、前記アプリケーションが前記第1および第2プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に第2プロセッサのページディレクトリにコピーすることを生じさせる命令をさらに含む、請求項10に記載の機械アクセス可能媒体。
- メモリと、
1次プロセッサアドレス変換を少なくとも1つの2次プロセッサアドレス変換に整合させ、少なくとも1つの2次プロセッサに別々の変換テーブル情報によって同時共有メモリアクセスを与え、ならびに前記共有メモリによって前記1次および少なくとも1つの2次プロセッサ間でリアルタイムのデータを交換するコントローラと
を含むシステム。 - 前記コントローラは、所定アプリケーションに対するページディレクトリを、前記アプリケーションが前記1次および2次プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に2次プロセッサのページディレクトリにコピーする、請求項12に記載のシステム。
- 1次プロセッサまたは2次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータが保持される、請求項12に記載のシステム。
- 前記コントローラは、リアルタイムメディアデータを含むべく使用されるメモリを割り当ておよび割り当て解除する、請求項12に記載のシステム。
- オペレーティングシステムに起因する遅延なしに、少なくとも1つの2次プロセッサを、外部から供給されるタイミング信号に同期させることをさらに含む、請求項12に記載のシステム。
- 1次プロセッサアドレス変換を少なくとも1つの2次プロセッサアドレス変換に整合させ、少なくとも1つの2次プロセッサに別々の変換テーブル情報によって同時共有メモリアクセスを与え、ならびに前記共有メモリによって前記1次および少なくとも1つの2次プロセッサ間でリアルタイムのデータを交換するアドレス変換器を含む装置。
- 前記アドレス変換器は、所定アプリケーションに対するページディレクトリを、前記アプリケーションが前記1次および2次プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に2次プロセッサのページディレクトリにコピーする、請求項17に記載の装置。
- 前記アドレス変換器は、1次プロセッサまたは2次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータが保持されるように指示する、請求項17に記載の装置。
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