WO2010095182A1 - マルチスレッドプロセッサ及びデジタルテレビシステム - Google Patents

マルチスレッドプロセッサ及びデジタルテレビシステム Download PDF

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山本崇夫
尾崎伸治
掛田雅英
中島雅逸
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パナソニック株式会社
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]

Definitions

  • the present invention can provide a multi-thread processor that can improve area efficiency, and can guarantee performance and robustness.
  • the processor system 10 is a system LSI that performs various signal processing related to the video / audio stream, and executes a plurality of threads using the external memory 15.
  • the processor system 10 is mounted on a digital television system, a DVD recorder, a digital camera, a mobile phone device, and the like.
  • the processor system 10 includes a processor block 11, a stream I / O block 12, an AVIO (Audio Visual Input Output) block 13, and a memory IF block 14.
  • the memory IF block 14 requests data in parallel between the processor block 11, the stream I / O block 12, the AVIO block 13, and the memory IF block 14 and the external memory 15.
  • the circuit block is controlled as follows.
  • the memory IF block 14 secures a transfer band between the processor block 11, the stream I / O block 12, the AVIO block 13, and the memory IF block 14 and the external memory 15 in response to a request from the processor block 11. And guarantee the latency.
  • the FPU allocation unit 108 allocates a plurality of FPUs 107 to LPs.
  • the FPU allocation unit 108 includes an FPU allocation register 137.
  • the cache memory 109 is a memory that temporarily stores data used in the processor block 11. Further, the cache memory 109 uses independent and different data areas (way 168) for LPs having different TVIDs 140.
  • the cache memory 109 includes a way designation register 136.
  • 16A and 16B are diagrams illustrating an example of data stored in the way designation register 136.
  • FIG. 16A and 16B are diagrams illustrating an example of data stored in the way designation register 136.
  • FIG. 17 is a diagram schematically showing the way 168 allocation processing by the cache memory 109.
  • the monitor program divides a plurality of threads into a plurality of groups by setting TVID 140, PVID 141, and MVID 142 of the plurality of contexts 124 (S121, S122, and S123).
  • the monitor program sets the interrupt destination LP or the like in the interrupt control register 134 in correspondence with each interrupt factor (S129).
  • the monitor program can perform interrupt control independent of host processing and media processing.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.

Abstract

　本発明に係るプロセッサシステム（１０）は、複数のスレッドのそれぞれが、ホスト処理に属するスレッドか、メディア処理に属するスレッドかを示すＴＶＩＤ（１４０）を保持する物理プロセッサ（１２１）及びコンテキストメモリ（１２７）と、複数の資源を、ホスト処理に属するスレッドに対応付ける第１資源と、メディア処理に属するスレッドに対応付ける第２資源とに分割する仮想モニタレベルのＯＳと、ＴＶＩＤ（１４０）を参照して、ホスト処理に属するスレッドに第１資源を割り当て、メディア処理に属するスレッドに第２資源を割り当てるＴＬＢ（１０４）、キャッシュメモリ（１０９）及びＦＰＵ割り当て部（１０８）等と、割り当てられた資源を用いてスレッドを実行する実行部（１０１）とを備える。

Description

マルチスレッドプロセッサ及びデジタルテレビシステム
　本発明は、マルチスレッドプロセッサ及びデジタルテレビシステムに関し、特に、複数のスレッドを同時に実行するマルチスレッドプロセッサに関する。
　近年のデジタル技術、動画像及び音声の圧縮伸張技術の急速な進展に伴い、デジタルテレビ、デジタルビデオレコーダ（ＤＶＤレコーダ等）、携帯電話、及び映像音声機器（ビデオカメラ等）に搭載されるプロセッサに、さらなる高性能化が求められている。
　例えば、高性能化を実現するプロセッサとしてマルチスレッドプロセッサが知られている（例えば、特許文献１参照）。このマルチスレッドプロセッサは、複数のスレッドを同時に実行することにより、処理効率を向上できる。また、マルチスレッドプロセッサは、複数のスレッドの実行において、資源の共有が可能となるので、複数のプロセッサを独立に設ける場合に比べて、プロセッサの面積効率を向上できる。
　一方、このようなプロセッサでは、リアルタイム性が要求されない制御関連のホスト処理と、リアルタイム性が要求される動画像の圧縮及び伸張処理等のメディア処理とが行われる。
　例えば、特許文献２記載の映像音声処理用集積回路は、ホスト処理を行うマイコンブロックと、メディア処理を行うメディア処理ブロックとをそれぞれ備える。
特開２００６－３０２２６１号公報 国際公開第２００５／０９６１６８号
　しかしながら、特許文献１記載のマルチスレッドプロセッサでは、同時に複数のスレッドが資源を共用するために、競合によって性能の保証、及び堅牢性が低下するという課題がある。具体的には、メディア処理で使用されている資源、例えば、キャッシュメモリに格納されているデータが、ホスト処理により追い出されることにより、メディア処理が当該データを再度キャッシュする必要が生じる。これにより、メディア処理の性能の保証が困難となる。
　また、特許文献１のマルチスレッドプロセッサは、設計時においても、他方の処理の影響を制御する必要があるので、特許文献２記載の映像音声処理用集積回路のようにマイコンブロックとメディア処理ブロックとを備える場合に比べて、設計が複雑となる。さらに、予期しない誤動作が発生する可能性が増加することによりシステムの堅牢性が低下する。
　一方で、特許文献２記載の映像音声処理用集積回路は、ホスト処理を行うマイコンブロックと、メディア処理を行うメディア処理ブロックとを個別に設けているために、上述した性能の保証及び堅牢性の低下を低減できる。しかしながら、特許文献２記載の映像音声処理用集積回路は、ホスト処理を行うマイコンブロックと、メディア処理を行うメディア処理ブロックとを個別に設けているために、資源の共用が効率的には行われない。これにより、特許文献２映像音声処理用集積回路は、プロセッサの面積効率が悪いという課題を有する。
　そこで、本発明は、面積効率を向上できるとともに、性能の保証及び堅牢性を向上できるマルチスレッドプロセッサを提供することを目的とする。
　上記目的を達成するために、本発明に係るマルチスレッドプロセッサは、複数のスレッドを同時に実行するマルチスレッドプロセッサであって、前記複数のスレッドの実行に用いられる複数の資源と、前記複数のスレッドのそれぞれが、ホスト処理に属するスレッドか、メディア処理に属するスレッドかを示すタグ情報を保持する保持手段と、前記複数の資源を、前記ホスト処理に属するスレッドに対応付ける第１資源と、前記メディア処理に属するスレッドに対応付ける第２資源とに分割する分割手段と、前記タグ情報を参照して、前記ホスト処理に属するスレッドに前記第１資源を割り当て、前記メディア処理に属するスレッドに前記第２資源を割り当てる割り当て手段と、前記割り当て手段により割り当てられた前記第１資源を用いて前記ホスト処理に属するスレッドを実行し、前記割り当て手段により割り当てられた前記第２資源を用いて前記メディア処理に属するスレッドを実行する実行手段とを備える。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、資源をホスト処理とメディア処理とで共有することで、面積効率を向上できる。さらに、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とにそれぞれ独立した資源を割り当てることができる。これにより、ホスト処理とメディア処理との間で資源の競合が生じないので、本発明に係るマルチスレッドプロセッサは、性能の保証、及び堅牢性を向上できる。
　また、前記実行手段は、前記ホスト処理に属するスレッドを制御する第１のオペレーティングシステムと、前記メディア処理に属するスレッドを制御する第２のオペレーティングシステムと、前記第１のオペレーティングシステム及び前記第２のオペレーティングシステムを制御する第３のオペレーティングシステムとを実行し、前記分割手段による前記分割は、前記第３のオペレーティングシステムにより行われてもよい。
　また、前記資源は、複数のウェイを有するキャッシュメモリを含み、前記分割手段は、前記複数のウェイを、前記ホスト処理に属するスレッドに対応付ける第１ウェイと、前記メディア処理に属するスレッドに対応付ける第２ウェイとに分割し、前記キャッシュメモリは、前記タグ情報を参照して、前記ホスト処理に属するスレッドのデータを前記第１ウェイにキャッシュし、前記メディア処理に属するスレッドのデータを前記第２ウェイにキャッシュしてもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とでキャッシュメモリを共用するとともに、ホスト処理とメディア処理とにそれぞれ独立したキャッシュメモリの領域を割り当てることができる。
　また、前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、前記資源は、それぞれが前記メモリの論理アドレスと物理アドレスとの対応関係を示す複数のエントリを有するＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）を含み、前記分割手段は、前記複数のエントリを、前記ホスト処理に属するスレッドに対応付ける第１エントリと、前記メディア処理に属するスレッドに対応付ける第２エントリとに分割し、前記ＴＬＢは、前記タグ情報を参照して、前記ホスト処理に属するスレッドに対して前記第１エントリを用い、前記メディア処理に属するスレッドに対して前記第２エントリを用いてもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とでＴＬＢを共用するとともに、ホスト処理とメディア処理とにそれぞれ独立したＴＬＢのエントリを割り当てることができる。
　また、前記各エントリは、さらに、前記タグ情報を含み、前記論理アドレスと前記タグ情報との組みに対して、一つの物理アドレスが対応付けられてもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とにそれぞれ独立した論理アドレス空間を割り当てることができる。
　また、前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、前記資源は、前記メモリの物理アドレス空間を含み、前記分割手段は、前記メモリの物理アドレス空間を、前記ホスト処理に属するスレッドに対応付ける第１物理アドレス範囲と、前記メディア処理に属するスレッドに対応付ける第２物理アドレス範囲とに分割してもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とにそれぞれ独立した物理アドレス空間を割り当てることができる。
　また、前記マルチスレッドプロセッサは、さらに、前記第１物理アドレス範囲に前記メディア処理に属するスレッドからのアクセスがあった場合と、前記第２物理アドレス範囲に前記ホスト処理に属するスレッドからのアクセスがあった場合とに割り込みを発生する物理アドレス管理手段を備えてもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理及びメディア処理のスレッドが互いに他の処理のスレッドが用いているメモリ領域にアクセスしようとした場合には、割り込みを発生する。これにより、本発明に係るマルチスレッドプロセッサは、システムの堅牢性を向上できる。
　また、前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、前記マルチスレッドプロセッサは、さらに、前記ホスト処理に属するスレッド及び前記メディア処理に属するスレッドからの要求に応じて、前記メモリにアクセスするメモリインターフェース手段を備え、前記資源は、前記メモリとメモリインターフェース手段との間のバスバンド幅であり、前記分割手段は、前記バスバンド幅を、前記ホスト処理に属するスレッドに対応付ける第１バスバンド幅と、前記メディア処理に属するスレッドに対応付ける第２バスバンド幅とに分割し、前記メモリインターフェース手段は、前記タグ情報を参照して、前記ホスト処理に属するスレッドから前記メモリへのアクセスが要求された場合、前記第１バスバンド幅を用いて、前記メモリへのアクセスを行い、前記メディア処理に属するスレッドから前記メモリへのアクセスが要求された場合、前記第２バスバンド幅を用いて、前記メモリへのアクセスを行ってもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とにそれぞれ独立したバスバンド幅を割り当てることができる。これにより、本発明に係るマルチスレッドプロセッサは、ホスト処理及びメディア処理それぞれの性能保証及びリアルタイム性の保証を達成することができる。
　また、前記資源は、複数のＦＰＵ（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　ｎｕｍｂｅｒ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を含み、前記分割手段は、前記複数のＦＰＵを、前記ホスト処理に属するスレッドに対応付ける第１ＦＰＵと、前記メディア処理に属するスレッドに対応付ける第２ＦＰＵとに分割してもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とでＦＰＵを共用するとともに、ホスト処理とメディア処理とにそれぞれ独立したＦＰＵを割り当てることができる。
　また、前記分割手段は、割り込み要因に対応させて、前記複数のスレッドのうちいずれかを設定し、前記マルチスレッドプロセッサは、さらに、割り込み要因が発生した際に、前記分割手段により設定された、当該割り込み要因に対応するスレッドに割り込みを送る割り込み制御部を備えてもよい。
　この構成によれば、本発明に係るマルチスレッドプロセッサは、ホスト処理とメディア処理とにそれぞれ独立した割り込み制御を行える。
　また、前記ホスト処理は、システムの制御を行い、前記メディア処理は、映像の圧縮又は伸張を行ってもよい。
　なお、本発明は、このようなマルチスレッドプロセッサとして実現できるだけでなく、マルチスレッドプロセッサに含まれる特徴的な手段をステップとするマルチスレッドプロセッサの制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　さらに、本発明は、このようなマルチスレッドプロセッサの機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このようなマルチスレッドプロセッサを備えるデジタルテレビシステム、ＤＶＤレコーダ、デジタルカメラ及び携帯電話機器として実現したりできる。
　以上より、本発明は、面積効率を向上できるとともに、性能の保証及び堅牢性を向上できるマルチスレッドプロセッサを提供できる。
図１は、本発明の実施の形態に係るプロセッサシステムの構成を示すブロック図である。 図２は、本発明の実施の形態に係るプロセッサブロックの構成を示すブロック図である。 図３は、本発明の実施の形態に係るコンテキストの構成を示す図である。 図４は、本発明の実施の形態に係る論理アドレス空間の管理を示す図である。 図５は、本発明の実施の形態に係るアドレス管理テーブルの構成を示す図である。 図６は、本発明の実施の形態における、論理アドレスと物理アドレスとの対応関係を示す図である。 図７は、本発明の実施の形態に係るエントリ指定レジスタの構成を示す図である。 図８は、本発明の実施の形態に係るＴＬＢによるエントリの割り当て処理を示す図である。 図９は、本発明の実施の形態に係るＴＬＢによる処理の流れを示すフローチャートである。 図１０は、本発明の実施の形態に係る物理保護レジスタの構成を示す図である。 図１１は、本発明の実施の形態において、ＰＶＩＤにより保護される物理アドレス空間を示す図である。 図１２は、本発明の実施の形態に係る保護違反レジスタの構成を示す図である。 図１３は、本発明の実施の形態に係るエラーアドレスレジスタの構成を示す図である。 図１４は、本発明の実施の形態に係るＦＰＵ割り当てレジスタの構成を示す図である。 図１５は、本発明の実施の形態に係るＦＰＵ割り当て部によるＦＰＵの割り当て処理を示す図である。 図１６Ａは、本発明の実施の形態に係るウェイ指定レジスタの構成を示す図である。 図１６Ｂは、本発明の実施の形態に係るウェイ指定レジスタの構成を示す図である。 図１７は、本発明の実施の形態に係るキャッシュメモリによるウェイの割り当て処理を模式的に示す図である。 図１８は、本発明の実施の形態に係るキャッシュメモリによる処理の流れを示すフローチャートである。 図１９は、本発明の実施の形態に係る割り込み制御レジスタの構成を示す図である。 図２０は、本発明の実施の形態に係るプロセッサシステムにおける、メモリアクセス管理を示す図である。 図２１は、本発明の実施の形態に係るメモリＩＦブロックによるバスバンド幅の割り当てを示す図である。 図２２は、本発明の実施の形態に係るプロセッサシステムにおける資源分割処理の流れを示すフローチャートである。
　以下、本発明に係るプロセッサシステムの実施の形態について、図面を参照しながら詳細に説明する。
　本発明の実施の形態に係るプロセッサシステムは、資源を共用してホスト処理とメディア処理とを行う単一のプロセッサブロックを備える。さらに、本発明の実施の形態に係るプロセッサシステムは、ホスト処理のスレッドとメディア処理のスレッドとに、異なるタグ情報を与えるとともに、プロセッサシステムが有する資源を当該タグ情報に対応付けて分割する。これにより、本発明の実施の形態に係るプロセッサシステムは、面積効率を向上できるとともに、性能の保証及び堅牢性を向上できる。
　まず、本発明の実施の形態に係るプロセッサシステムの構成を説明する。
　図１は、本発明の実施の形態に係るプロセッサシステム１０の基本構成を示す機能ブロック図である。
　このプロセッサシステム１０は、映像音声ストリームに関する様々な信号処理を行うシステムＬＳＩであり、外部メモリ１５を用いて複数のスレッドを実行する。例えば、プロセッサシステム１０は、デジタルテレビシステム、ＤＶＤレコーダ、デジタルカメラ及び携帯電話機器等に搭載される。このプロセッサシステム１０は、プロセッサブロック１１と、ストリームＩ／Ｏブロック１２と、ＡＶＩＯ（Ａｕｄｉｏ　Ｖｉｓｕａｌ　Ｉｎｐｕｔ　Ｏｕｔｐｕｔ）ブロック１３と、メモリＩＦブロック１４とを備える。
　プロセッサブロック１１は、プロセッサシステム１０全体を制御するプロセッサであり、制御バス１６を介してストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４を制御したり、データバス１７及びメモリＩＦブロック１４を介して外部メモリ１５にアクセスしたりする。また、プロセッサブロックは、データバス１７及びメモリＩＦブロック１４を介して外部メモリ１５から圧縮画像音声ストリーム等の画像音声データを読み出し、圧縮又は伸張等のメディア処理を行った後に、再び、データバス１７及びメモリＩＦブロック１４を介して、処理後の画像データや音声データを外部メモリ１５に格納する回路ブロックである。
　つまり、プロセッサブロック１１は、映像音声の出力サイクル（フレームレート等）に依存しない非リアルタイムな汎用（制御関連の）処理であるホスト処理と、映像音声の出力サイクルに依存するリアルタイムな汎用（メディア関連の）処理であるメディア処理とを行う。
　例えば、プロセッサシステム１０をデジタルテレビシステムに搭載する場合、ホスト処理は、当該デジタルテレビシステムの制御を行い、メディア処理は、デジタル映像の伸張を行う。
　ストリームＩ／Ｏブロック１２は、プロセッサブロック１１による制御の下で、蓄積メディア及びネットワーク等の周辺デバイスから圧縮画像音声ストリーム等のストリームデータを読み込み、データバス１８及びメモリＩＦブロック１４を介して外部メモリ１５に格納したり、その逆方向のストリーム転送をしたりする回路ブロックである。このように、ストリームＩ／Ｏブロック１２は、映像音声の出力サイクルに依存しない非リアルタイムなＩＯ処理を行う。
　ＡＶＩＯブロック１３は、プロセッサブロック１１による制御の下で、データバス１９及びメモリＩＦブロック１４を介して外部メモリ１５から画像データ及び音声データ等を読み出し、各種グラフィック処理等を施した後に、画像信号及び音声信号として外部の表示装置やスピーカ等に出力したり、その逆方向のデータ転送をしたりする回路ブロックである。このように、ＡＶＩＯブロック１３は、映像音声の出力サイクルに依存するリアルタイムなＩＯ処理を行う。
　メモリＩＦブロック１４は、プロセッサブロック１１による制御の下で、プロセッサブロック１１、ストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４と外部メモリ１５との間で並列にデータ要求が行われるように制御する回路ブロックである。また、メモリＩＦブロック１４は、プロセッサブロック１１からの要求に応じて、プロセッサブロック１１、ストリームＩ／Ｏブロック１２、ＡＶＩＯブロック１３、及びメモリＩＦブロック１４と外部メモリ１５との間の転送帯域を確保するとともに、レイテンシ保証を行う。
　次に、プロセッサブロック１１の詳細な構成を説明する。
　図２は、プロセッサブロック１１の構成を示す機能ブロック図である。
　このプロセッサブロック１１は、実行部１０１と、ＶＭＰＣ（仮想マルチプロセッサ制御部）１０２と、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）１０４と、物理アドレス管理部１０５と、ＦＰＵ（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　ｎｕｍｂｅｒ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：浮動小数点演算装置）１０７と、ＦＰＵ割り当て部１０８と、キャッシュメモリ１０９と、ＢＣＵ１１０と、割り込み制御部１１１とを備える。
　ここで、本発明の実施の形態に係るプロセッサブロック１１は、仮想マルチプロセッサ（ＶＭＰ:Ｖｉｒｔｕａｌ　Ｍｕｌｔｉ　Ｐｒｏｃｅｓｓｏｒ）として機能する。仮想マルチプロセッサとは、一般的に、複数の論理プロセッサ（ＬＰ:Ｌｏｇｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ）の機能を時分割に演じる命令並列プロセッサの一種である。ここで一つのＬＰは、実体的には、物理プロセッサ１２１（ＰＰ:Ｐｈｙｓｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ）のレジスタ群に設定される一つのコンテキストに対応する。各ＬＰに割り当てる時間単位（ＴＳ:Ｔｉｍｅ　Ｓｌｏｔ）の頻度を管理することによって、各ＬＰによって実行されるアプリケーション間の負荷バランスを保つことができる。なお、ＶＭＰの構成及び動作については、その代表的な一例が特開２００３－２７１３９９号公報（特許文献：３）に詳しく開示されているので、ここでは詳細な説明を省略する。
　また、プロセッサブロック１１は、マルチスレッドパイプライン型プロセッサ（マルチスレッドプロセッサ）として機能する。マルチスレッドパイプライン型プロセッサは、同時に複数のスレッドを処理し、さらに、実行パイプラインの空きを埋めるように複数のスレッドを処理することにより、処理効率を向上できる。なお、マルチスレッドパイプライン型プロセッサの構成及び動作については、その代表的な一例が特開２００８－１２３０４５号公報（特許文献：４）に詳しく開示されているので、ここでは詳細な説明を省略する。
　実行部１０１は、複数のスレッドを同時に実行する。この実行部１０１は、複数の物理プロセッサ１２１と、演算制御部１２２と、演算部１２３とを備える。
　複数の物理プロセッサ１２１は、それぞれ、レジスタを備える。このレジスタそれぞれは、１以上のコンテキスト１２４を保持する。ここで、コンテキスト１２４とは、複数のスレッド（ＬＰ）のそれぞれに対応し、対応するスレッドを実行するために必要な制御情報及びデータ情報等である。各物理プロセッサ１２１は、スレッド（プログラム）中の命令をフェッチ及び解読し、解読結果を演算制御部１２２に発行する。
　演算部１２３は、複数の演算器を備え、同時に複数のスレッドを実行する。
　演算制御部１２２は、マルチスレッドパイプライン型プロセッサにおけるパイプライン制御を行う。具体的には、演算制御部１２２は、実行パイプラインの空きを埋めるように複数のスレッドを、演算部１２３が備える演算器に割り当てたうえで実行させる。
　ＶＭＰＣ１０２は、仮想マルチスレッド処理を制御する。このＶＭＰＣ１０２は、スケジューラ１２６と、コンテキストメモリ１２７と、コンテキスト制御部１２８とを備える。
　スケジューラ１２６は、複数のスレッドの優先度に従い、複数のスレッドの実行順序、及びスレッドを実行するＰＰを決定するスケジューリングを行うハードウェアスケジューラである。具体的には、スケジューラ１２６は、ＬＰをＰＰにアサインする又はアンアサインすることにより、実行部１０１が実行するスレッドを切り替える。
　コンテキストメモリ１２７は、複数のＬＰにそれぞれ対応する複数のコンテキスト１２４を記憶する。なお、このコンテキストメモリ１２７又は複数の物理プロセッサ１２１が備えるレジスタが、本発明の保持手段に相当する。
　コンテキスト制御部１２８は、所謂コンテキストの復帰及び退避を行う。具体的には、コンテキスト制御部１２８は、実行が完了した物理プロセッサ１２１が保持するコンテキスト１２４をコンテキストメモリ１２７に書き込む。また、コンテキスト制御部１２８は、これから実行されるスレッドのコンテキスト１２４をコンテキストメモリ１２７から読み出し、読み出したコンテキスト１２４を当該スレッドに対応するＬＰがアサインされた物理プロセッサ１２１に転送する。
　図３は、一つのコンテキスト１２４の構成を示す図である。なお、図３にはスレッドを実行するために必要な通常の制御情報及び通常のデータ情報等は図示しておらず、本発明の実施の形態において新たにコンテキスト１２４に追加された情報のみを示している。
　図３に示すように、コンテキスト１２４は、ＴＶＩＤ（ＴＬＢアクセス仮想識別子）１４０と、ＰＶＩＤ（物理メモリ保護仮想識別子）１４１と、ＭＶＩＤ（メモリアクセス仮想識別子）１４２とを含む。
　このＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２は、複数のスレッド（ＬＰ）のそれぞれが、ホスト処理に属するスレッドか、メディア処理に属するスレッドかを示すタグ情報である。
　ＴＶＩＤ１４０は、複数の仮想メモリ保護グループを設定するために用いられる。例えば、ホスト処理のスレッドと、メディア処理のスレッドとにそれぞれ異なるＴＶＩＤ１４０が付与される。実行部１０１は、このＴＶＩＤ１４０を用いて論理アドレス空間のページ管理情報をそれぞれ独立に作成することができる。
　ＰＶＩＤ１４１は、物理メモリ領域のアクセスを制限するために用いられる。
　ＭＶＩＤ１４２は、メモリＩＦブロック１４へのアクセス形態を設定するために用いられる。メモリＩＦブロック１４は、このＭＶＩＤ１４２を用いて、レイテンシ（応答性重視）を優先するか、バンド幅（性能保証）を優先するかを決定する。
　図４は、プロセッサシステム１０における論理アドレス空間の管理を模式的に示す図である。図４に示すように、プロセッサシステム１０は、ユーザレベル、スーパーバイザーレベル及び仮想モニタレベルの３つの階層により制御される。
　ここでユーザレベルは、スレッド（ＬＰ）ごとの制御を行う階層である。スーパーバイザーレベルは、複数のスレッドの制御を行うオペレーティングシステム（ＯＳ）に対応する階層である。例えば、図４に示すようにスーパーバイザーレベルには、ホスト処理のＯＳであるＬｉｎｕｘカーネルと、メディア処理のＯＳであるＳｙｓｔｅｍ　Ｍａｎａｇｅｒとが含まれる。
　仮想モニタレベルは、スーパーバイザーレベルの複数のＯＳを制御する階層である。具体的には、仮想モニタレベルのＯＳ（モニタプログラム）により、ＴＶＩＤ１４０を用いた論理アドレス空間の保証が行われる。つまり、プロセッサシステム１０は、複数のＯＳが用いる論理アドレス空間が互いに干渉しないように、論理アドレス空間を管理する。例えば、各コンテキストのＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２は、この仮想モニタレベルでのみ設定することが出来るようにしている。
　また、仮想モニタレベルのＯＳは、プロセッサシステム１０が有する複数の資源を、ホスト処理に属するスレッドに対応付ける第１資源と、メディア処理に属するスレッドに対応付ける第２資源とに分割する本発明の分離手段である。ここで資源とは、具体的には、外部メモリ１５のメモリ領域（論理アドレス空間及び物理アドレス空間）、キャッシュメモリ１０９のメモリ領域、ＴＬＢ１０４のメモリ領域、及びＦＰＵ１０７である。
　このように、仮想モニタレベルで、資源を分割することにより、設計者は、ホスト処理とメディア処理とが独立したプロセッサにより実行されている場合と同様に、ホスト処理及びメディア処理のＯＳを設計できる。
　ＴＬＢ１０４は、一種のキャッシュメモリであり、論理アドレスと物理アドレスとの対応関係を示すページテーブルの一部であるアドレス変換テーブル１３０を保持する。このＴＬＢ１０４は、アドレス変換テーブル１３０を用いて、論理アドレスと物理アドレス間の変換を行う。
　図５は、アドレス変換テーブル１３０の構成を示す図である。
　図５に示すように、アドレス変換テーブル１３０は、複数のエントリ１５０を含む。各エントリ１５０は、論理アドレスを識別するためのＴＬＢタグ部１５１と、当該ＴＬＢタグ部１５１に対応付けられたＴＬＢデータ部１５２とを含む。ＴＬＢタグ部１５１は、ＶＰＮ１５３と、ＴＶＩＤ１４０と、ＰＩＤ１５４とを含む。ＴＬＢデータ部１５２は、ＰＰＮ１５５と、Ａｔｔｒｉｂｕｔｅ１５６とを含む。
　ＶＰＮ１５３は、ユーザレベルの論理アドレスであり、具体的には、論理アドレス空間のページＮｏである。
　ＰＩＤ１５４は、当該データを用いるプロセスを識別するためのＩＤである。
　ＰＰＮ１５５は、当該ＴＬＢタグ部１５１に対応付けられた物理アドレスであり、具体的には、物理アドレス空間のページＮｏである。
　Ａｔｔｒｉｂｕｔｅ１５６は、当該ＴＬＢタグ部１５１に対応付けられたデータの属性を示す。具体的には、Ａｔｔｒｉｂｕｔｅ１５６は、当該データへのアクセスの可否、当該データをキャッシュメモリ１０９に格納するか格納しないか、当該データが特権を有するか否か等を示す。
　また、ＴＬＢ１０４は、複数のスレッド（ＬＰ）が用いる論理アドレス空間の管理を行う。
　図６は、プロセッサシステム１０における論理アドレスと物理アドレスとの対応関係を模式的に示す図である。上述したように、ＴＬＢ１０４は、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４とＴＶＩＤ１４０との組に対して、一つの物理アドレス（ＰＰＮ１５５）を対応させる。このように、同じＴＶＩＤ１４０をもつＬＰ上のスーパーバイザーレベルでは、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４との組に対して一つの物理アドレスを対応付けることで、各プロセスの論理アドレスを物理アドレスと対応させることができる。
　ここで、ＴＬＢ１０４の更新時に、更新されるエントリ１５０のＴＶＩＤ１４０は、更新を行うＬＰに設定されているＴＶＩＤ１４０が設定される。
　さらに、ＴＬＢ１０４は、プロセスごとの論理アドレス（ＶＰＮ１５３）とＰＩＤ１５４とにＴＶＩＤ１４０を加えた組に対して、一つの物理アドレス（ＰＰＮ１５５）を対応させる。これにより、ＴＬＢ１０４は、仮想モニタレベルにおいて、ホスト処理とメディア処理とにそれぞれ異なるＴＶＩＤ１４０を設定することにより、ホスト処理とメディア処理とに独立した論理アドレス空間を与えることができる。
　また、このＴＬＢ１０４は、エントリ指定レジスタ１３５を備える。エントリ指定レジスタ１３５は、ＴＶＩＤ１４０に割り当てるエントリ１５０を指定する情報を保持する。
　図７は、エントリ指定レジスタ１３５に格納されるデータの一例を示す図である。図７に示すように、エントリ指定レジスタ１３５は、ＴＶＩＤ１４０とエントリ１５０との対応関係を保持する。また、エントリ指定レジスタ１３５は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　ＴＬＢ１０４は、エントリ指定レジスタ１３５に設定された情報を用いて、ＴＶＩＤ１４０ごとに、使用するエントリ１５０を決定する。具体的には、ＴＬＢ１０４は、ＴＬＢミス（ＬＰから入力された論理アドレス（ＴＬＢタグ部１５１）をアドレス変換テーブル１３０に保持していない）の場合、当該ＬＰのＴＶＩＤ１４０に対応するエントリ１５０のデータをリプレースする。
　図８は、ＴＬＢ１０４でのエントリ１５０の割り当て状態を模式的に示す図である。
　図８に示すように、複数のエントリ１５０が、複数のＬＰにより共有される。さらに、ＴＬＢ１０４は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、エントリ１５０を共有させる。例えば、ＴＶＩＤ０を有するＬＰ０には、エントリ０～エントリ２が割り当てられ、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、エントリ３～エントリ７が割り当てられる。これにより、ＴＬＢ１０４は、ホスト処理に属するスレッドに対して、エントリ０～エントリ２を用い、メディア処理に属するスレッドに対してエントリ３～エントリ７を用いることができる。
　なお、ＴＶＩＤ０有するＬＰ０と、ＴＶＩＤ１を有するＬＰ１及びＬＰ２との両方からから更新可能なエントリ１５０を設定してもよい。
　図９は、ＴＬＢ１０４による処理の流れを示すフローチャートである。
　図９に示すように、ＬＰからの外部メモリ１５へのアクセスが発生した場合、まず、ＴＬＢ１０４は、アクセス元のＬＰから入力された論理アドレス（ＶＰＮ１５３、ＴＶＩＤ１４０及びＰＩＤ１５４）と同じ論理アドレスを格納しているか否かを判定する（Ｓ１０１）。
　格納していない場合、つまりＴＬＢミスの場合（Ｓ１０１でＹｅｓ）、ＴＬＢ１０４は、アクセス元のＬＰのＴＶＩＤ１４０に割り当てられたエントリ１５０を更新する。言い換えると、エントリ１５０に既にデータが格納させている場合には、ＴＬＢ１０４は、アクセス元のＬＰのＴＶＩＤ１４０と、同一のＴＶＩＤ１４０のエントリ１５０を更新する（Ｓ１０２）。具体的には、ＴＬＢ１０４は、外部メモリ１５等に格納されているページテーブルから、ＴＬＢミスした論理アドレスと物理アドレスとの対応関係を読み出し、読み出した対応関係を、アクセス元のＬＰのＴＶＩＤ１４０に割り当てられたエントリ１５０に格納する。
　次に、ＴＬＢ１０４は、更新した対応関係を用いて、論理アドレスを物理アドレスに変換する（Ｓ１０３）。
　一方、ステップＳ１０１で、ＬＰから入力された論理アドレスと同じ論理アドレスを格納している場合、つまりＴＬＢヒットの場合（Ｓ１０１でＮｏ）、ＴＬＢ１０４は、ＴＬＢヒットした対応関係を用いて、論理アドレスを物理アドレスに変換する（Ｓ１０３）。
　ここで、外部メモリ１５等に格納されているページテーブルは、ＴＶＩＤ１４０毎又はＰＶＩＤ１４１毎に、外部メモリ１５の物理アドレスが割り当てられるように、予め作成されている。このページテーブルは、例えば、スーパーバイザーレベル、又は仮想モニタレベルのＯＳにより作成及び更新される。
　物理アドレス管理部１０５は、ＰＶＩＤ１４１を用いて物理アドレス空間のアクセス保護を行う。この物理アドレス管理部１０５は、複数の物理メモリ保護レジスタ１３１と、保護違反レジスタ１３２と、エラーアドレスレジスタ１３３とを備える。
　各物理メモリ保護レジスタ１３１は、物理アドレス範囲ごとに、当該物理アドレス範囲にアクセス可能なＬＰを示す情報を保持する。
　図１０は、一つの物理メモリ保護レジスタ１３１に保持される情報の構成を示す図である。図１０に示すように、物理メモリ保護レジスタ１３１は、ＢＡＳＥＡＤＤＲ１６１と、ＰＳ１６２と、ＰＮ１６３と、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４と、ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＷＥ１６５とを含む情報を保持する。
　ＢＡＳＥＡＤＤＲ１６１、ＰＳ１６２、及びＰＮ１６３は、物理アドレス範囲を指定する情報である。具体的には、ＢＡＳＥＡＤＤＲ１６１は、指定する物理アドレス範囲の先頭のアドレスの上位１６ビットである。ＰＳ１６２はページサイズを示す。例えば、ページサイズとして、１ＫＢ、６４ＫＢ、１ＭＢ又は６４ＭＢが設定される。ＰＮ１６３は、ＰＳ１６２に設定されたページサイズでのページ数を示す。
　ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４及びＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、ＢＡＳＥＡＤＤＲ１６１、ＰＳ１６２及びＰＮ１６３で指定される物理アドレス範囲に、アクセス可能なＬＰのＰＶＩＤ１４１を示す。
　具体的には、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４は、それぞれＰＶＩＤ１４１ごとに１ビット設けられる。また、ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ１６４は、対応するＰＶＩＤ１４１が付与されたＬＰが、指定された物理アドレス範囲にデータを書き込み可能であるか否かを示す。
　ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、それぞれＰＶＩＤ１４１ごとに１ビット設けられる。また、ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＲＥ１６５は、対応するＰＶＩＤ１４１が付与されたＬＰが、指定された物理アドレス範囲のデータを読み出し可能であるか否かを示す。
　なお、ここでは、４種類のＰＶＩＤ１４１が複数のＬＰに付与されるとするが、２種類以上のＰＶＩＤ１４１が複数のＬＰに付与されればよい。
　図１１は、ＰＶＩＤ１４１により保護される物理アドレス空間の一例を示す図である。また、ここでは物理アドレス管理部１０５は、４つの物理メモリ保護レジスタ１３１（ＰＭＧ０ＰＲ～ＰＭＧ３ＰＲ）を備えるとする。また、ＰＶＩＤ０は、Ｌｉｎｕｘ（ホスト処理）のＬＰ群に付与され、ＰＶＩＤ１は、メディア処理のＬＰのうち画像処理のＬＰ群に付与され、ＰＶＩＤ２は、メディア処理のＬＰのうち音声処理のＬＰ群に付与され、ＰＶＩＤ３は、Ｓｙｓｔｅｍ　Ｍａｎａｇｅｒ（メディア処理のＯＳ）のＬＰ群に付与される。
　また、物理アドレス管理部１０５は、ＬＰが、当該ＬＰのＰＶＩＤ１４１で許可されていない物理アドレスにアクセスした場合に例外割り込みを発生するとともに、保護違反レジスタ１３２に、エラーが発生したアクセス情報を書き込み、かつ、エラーアドレスレジスタ１３３に、エラーの要因となったアクセスのアクセス先の物理アドレスを書き込む。
　図１２は、保護違反レジスタ１３２に保持されるアクセス情報の構成を示す図である。図１２に示すように、保護違反レジスタ１３２に保持されるアクセス情報は、ＰＶＥＲＲ１６７と、ＰＶＩＤ１４１とを含む。ＰＶＥＲＲ１６７は、当該エラーが、物理メモリ空間保護違反（ＬＰが、当該ＬＰのＰＶＩＤ１４１で許可されていない物理アドレスにアクセスしたエラー）であるか否を示す。ＰＶＩＤ１４１は、物理メモリ空間保護違反が発生したＰＶＩＤ１４１が設定される。
　図１３は、エラーアドレスレジスタ１３３に保持される情報の構成を示す図である。図１０に示すように、エラーアドレスレジスタ１３３は、エラーの要因となったアクセスのアクセス先の物理アドレス（ＢＥＡ［３１：０］）を保持する。
　以上のように、ＰＶＩＤ１４１を用いて、物理アドレスを保護することにより、システムの堅牢性を向上できる。具体的には、デバッグ時において、エラーが発生した物理アドレス及びＰＶＩＤ１４１から、設計者は、画像処理及び音声処理のうち、どちらの処理がエラーを起こしているかを容易に判別できる。また、ホスト処理のデバッグ時には、画像処理などが書き込めないアドレスで発生している誤動作について、画像処理の誤動作を疑うことなくデバッグすることが可能になる。
　ＦＰＵ割り当て部１０８は、複数のＦＰＵ１０７をＬＰに割り当てる。このＦＰＵ割り当て部１０８は、ＦＰＵ割り当てレジスタ１３７を備える。
　図１４は、ＦＰＵ割り当てレジスタ１３７に格納されるデータの一例を示す図である。図１４に示すように、ＦＰＵ割り当てレジスタ１３７に、ＴＶＩＤ１４０ごとにＦＰＵ１０７が対応付けられる。また、ＦＰＵ割り当てレジスタ１３７は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　図１５は、ＦＰＵ割り当て部１０８によるＦＰＵ１０７の割り当て処理を模式的に示す図である。
　図１５に示すように、複数のＦＰＵ１０７が、複数のＬＰにより共有される。さらに、ＦＰＵ割り当て部１０８は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、ＦＰＵ１０７を共有させる。例えば、ＦＰＵ割り当て部１０８は、ＴＶＩＤ０を有するＬＰ０には、ＦＰＵ０を割り当て、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、ＦＰＵ１を割り当てる。
　また、ＬＰは、ＦＰＵ割り当て部１０８により割り当てられたＦＰＵ１０７を用いて、スレッドを実行する。
　キャッシュメモリ１０９は、プロセッサブロック１１で使用するデータを一時的に格納するメモリである。また、キャッシュメモリ１０９は、異なるＴＶＩＤ１４０を有するＬＰには、独立した異なるデータ領域（ウェイ１６８）を使用する。このキャッシュメモリ１０９は、ウェイ指定レジスタ１３６を備える。
　図１６Ａ及び図１６Ｂは、ウェイ指定レジスタ１３６に格納されるデータの一例を示す図である。
　図１６Ａに示すように、ウェイ指定レジスタ１３６に、ＴＶＩＤ１４０ごとにウェイ１６８が対応付けられる。また、ウェイ指定レジスタ１３６は、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新される。
　なお、図１６Ｂに示すように、ＬＰごとにウェイ１６８を対応付けてもよい。この場合、例えば、コンテキスト１２４内に、当該ＬＰが使用するウェイの情報が含まれ、仮想モニタレベルのＯＳ、又はスーパーバイザーレベルのＯＳは、コンテキスト１２４を参照し、ウェイ指定レジスタ１３６を設定及び更新する。
　図１７は、キャッシュメモリ１０９によるウェイ１６８の割り当て処理を模式的に示す図である。
　図１７に示すように、キャッシュメモリ１０９は、データ格納単位として、複数のウェイ１６８（ｗａｙ０～ｗａｙ７）を有する。このキャッシュメモリ１０９は、ＴＶＩＤ１４０を用いて、同じＴＶＩＤ１４０を有するＬＰ間で、ウェイ１６８を共有させる。例えば、ＴＶＩＤ０を有するＬＰ０には、ｗａｙ０～ｗａｙ１が割り当てられ、ＴＶＩＤ１を有するＬＰ１及びＬＰ２には、ｗａｙ２～ｗａｙ７が割り当てられる。これにより、キャッシュメモリ１０９は、ホスト処理に属するスレッドのデータをｗａｙ０～ｗａｙ１にキャッシュし、メディア処理に属するスレッドのデータをｗａｙ２～ｗａｙ７にキャッシュする。
　このように、キャッシュメモリ１０９は、異なるＴＶＩＤ１４０を有するＬＰ間で、キャッシュデータを互いに追い出しあわないようにできる。
　図１８は、キャッシュメモリ１０９による処理の流れを示すフローチャートである。
　図１８に示すように、ＬＰからの外部メモリ１５へのアクセスが発生した場合、まず、キャッシュメモリ１０９は、アクセス元のＬＰから入力されたアドレス（物理アドレス）と同じアドレスを格納しているか否かを判定する（Ｓ１１１）。
　格納していない場合、つまりキャッシュミスの場合（Ｓ１１１でＹｅｓ）、キャッシュメモリ１０９は、ウェイ指定レジスタ１３６で指定されるウェイ１６８に、アクセス元のＬＰから入力されたアドレス及びデータをキャッシュする（Ｓ１１２）。具体的には、リードアクセスの場合、キャッシュメモリ１０９は、外部メモリ１５等からデータを読み出し、読み出したデータを、ウェイ指定レジスタ１３６で指定されるウェイ１６８に格納する。また、ライトアクセスの場合、キャッシュメモリ１０９は、アクセス元のＬＰから入力されたデータを、ウェイ指定レジスタ１３６で指定されるウェイ１６８に格納する。
　一方、ステップＳ１１１で、アクセス元のＬＰから入力されたアドレスと同じアドレスを格納している場合、つまりキャッシュヒットの場合（Ｓ１１１でＮｏ）、キャッシュメモリ１０９は、キャッシュヒットしたデータを、更新（ライトアクセス時）、又はアクセス元のＬＰに出力する（リードアクセス時）（Ｓ１１３）。
　ＢＣＵ１１０は、プロセッサブロック１１と、メモリＩＦブロック１４との間のデータ転送を制御する。
　割り込み制御部１１１は、割り込みの検出、要求及び許可等を行う。この割り込み制御部１１１は、複数の割り込み制御レジスタ１３４を備える。例えば、割り込み制御部１１１は、１２８個の割り込み制御レジスタ１３４を備える。割り込み制御部１１１は、割り込み制御レジスタ１３４を参照し、発生した割り込みの割り込み要因に対応するスレッド（ＬＰ）に割り込みを送る。
　割り込み制御レジスタ１３４には、割り込み要因に対応する割り込み先のスレッドが設定される。
　図１９は、一つの割り込み制御レジスタ１３４の構成を示す図である。図１９に示す割り込み制御レジスタ１３４は、割り込み要因に対応付けられた、システム割り込み１７１（ＳＹＳＩＮＴ）と、ＬＰ識別子１７２（ＬＰＩＤ）と、ＬＰ割り込み１７３（ＬＰＩＮＴ）と、ＨＷイベント１７４（ＨＷＥＶＴ）とを含む。
　システム割り込み１７１は、当該割り込みがシステム割り込み（グローバル割り込み）であるか否かを示す。ＬＰ識別子１７２は、割り込み先のＬＰを示す。ＬＰ割り込み１７３は、当該割り込みがＬＰ割り込み（ローカル割り込み）であるか否かを示す。ＨＷイベント１７４は当該割り込み要因によりハードウェアイベントを発生させるか否かを示す。
　システム割り込みの場合、割り込み制御部１１１は、現在スレッドを実行中のＬＰに割り込みを送る。また、ＬＰ割り込みの場合、割り込み制御部１１１は、ＬＰ識別子１７２で示されるＬＰに対して、割り込みを送る。また、ハードウェアイベントの場合、ＬＰ識別子１７２で示されるＬＰに対してハードウェアイベントを送る。このハードウェアイベントにより、該当ＬＰが起床する。
　また、システム割り込み１７１及びＬＰ識別子１７２は、仮想モニタレベルのＯＳ（モニタプログラム）のみが書き換え可能であり、ＬＰ割り込み１７３及びＨＷイベント１７４は、仮想モニタレベル及びスーパーバイザーレベルのＯＳのみが書き換え可能である。
　次に、プロセッサシステム１０における、メモリアクセス管理について説明する。
　図２０は、プロセッサシステム１０における、メモリアクセス管理の状態を模式的に示す図である。図２０に示すように、プロセッサブロック１１からメモリＩＦブロック１４にＭＶＩＤ１４２が送られる。メモリＩＦブロック１４は、このＭＶＩＤ１４２を用いて、ＭＶＩＤ１４２ごとに、バスバンド幅を割り当てたうえで、アクセス要求元のスレッドのＭＶＩＤ１４２に割り当てたバスバンド幅を用いて、外部メモリ１５にアクセスを行う。
　また、メモリＩＦブロック１４は、バスバンド幅指定レジスタ１３８を備える。
　図２１は、メモリＩＦブロック１４によるバスバンド幅指定レジスタ１３８が保持するデータの一例を示す図である。なお、図２１において、ホスト処理であるＬｉｎｕｘと、メディア処理に含まれる音声処理（Ａｕｄｉｏ）と、メディア処理に含まれる画像処理（Ｖｉｄｅｏ）とにそれぞれ異なるＭＶＩＤ１４２が付与されている。
　図２１に示すように、メモリＩＦブロック１４は、ＭＶＩＤ１４２ごとにバスバンド幅を割り当てる。また、ＭＶＩＤ１４２ごとに優先順位を決定し、当該優先順位に基づき、外部メモリ１５へのアクセスを行う。
　これにより、ＭＶＩＤ１４２ごとに必要なバンド幅が確保されるとともに、要求したアクセスレイテンシが保証される。よって、プロセッサシステム１０は、複数のアプリケーションの性能保証及びリアルタイム性の保証を達成することができる。
　また、ＭＶＩＤ１４２を用いてバスバンド幅を分割することにより、メモリＩＦブロック１４とプロセッサブロック１１とが一つのデータバス１７のみを介して接続されている場合でも、複数のデータバスを介してメモリＩＦブロック１４とプロセッサブロック１１とが接続されている場合と同様の制御を行うことができる。つまり、複数のブロックに対してバスを分割する場合と同様の制御を行うことができる。
　なお、複数のブロックからのアクセス要求に対して、バスバンド幅を確保しレイテンシを保証するための技術は、その代表的な一例が特開２００４－２４６８６２号公報（特許文献：５）に詳しく開示されているので、ここでは詳細な説明を省略する。
　また、プロセッサシステム１０では、ＴＶＩＤ１４０及び従来のＶＭＰの機能を用いて、メディア処理とホスト処理との処理時間の割合を任意に設定できる。具体的には、例えば、仮想モニタレベルのＯＳにより、各ＴＶＩＤ１４０に対する処理時間の割合（メディア処理とホスト処理との処理時間の割合）が、ＶＭＰＣ１０２が備えるレジスタ（図示せず）に設定される。ＶＭＰＣ１０２は、この設定された処理時間の割合と、各スレッドのＴＶＩＤ１４０とを参照し、当該処理時間の割合が満たされるように、実行部１０１が実行するスレッドを切り替える。
　次に、仮想モニタレベルのＯＳ（モニタプログラム）による、資源分割処理について説明する。
　図２２は、モニタプログラムによる、資源分割処理の流れを示すフローチャートである。
　まず、モニタプログラムは、複数のコンテキスト１２４の、ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２を設定することにより、複数のスレッドを複数のグループに分割する（Ｓ１２１、Ｓ１２２及びＳ１２３）。
　次に、モニタプログラムは、エントリ指定レジスタ１３５にＴＶＩＤ１４０とエントリ１５０と対応関係を設定することにより、ＴＬＢ１０４が有する複数のエントリ１５０を、ホスト処理に対応付ける第１エントリと、メディア処理に対応付ける第２エントリとに分割する（Ｓ１２４）。
　このエントリ指定レジスタ１３５に設定された対応関係と、アクセス元のスレッドのＴＶＩＤ１４０とを参照して、ＴＬＢ１０４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにエントリ１５０を割り当てる。
　また、モニタプログラムは、ウェイ指定レジスタ１３６にＴＶＩＤ１４０（又はＬＰ）とウェイ１６８との対応関係を設定することにより、キャッシュメモリ１０９が有する複数のウェイ１６８を、ホスト処理に対応付ける第１ウェイと、メディア処理に対応付ける第２ウェイとに分割する（Ｓ１２５）。
　このウェイ指定レジスタ１３６に設定された対応関係と、アクセス元のスレッドのＴＶＩＤ１４０とを参照して、ＴＬＢ１０４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにウェイ１６８を割り当てる。
　また、モニタプログラムは、ＦＰＵ割り当てレジスタ１３７にＴＶＩＤ１４０とＦＰＵ１０７との対応関係を設定することにより、複数のＦＰＵ１０７を、ホスト処理に対応付ける第１ＦＰＵと、メディア処理に対応付ける第２ＦＰＵとに分割する（Ｓ１２６）。
　このＦＰＵ割り当てレジスタ１３７に設定された対応関係と、スレッドのＴＶＩＤ１４０とを参照して、ＦＰＵ割り当て部１０８は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにＦＰＵ１０７を割り当てる。
　また、モニタプログラムは、バスバンド幅指定レジスタ１３８に、ＭＶＩＤ１４２とバスバンド幅との対応関係を設定することにより、外部メモリ１５とメモリＩＦブロック１４との間のバスバンド幅を、ホスト処理に対応付ける第１バスバンド幅と、メディア処理に対応付ける第２バスバンド幅とに分割する（Ｓ１２７）。
　このバスバンド幅指定レジスタ１３８に設定された対応関係と、アクセス元のスレッドのＭＶＩＤ１４２とを参照して、メモリＩＦブロック１４は、ホスト処理に属するスレッドとメディア処理に属するスレッドとにバスバンド幅を割り当てる。
　また、モニタプログラムは、物理アドレスと論理アドレスとの対応関係を示すページテーブルを作成する。この際、モニタプログラムは、ＰＶＩＤ１４１と物理アドレスとの対応関係を設定することにより、外部メモリ１５の物理アドレス空間を、ホスト処理に対応付ける第１物理アドレス範囲と、メディア処理に対応付ける第２物理アドレス範囲とに分割するとともに、第１物理アドレス範囲をホスト処理のスレッドに割り当て、第２物理アドレス範囲をメディア処理のスレッドに割り当てる（Ｓ１２８）。また、モニタプログラムは、ＰＶＩＤ１４１と物理アドレスとの当該対応関係を物理メモリ保護レジスタ１３１に設定することにより、物理アドレスの保護を行う。
　また、モニタプログラムは、割り込み制御レジスタ１３４に、各割り込み要因に対応させて、割り込み先のＬＰ等を設定する（Ｓ１２９）。これにより、モニタプログラムは、ホスト処理とメディア処理とにそれぞれ独立した割り込み制御を行える。
　この割り込み制御レジスタ１３４に設定された対応関係と、割り込み要因とを参照して、割り込み制御部１１１は、当該割り込み要因に対応するスレッドに割り込みを送る。
　なお、モニタプログラムによる、各設定の順序は、図２２に示す順序に限定されるものではない。
　なお、モニタプログラムでページテーブルを作成せずに、ＴＶＩＤ１４０を割り当てられたスーパーバイザーレベルの各ＯＳが、それぞれ割り当てられた、物理アドレスに対応する論理アドレスを決めて、それぞれページテーブルを作成することも可能であり、本発明はこれを限定するものではない。
　以上より、本発明の実施の形態に係るプロセッサシステム１０は、資源を共用してホスト処理とメディア処理とを行う単一のプロセッサブロック１１を備えることにより、面積効率を向上できる。さらに、プロセッサシステム１０は、ホスト処理のスレッドとメディア処理のスレッドとに、異なるタグ情報（ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２）を与えるとともに、プロセッサシステム１０が有する資源を当該タグ情報に対応付けて分割する。これによりプロセッサシステム１０は、ホスト処理とメディア処理とにそれぞれ独立した資源を割り当てることができる。よって、ホスト処理とメディア処理との間で資源の競合が生じないので、プロセッサシステム１０は、性能の保証、及び堅牢性を向上できる。
　また、物理アドレス管理部１０５は、ＰＶＩＤ１４１を用いて、各スレッドが指定された物理アドレス範囲以外にアクセスしようとした場合には、割り込みを発生する。これにより、プロセッサシステム１０は、システムの堅牢性を向上できる。
　以上、本発明の実施の形態に係るプロセッサシステム１０について説明したが、本発明は、この実施の形態に限定されるものではない。
　例えば、上記説明では、プロセッサブロック１１がホスト処理とメディア処理との２種類の処理を行う例を述べたが、それ以外の処理を含む３種類以上の処理を行ってもよい。この場合、当該３種類以上の処理にそれぞれ対応する３種類以上のＴＶＩＤ１４０が複数のスレッドに付与される。
　同様に、ＰＶＩＤ１４１及びＭＶＩＤ１４２の種類も上述した数に限定されるものではなく、複数であればよい。
　また、上記説明において、複数のスレッドをグループ分けするためのタグ情報として、ＴＶＩＤ１４０、ＰＶＩＤ１４１及びＭＶＩＤ１４２の３種類を述べたが、プロセッサシステム１０は、一つのタグ情報（例えば、ＴＶＩＤ１４０）のみを用いてもよい。つまり、プロセッサシステム１０は、ＰＶＩＤ１４１及びＭＶＩＤ１４２を用いず、物理アドレスの管理及びバスバンド幅の制御にも、ＴＶＩＤ１４０を用いてもよい。また、プロセッサシステム１０は、２種類のタグ情報を用いてもよし、４種類以上のタグ情報を用いてもよい。
　また、上記説明では、割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルは、仮想モニタレベルのＯＳ（モニタプログラム）により設定及び更新されるとしたが、仮想モニタレベルのＯＳの指示により、スーパーバイザーレベルのＯＳが割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルを設定及び更新してもよい。つまり、仮想モニタレベルのＯＳによりスーパーバイザーレベルＯＳに、当該スーパーバイザーレベルのＯＳに割り当てられた資源が通知され、当該スーパーバイザーレベルのＯＳは、通知された資源を用いるように割り込み制御レジスタ１３４、エントリ指定レジスタ１３５、ウェイ指定レジスタ１３６、ＦＰＵ割り当てレジスタ１３７及びページテーブルを設定及び更新してもよい。
　また、上記実施の形態に係るプロセッサシステム１０に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
　ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて各処理部の集積化を行ってもよい。バイオ技術の適用等が可能性として考えられる。
　また、本発明の実施の形態に係るプロセッサシステム１０の機能の一部又は全てを、実行部１０１等がプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記実施の形態に係るプロセッサシステム１０及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　本発明は、マルチスレッドプロセッサに適用でき、特に、デジタルテレビ、ＤＶＤレコーダ、デジタルカメラ及び携帯電話機器等に搭載されるマルチスレッドプロセッサに適用できる。
　１０　プロセッサシステム
　１１　プロセッサブロック
　１２　ストリームＩ／Ｏブロック
　１３　ＡＶＩＯブロック
　１４　メモリＩＦブロック
　１５　外部メモリ
　１６　制御バス
　１７、１８、１９　データバス
　１０１　実行部
　１０２　ＶＭＰＣ
　１０４　ＴＬＢ
　１０５　物理アドレス管理部
　１０７　ＦＰＵ
　１０８　ＦＰＵ割り当て部
　１０９　キャッシュメモリ
　１１０　ＢＣＵ
　１１１　割り込み制御部
　１２１　物理プロセッサ
　１２２　演算制御部
　１２３　演算部
　１２４　コンテキスト
　１２６　スケジューラ
　１２７　コンテキストメモリ
　１２８　コンテキスト制御部
　１３０　アドレス変換テーブル
　１３１　物理メモリ保護レジスタ
　１３２　保護違反レジスタ
　１３３　エラーアドレスレジスタ
　１３４　割り込み制御レジスタ
　１３５　エントリ指定レジスタ
　１３６　ウェイ指定レジスタ
　１３７　ＦＰＵ割り当てレジスタ
　１３８　バスバンド幅指定レジスタ
　１４０　ＴＶＩＤ
　１４１　ＰＶＩＤ
　１４２　ＭＶＩＤ
　１５０　エントリ
　１５１　ＴＬＢタグ部
　１５２　ＴＬＢデータ部
　１５３　ＶＰＮ
　１５４　ＰＩＤ
　１５５　ＰＰＮ
　１５６　Ａｔｔｒｉｂｕｔｅ
　１６１　ＢＡＳＥＡＤＤＲ
　１６２　ＰＳ
　１６３　ＰＮ
　１６４　ＰＶＩＤ０ＷＥ～ＰＶＩＤ３ＷＥ
　１６５　ＰＶＩＤ０ＲＥ～ＰＶＩＤ３ＷＥ
　１６７　ＰＶＥＲＲ
　１６８　ウェイ
　１７１　システム割り込み
　１７２　ＬＰ識別子
　１７３　ＬＰ割り込み
　１７４　ＨＷイベント

Claims (12)

  1. 　複数のスレッドを同時に実行するマルチスレッドプロセッサであって、
    　前記複数のスレッドの実行に用いられる複数の資源と、
    　前記複数のスレッドのそれぞれが、ホスト処理に属するスレッドか、メディア処理に属するスレッドかを示すタグ情報を保持する保持手段と、
    　前記複数の資源を、前記ホスト処理に属するスレッドに対応付ける第１資源と、前記メディア処理に属するスレッドに対応付ける第２資源とに分割する分割手段と、
    　前記タグ情報を参照して、前記ホスト処理に属するスレッドに前記第１資源を割り当て、前記メディア処理に属するスレッドに前記第２資源を割り当てる割り当て手段と、
    　前記割り当て手段により割り当てられた前記第１資源を用いて前記ホスト処理に属するスレッドを実行し、前記割り当て手段により割り当てられた前記第２資源を用いて前記メディア処理に属するスレッドを実行する実行手段とを備える
    　マルチスレッドプロセッサ。
  2. 　前記実行手段は、前記ホスト処理に属するスレッドを制御する第１のオペレーティングシステムと、前記メディア処理に属するスレッドを制御する第２のオペレーティングシステムと、前記第１のオペレーティングシステム及び前記第２のオペレーティングシステムを制御する第３のオペレーティングシステムとを実行し、
    　前記分割手段による前記分割は、前記第３のオペレーティングシステムにより行われる
    　請求項１記載のマルチスレッドプロセッサ。
  3. 　前記資源は、複数のウェイを有するキャッシュメモリを含み、
    　前記分割手段は、前記複数のウェイを、前記ホスト処理に属するスレッドに対応付ける第１ウェイと、前記メディア処理に属するスレッドに対応付ける第２ウェイとに分割し、
    　前記キャッシュメモリは、前記タグ情報を参照して、前記ホスト処理に属するスレッドのデータを前記第１ウェイにキャッシュし、前記メディア処理に属するスレッドのデータを前記第２ウェイにキャッシュする
    　請求項１記載のマルチスレッドプロセッサ。
  4. 　前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、
    　前記資源は、それぞれが前記メモリの論理アドレスと物理アドレスとの対応関係を示す複数のエントリを有するＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）を含み、
    　前記分割手段は、前記複数のエントリを、前記ホスト処理に属するスレッドに対応付ける第１エントリと、前記メディア処理に属するスレッドに対応付ける第２エントリとに分割し、
    　前記ＴＬＢは、前記タグ情報を参照して、前記ホスト処理に属するスレッドに対して前記第１エントリを用い、前記メディア処理に属するスレッドに対して前記第２エントリを用いる
    　請求項１記載のマルチスレッドプロセッサ。
  5. 　前記各エントリは、さらに、前記タグ情報を含み、前記論理アドレスと前記タグ情報との組みに対して、一つの物理アドレスが対応付けられる
    　請求項４記載のマルチスレッドプロセッサ。
  6. 　前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、
    　前記資源は、前記メモリの物理アドレス空間を含み、
    　前記分割手段は、前記メモリの物理アドレス空間を、前記ホスト処理に属するスレッドに対応付ける第１物理アドレス範囲と、前記メディア処理に属するスレッドに対応付ける第２物理アドレス範囲とに分割する
    　請求項１記載のマルチスレッドプロセッサ。
  7. 　前記マルチスレッドプロセッサは、さらに、
    　前記第１物理アドレス範囲に前記メディア処理に属するスレッドからのアクセスがあった場合と、前記第２物理アドレス範囲に前記ホスト処理に属するスレッドからのアクセスがあった場合とに割り込みを発生する物理アドレス管理手段を備える
    　請求項６記載のマルチスレッドプロセッサ。
  8. 　前記マルチスレッドプロセッサは、メモリを用いて前記複数のスレッドを実行し、
    　前記マルチスレッドプロセッサは、さらに、前記ホスト処理に属するスレッド及び前記メディア処理に属するスレッドからの要求に応じて、前記メモリにアクセスするメモリインターフェース手段を備え、
    　前記資源は、前記メモリとメモリインターフェース手段との間のバスバンド幅であり、
    　前記分割手段は、前記バスバンド幅を、前記ホスト処理に属するスレッドに対応付ける第１バスバンド幅と、前記メディア処理に属するスレッドに対応付ける第２バスバンド幅とに分割し、
    　前記メモリインターフェース手段は、前記タグ情報を参照して、前記ホスト処理に属するスレッドから前記メモリへのアクセスが要求された場合、前記第１バスバンド幅を用いて、前記メモリへのアクセスを行い、前記メディア処理に属するスレッドから前記メモリへのアクセスが要求された場合、前記第２バスバンド幅を用いて、前記メモリへのアクセスを行う
    　請求項１記載のマルチスレッドプロセッサ。
  9. 　前記資源は、複数のＦＰＵ（Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　ｎｕｍｂｅｒ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を含み、
    　前記分割手段は、前記複数のＦＰＵを、前記ホスト処理に属するスレッドに対応付ける第１ＦＰＵと、前記メディア処理に属するスレッドに対応付ける第２ＦＰＵとに分割する
    　請求項１記載のマルチスレッドプロセッサ。
  10. 　前記分割手段は、割り込み要因に対応させて、前記複数のスレッドのうちいずれかを設定し、
    　前記マルチスレッドプロセッサは、さらに、
    　割り込み要因が発生した際に、前記分割手段により設定された、当該割り込み要因に対応するスレッドに割り込みを送る割り込み制御部を備える
    　請求項１記載のマルチスレッドプロセッサ。
  11. 　前記ホスト処理は、システムの制御を行い、
    　前記メディア処理は、映像の圧縮又は伸張を行う
    　請求項１記載のマルチスレッドプロセッサ。
  12. 　請求項１記載のマルチスレッドプロセッサを備え、
    　前記ホスト処理は、システムの制御を行い、
    　前記メディア処理は、映像の伸張を行う
    　デジタルテレビシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012208662A (ja) * 2011-03-29 2012-10-25 Toyota Motor Corp マルチスレッド・プロセッサ
JP2013539892A (ja) * 2010-10-15 2013-10-28 クゥアルコム・インコーポレイテッド キャッシュされたイメージを用いた低電力のオーディオのデコーディングおよび再生

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8848576B2 (en) * 2012-07-26 2014-09-30 Oracle International Corporation Dynamic node configuration in directory-based symmetric multiprocessing systems
US10037228B2 (en) 2012-10-25 2018-07-31 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US10310973B2 (en) 2012-10-25 2019-06-04 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
US10169091B2 (en) * 2012-10-25 2019-01-01 Nvidia Corporation Efficient memory virtualization in multi-threaded processing units
CN104461730B (zh) * 2013-09-22 2017-11-07 华为技术有限公司 一种虚拟资源分配方法及装置
US9495302B2 (en) 2014-08-18 2016-11-15 Xilinx, Inc. Virtualization of memory for programmable logic
US11544214B2 (en) * 2015-02-02 2023-01-03 Optimum Semiconductor Technologies, Inc. Monolithic vector processor configured to operate on variable length vectors using a vector length register
US9824015B2 (en) * 2015-05-29 2017-11-21 Qualcomm Incorporated Providing memory management unit (MMU) partitioned translation caches, and related apparatuses, methods, and computer-readable media
JP6477352B2 (ja) * 2015-08-17 2019-03-06 富士通株式会社 演算処理装置、演算処理装置の制御方法および演算処理装置の制御プログラム
CN111679795B (zh) * 2016-08-08 2024-04-05 北京忆恒创源科技股份有限公司 无锁并发io处理方法及其装置
US10853262B2 (en) 2016-11-29 2020-12-01 Arm Limited Memory address translation using stored key entries
US10664306B2 (en) * 2017-01-13 2020-05-26 Arm Limited Memory partitioning
US20180203807A1 (en) * 2017-01-13 2018-07-19 Arm Limited Partitioning tlb or cache allocation
US10649678B2 (en) * 2017-01-13 2020-05-12 Arm Limited Partitioning of memory system resources or performance monitoring
US10606762B2 (en) 2017-06-16 2020-03-31 International Business Machines Corporation Sharing virtual and real translations in a virtual cache
US10831664B2 (en) 2017-06-16 2020-11-10 International Business Machines Corporation Cache structure using a logical directory
US10698836B2 (en) * 2017-06-16 2020-06-30 International Business Machines Corporation Translation support for a virtual cache
US10831673B2 (en) 2017-11-22 2020-11-10 Arm Limited Memory address translation
US10929308B2 (en) 2017-11-22 2021-02-23 Arm Limited Performing maintenance operations
US10866904B2 (en) 2017-11-22 2020-12-15 Arm Limited Data storage for multiple data types
US10700954B2 (en) * 2017-12-20 2020-06-30 Advanced Micro Devices, Inc. Scheduling memory bandwidth based on quality of service floorbackground

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004362564A (ja) * 2003-05-30 2004-12-24 Sharp Corp 統一イベント通知およびコンシューマ−プロデューサメモリ演算による仮想プロセッサ方法および装置
JP2007504536A (ja) * 2003-08-28 2007-03-01 ミップス テクノロジーズ インコーポレイテッド 仮想プロセッサリソースの動的構成のための機構体
JP2007109109A (ja) * 2005-10-14 2007-04-26 Matsushita Electric Ind Co Ltd メディア処理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6269339A (ja) * 1985-09-20 1987-03-30 Fujitsu Ltd アドレス変換バツフア方式
JPH01229334A (ja) * 1988-03-09 1989-09-13 Hitachi Ltd 仮想計算機システム
JPH0512126A (ja) * 1991-07-05 1993-01-22 Hitachi Ltd 仮想計算機のアドレス変換装置及びアドレス変換方法
CN1842770A (zh) * 2003-08-28 2006-10-04 美普思科技有限公司 一种在处理器中挂起和释放执行过程中计算线程的整体机制
US7870553B2 (en) * 2003-08-28 2011-01-11 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
CN101626476B (zh) * 2004-04-01 2010-12-08 松下电器产业株式会社 通信设备
JP2006018705A (ja) * 2004-07-05 2006-01-19 Fujitsu Ltd メモリアクセストレースシステムおよびメモリアクセストレース方法
TWI326428B (en) * 2005-03-18 2010-06-21 Marvell World Trade Ltd Real-time control apparatus having a multi-thread processor
US7383374B2 (en) * 2005-03-31 2008-06-03 Intel Corporation Method and apparatus for managing virtual addresses
JP2007034514A (ja) * 2005-07-25 2007-02-08 Fuji Xerox Co Ltd 情報処理装置
US7774579B1 (en) * 2006-04-14 2010-08-10 Tilera Corporation Protection in a parallel processing environment using access information associated with each switch to prevent data from being forwarded outside a plurality of tiles
US20080077767A1 (en) * 2006-09-27 2008-03-27 Khosravi Hormuzd M Method and apparatus for secure page swapping in virtual memory systems
JP2008123045A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Ind Co Ltd プロセッサ
JP2009146344A (ja) * 2007-12-18 2009-07-02 Hitachi Ltd 計算機仮想化装置のｔｌｂ仮想化方法および計算機仮想化プログラム
US8146087B2 (en) * 2008-01-10 2012-03-27 International Business Machines Corporation System and method for enabling micro-partitioning in a multi-threaded processor
US8078792B2 (en) * 2008-01-22 2011-12-13 Advanced Micro Devices, Inc. Separate page table base address for minivisor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004362564A (ja) * 2003-05-30 2004-12-24 Sharp Corp 統一イベント通知およびコンシューマ−プロデューサメモリ演算による仮想プロセッサ方法および装置
JP2007504536A (ja) * 2003-08-28 2007-03-01 ミップス テクノロジーズ インコーポレイテッド 仮想プロセッサリソースの動的構成のための機構体
JP2007109109A (ja) * 2005-10-14 2007-04-26 Matsushita Electric Ind Co Ltd メディア処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013539892A (ja) * 2010-10-15 2013-10-28 クゥアルコム・インコーポレイテッド キャッシュされたイメージを用いた低電力のオーディオのデコーディングおよび再生
JP2012208662A (ja) * 2011-03-29 2012-10-25 Toyota Motor Corp マルチスレッド・プロセッサ

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