JP5335041B2 - メディアメモリシステム - Google Patents

Description

請求項に記載の発明の実施例は一般にはメディア情報の通信に関し、詳しくは多重メディアプロセッサのためのメモリアクセスに関する。

メディア利用可能ＰＣシステムには、ホストＣＰＵおよびメディアプロセッサの両方に対して高速メモリシステムが要求される。ＣＰＵおよびメディアプロセッサは、使用済みのデータおよびアドレス変換をキャッシュすることが頻繁にある。メディア処理の所定部分は、ライブビデオおよびオーディオに関連する厳しいフレームタイミング制約を受けやすく、別々に格納されたアドレス変換の必要性が提案されている。具体的には、ＣＰＵおよびメディアプロセッサは、メディア処理のうちそれらの異なる部分を実行することおよび様々なメディア処理ユニットによってそれ自体とＣＰＵとを急速に同期することを目的として、共有メモリシステムに迅速にアクセスするのが好ましい。

添付の図面は、本明細書に組み込まれてその一部をなし、本発明の原理に整合する１つ以上の実施例を示し、明細書の記載とともにかかる実施例を説明する。図面は必ずしも一定の比率どおりではなく、その代わりに本発明の原理を示すことが強調される。

以下の詳細な説明は添付の図面を参照する。同じ参照番号は、同じまたは類似する要素を特定するために異なる図面において使用される。以下の記載においては、限定ではなく説明を目的として、特定の構造、アーキテクチャ、インターフェイス、技法等のように特定の詳細が記載され、請求項に記載の発明の様々な側面の完全な理解を与える。しかし、本開示の利益を有する当業者にとっては、請求項に記載の発明の様々な側面が、こうした特定の詳細から逸脱する他の実施例で実施され得ることは明白だろう。所定の例においては、不要な詳細によって本発明の記載を不明瞭にすることのないように、周知の装置、回路および方法の記載は省略される。

図１はシステムの例を示す。システム１００は、プロセッサ１０２を含む。プロセッサ１０２は、１つの実施例においては親プロセッサである（説明上の理由から「親」プロセッサとも称する）。システム１００はまた、１つ以上の付加的プロセッサ１０４を含む。付加的プロセッサ１０４は、１つの実施例においては「メディア」プロセッサと称する（説明上の理由から「付加的」プロセッサとも称する）。実施例は、特定のタイプのプロセッサに関する使用に制限されない。むしろ、実施例は、一般的に理解されているプロセッサおよびメモリの構造および信号に関連して説明される。プロセッサ１０２および１０４は、汎用または特定用途向けの処理装置および／またはロジックを含む。プロセッサ１０２および１０４は、メディア情報を処理するように構成される。しかし、具体的な実施例は、インテルコーポレーションによって市販されるペンティアム（登録商標）マイクロプロセッサおよび関連するチップセットにおいて現在使用されている構造を含む。しかし、本発明は、ペンティアム（登録商標）プロセッサにおいて使用される下記の構造および信号に関する使用に限定されない。

いくつかの実施例においては、付加的プロセッサ１０４はメディア情報（および可能であればその他の通信関連情報）を処理する。説明の目的のため、送信されるメディア情報はビデオおよび／または音声情報を含んでよいが、請求項に記載の発明はこの点に限られない。システム１００は、本明細書の記載に整合する他のタイプのメディア情報を受け取り、処理してもよい。プロセッサによって処理されるメディア情報は、ＭＰＥＧ−Ｉ、ＭＰＥＧ−２、ＭＰＥＧ−４、Ｈ．２６４、ウィンドウズメディアビデオバージョン９（ＷＭＶ９）、ＪＰＥＧ２０００およびアドバンストビデオシステム（ＡＶＳ）フォーマットのようなフォーマットでエンコードされたビデオ情報を含む。請求項に記載の発明は、本明細書に具体的に記載されるフォーマットに限定されず、現在知られているまたは将来開発されるメディアフォーマットが本明細書に開示されるスキームに応じて使用されてよい。メディア情報は、電話または他のオーディオ情報のような他の情報を、さらにまたは代わりに含んでよい。

汎用マイクロプロセッサのほとんどは、仮想またはデマンドページングのメモリスキームを利用する。ここで、プログラムの実行環境の部分は必要に応じて物理メモリにマッピングされる。仮想メモリスキームは、マイクロプロセッサのリニアアドレス空間よりもはるかにサイズが小さい物理メモリの使用を可能にし、かつ、同じ物理メモリを共有する多重タスク（プログラム）が互いに悪影響を及ぼし合わないようにするためのメモリ保護メカニズムを与える。親プロセッサ１０２は、チップセット１０８を介してメモリ１０６と通信する。チップセット１０８はまた、メディアプロセッサ１０４および様々なＩ／Ｏ装置１１０に接続する周辺コンポーネントバスのような他のバスへのブリッジとして機能する。

現代のコンピュータシステムのほとんどに関しては、マイクロプロセッサはリニアアドレスを使用するロケーションを参照するが、オブジェクトは、アドレスバス上の物理アドレスを与えることによって特定のメモリロケーションから取り出される。リニアアドレスは物理アドレスと同じであってよく、この場合はアドレス変換は不要である。しかし、仮想メモリスキームが使用されるのが通常であり、この場合はリニアアドレスは物理アドレスに変換される。この場合、リニアアドレスは仮想アドレスと称してもよい。リニアアドレス空間がマイクロプロセッサによって生成されるすべてのリニアアドレスのセットである一方で、物理アドレス空間はすべての物理アドレスのセットである。

仮想またはデマンドページングのメモリシステムは、リニア（仮想）アドレス空間と物理アドレス空間との間のマッピングとして示される。仮想メモリシステムにおいては、リニアおよび物理アドレス空間は、連続アドレスのブロックに分割され、それらが一定のサイズである場合またはいくつかの固定サイズのいずれかである場合、慣用的にページと称される。典型的なページのサイズは、例えば４Ｋバイトである。システム１００の実施例は、共有メモリ１０６にアクセスする親プロセッサ１０２および複数の付加的プロセッサ１０４によって生成されたメモリ参照を含むが、請求項に記載の発明はこの点に限られない。

図２は、メディアメモリプロセスの実施例を示す。具体的には、プロセッサ２０２、付加的プロセッサ２０４、メモリ２０６およびアドレス変換の関係の例が示される。付加的プロセッサ２０４は、メモリ２０６を親プロセッサ２０２と共有する。例えば、１つの実施例において、メディアプロセッサの形態の親プロセッサ２０２および付加的プロセッサ２０４は、メディアフレームタイミング要求がそれほど厳しくない状況において、アドレス変換システムを共有する。親プロセッサ２０２は、ＣＲ３のような制御レジスタ２０６を含む多数のレジスタが中に設けられた制御ユニット（図示せず）を含む。制御レジスタ２０８は、ページディレクトリが配置されたアドレスを含む。本発明の実施例は、制御レジスタ２０８の内容を管理するために、同じ共有データ構造およびいくつかの同じ動作手順を保持する。同時に、データ構造の複製が付加的プロセッサ２０４に与えられる。

多重メディアプロセッサ２０４のための同時メモリアクセスは、各々が１つのメディアアプリケーションに対してプライベートな別々の変換テーブルハードウェアを介して与えられる。親プロセッサアドレス変換はメディアプロセッサの変換に一致するので、親プロセッサ２０２は、メモリポインタを変更なしに交換する。以下に詳細に説明するように、これを行う１つの方法は、所定メディアアプリケーションに対する親プロセッサのページディレクトリをメディアプロセッサのページディレクトリにコピーすることである。これは、そのメディアアプリケーションが、親プロセッサ２０２およびメディアプロセッサ２０４上で実行されているメディアアプリケーションと共有されるメモリを割り当てる場合に行われる。

メインメモリ２１４または親プロセッサもしくはメディアプロセッサのデータキャッシュ（図示せず）のいずれかのデータは、ディスクにスワップされずに保持される。データをメインメモリ２１４に保持することは、メディアアプリケーションから見える最大アクセスレイテンシを制限する。これにより、メディアタイミング信号がメディアアプリケーションを直接的にゲート制御することが可能になる。親プロセッサ２０２およびメディアプロセッサ２０４からのデータは、従来的な構成におけるのと同様に、ディスクへのスワップが要求されることなく同時にキャッシュ可能である。

同時メモリアクセスによって、メディアアプリケーションの順方向への進行は、ディスプレイシステムの垂直帰線信号、または入ってくるＴＶストリームにより生成される同期信号のような所定のメディアタイミング信号によって、これらのタイミングサービスのための親プロセッサのオペレーティングシステムに依存することなく直接的にゲート制御される。これによって、コストを下げるビデオバッファリング低減のためのまたはメディア処理レイテンシ低減のための「コマ落ちビデオフレーム」に対する堅牢性の向上も可能になる。このことは、選択された対話型アプリケーションにとっても単純な設計にとっても重要である。メディアプロセッサ２０４がプリエンプティブなスケジューリングハードウェアを必要としないからである。同時メモリアクセスは、親プロセッサ２０２上で親アプリケーションが実行されている場合にのみメディアプロセッサ２０４がメディアアプリケーションを実行しなければならないときに生じ得るスワップオーバヘッドをなくすこともできる。

各メディアメモリトランザクションの、その物理メモリ領域へのアクセスは制限され、１つのアプリケーションの誤動作が別のアプリケーションに属するデータを破損することが防止される。アプリケーションが境界外アドレスを生成することがあると、変換システムはアドレス指定エラーの信号を発生する。これは、メディアプロセッサのメモリアドレス変換ユニットにおいて実行される。ここで、メディアプロセスＩＤはそのプロセスに対する所定のアドレス変換を選択する。

図１および図２におけるシステム１００および２００は、個別のコンポーネントを含むが、これらのコンポーネントはハードウェア、ソフトウェア／ファームウェアまたはそれらの所定の組み合わせで実装される。ハードウェアに実装される場合、システム１００および２００のいくつかのコンポーネントは所定のチップまたは装置で組み合わせられる。

図２に示すマッピングは、ディレクトリテーブルおよびページテーブルを含む、一般的な２レベル階層マッピングを示す。ページディレクトリテーブルおよびページテーブルは物理メモリに格納され、それらはページ当たりのサイズが互いに等しいのが通常である。
ページディレクトリテーブルエントリ（ＰＤＥ）は物理メモリ内の１つ以上のページテーブルに向けられ、ページテーブルエントリ（ＰＴＥ）は物理メモリ内の１つのページに向けられる。親プロセッサ２０２と付加的プロセッサ２０４とはメインメモリ２０６を共有する。マッピングの第１レベルにおいて、制御レジスタ２０８は１つのページディレクトリに向けられる。制御レジスタ２０８はページディレクトリメモリ２１０を選択する。マッピングの第２レベルにおいて、ページディレクトリ２１０のエントリは複数のページテーブル２１２に向けられる。これらのページのエントリは、ユーザデータが存在する実際のメモリページ２１４に向けられる。

いくつかのマイクロプロセッサは、リニアアドレスを物理アドレスに変換するためにいくつかのモードを使用する。１つのモードにおいて、リニアアドレスの最初の１２ビットはページフレーム内の物理アドレスへのオフセットとして使用され、リニアアドレスの次の１０ビットはページテーブル内へのオフセットとして使用され、リニアアドレスの最も高い１０ビットはページディレクトリ内へのオフセットとして使用される。当業者であれば、３２ビットのリニアアドレスを変換するための他のモードも同様に使用できること、および本実施例がいずれかの特定のモードまたは３２ビットのリニアアドレスに限定されないことがわかるだろう。

本発明の実施例は、アドレス変換を行うメモリシステムに関連する。制御レジスタ２１２の内容を管理するために、同じまたは類似のデータ構造および動作手順は、親プロセス２０２がスワップアウトされている場合でも維持される。具体的には、１つの実施例において、付加的プロセス２０４に対してデータ構造の複製が与えられる。データ構造は、ページディレクトリ２０８、ページテーブル２１０およびページフレーム２０６を含む。これらのページのエントリは、ユーザデータが存在する実際のメモリページ２１４に向けられる。ページテーブル２１２の内容は、メインメモリ２０６のような任意の所定メモリコンポーネントに格納される。ページテーブルディレクトリ２１０およびページテーブル２１０は、メインメモリ２０６に格納されて本明細書に記載のようにアクセスされる。

これにより、典型的な実施例においては、メディアプロセッサのような付加的プロセッサ２０４が、親プロセス２０２がスワップアウトされた後にメモリ２０６にアクセスすることが可能となる。従来的には、親プロセス２０２がスワップアウトされると、そのアドレスマッピングもスワップアウトされて、そのメモリはもはやアクセス不能となる。例えば、ビデオエンコードストリームの実行中は、メディアプロセッサ２０４は別のプログラムも同様に実行することができる。親プロセッサ２０２がスワップアウトされると、アドレス空間は、親プロセッサ２０２およびメディアプロセッサ２０４の両方に対してアクセス不能となる。本実施例によって、親プロセス２０２がスワップアウトされても、リアルタイムのメディア処理デッドラインを満たし続けることができるメディアプロセッサアドレスマッピングが与えられる。

共有メモリは個別の処理エンジンに設けられる。メディアプロセッサ２０４は、親プロセッサ２０２上で実行されているアプリケーションがスワップアウトされている間でも中断されることがない。例えば、親プロセッサ２０２上で実行されているアプリケーションがスワップアウトされても、オペレーティングシステムは親プロセッサ２０２上の他のなにかを実行することができる。具体的には、ウィンドウズオペレーティングシステム上のタイマベースのアプリケーションが実行されるようにスケジュールされた。別の例では、親プロセッサ２０２上で実行されているアプリケーションは、ユーザがデスクトップのフォーカスを変更したことを理由にスワップアウトされることがある。ビデオエンコードまたはデコードのような所定のメディアアプリケーションは、親プロセッサ２０２上のアプリケーションがスワップアウトされなければならない場合であっても、ビデオフレームの終わりまで中断されずに実行されるのが好ましい。

図２に示すように、ページテーブルはコピーオペレーション２１６でセットアップされる。親アプリケーションがスワップアウトされた前に使用中であったページディレクトリ２１０はそのまま残る。次に、親プロセッサコンテキストで動作する親プロセッサ２０２は、使用中のメディアプロセッサ２０４のためにアドレス変換データを複製する命令を与える。例えば、メディアプロセッサ２０４は、チューナから情報を持ち込み、処理しおよびテレビジョンまたはコンピュータモニタ上でプレイバックするようなビデオアプリケーションを実行する。この際、フロッピ（登録商標）ディスクをフォーマットすることのような他の所定のオペレーションが親プロセッサ２０２によって実行される必要があってもよい。従来的には、オペレーティングシステムはメディアプロセッサ２０４に割り込み、メインプロセッサ２０２がフロッピ（登録商標）ディスクアプリケーションを実行することができる。具体的には、オペレーティングシステムはアプリケーションを中断し、異なるページテーブルアドレス（または異なるページテーブルのセット）によって制御レジスタ２０８をリロードする。付加的プロセッサ２０４上で実行されているアプリケーションは、オペレーティングシステムがオリジナルプロセスを実行再開するまで中断される。

本実施例において、メディアプロセッサコンテキストでのページマッピングは、制御レジスタ２０８の内容を変更することによって邪魔されることがない。（コピーオペレーション２１６の際にコピーされた）ページテーブル２１２のトップセットが無効であっても、メディアプロセッサ０−ｎ２０４は、アクセス可能な物理メモリ２１４にいまだ向けられる有効なページディレクトリ２１８および有効なページテーブル２２０を有するので、処理を継続する。

親プロセッサ２０２に関連するページディレクトリ２１０およびページテーブル２１２は再び有効化される。オペレーティングシステムが制御レジスタ２０８の以前の内容をリストアした場合、プロセスは完了する。そうでない場合は、ページテーブル２１２および ２２０の２つのセットに新たな情報がロードされる。

図３は、親プロセッサが中断された場合に親プロセッサとメモリを共有する付加的プロセッサによって、情報の処理が中断されないメディアメモリシステムを与えるプロセス３００を示すフローチャートである。親プロセッサ上で実行されるアプリケーションは、付加的プロセッサ上で実行されるアプリケーションを妨げることなく一時停止することができる。プロセス３００は説明の便宜上図２に示すシステム２００に関連して記載されるが、請求項に記載の発明はこの点に限定されない。

親プロセッサ２０２およびメディアプロセッサ２０４は、共有メモリ２１４を使用して並列するオペレーションを同時に実行する（アクト３０２）。

次に、新たなタスクが親プロセッサ２０２上で実行寸前か否かが決定される（アクト３０４）。例えば、親プロセッサ２０２がそのタイムスロットの終わりまで動作するかまたはその代わりに別の高優先順位のものが動作する必要がある場合に新たなタスクが検知される。

アクト３０４が親プロセッサ２０２上で実行寸前の新たなタスクを検知しない場合は、処理は継続する（アクト３０２）。アクト３０４が親プロセッサ２０２上で実行寸前の新たなタスクを検知した場合、オペレーティングシステムは、親プロセッサ２０２上で現在実行中のことを中断してそのメモリアドレスコンテキストを保存する命令を与える（アクト３０６）。

オペレーティングシステムは、開始寸前のスケジュールタスクに関連する新たなコンテキストを制御レジスタ２０８にリロードする（アクト３０８）。

新たなタスクに移行する前に、親プロセッサ２０２は、ページディレクトリ２１０およびページテーブル２１２をコピーする命令をメディアプロセッサ１０４に与える（アクト３１０）。複製のページディレクトリ２１８およびページテーブル２２０は、コピーオペレーションにおいてセットアップされる（アクト３１２）。具体的には、ページディレクトリ２１０およびページテーブル２１２はメディアプロセッサ２０４に対してコピーされる。

実行寸前であった命令が既知となり、実行がその最後のアドレスおよび命令から開始される。オペレーティングシステムは、最後のアドレスおよび命令までジャンプして実行を開始する（アクト３１２）。

親プロセッサ２０２および付加的プロセッサ（メディアプロセッサコンテキストにおける）２０４は同時に動作する（アクト３１４）。

プロセッサには、例えば、従来的なプロセッサ２０２、および付加的プロセッサ２０４に対応する所定数の小さなプロセッサコアが実装される。トップコンテキストは、１つのＩＡ３２プロセッサ（または１つまたは複数のハイパースレッドプロセッサ）に対応する。ＣＰＵおよびメディアプロセッサは、使用済みデータおよびアドレス変換をキャッシュすることが頻繁にある。メディア処理の所定部分は、ライブビデオおよびオーディオに関連するタイミング制約を受けやすく、別々に格納されたアドレス変換の必要性が提案されている。

いくつかの実施例が説明されたが、請求項に記載の発明は、明示的に記載されたものに限定するべきではなく、情報を処理、送信、出力または格納することができる１つ以上のプロセッサを含む任意の装置またはインターフェイスを包含するべきである。

例えば、プロセス３００は、プロセッサ２０２および２０４またはローカルシステム２００の別の部分によって実行されるソフトウェアに実装される。

本発明の原理に整合する１つ以上の実施例の上記記載によって図示および説明が与えられるが、網羅的であることも、本発明の範囲を開示された正確な形態まで限定することも意図していない。修正例および変形例は、上記教示に鑑みて可能であり、本発明の様々な実施例を行うことによって得ることができる。

本願の記載で使用された要素、アクトまたは命令のいずれも、明示的に記載されない限りは本発明にとって決定的または本質的として解釈してはならない。また、本明細書で使用される限り、冠詞「ａ」は１つ以上のものを含むことを意図する。請求項に記載の発明の上記実施例に対しては、本発明の要旨および原理から実質的に逸脱することなく変形例および修正例が可能である。本明細書においては、かかるすべての修正例および変形例は、本開示の範囲内に含まれ、以下の請求項によって保護されることを意図する。

システムの例を示す。 メディアメモリプロセスの実施例を示す。 メディアメモリシステムを与えるプロセスの例を示すフローチャートである。

Claims (19)

1. １次プロセッサによるプロセスがスワップアウトする前に、前記１次プロセッサが１次プロセッサアドレス変換を少なくとも１つの２次プロセッサアドレス変換に整合させることと、
   前記１次プロセッサによるプロセスがスワップアウトする間、２次プロセッサに前記２次プロセッサアドレス変換を維持させること、
   少なくとも１つの２次プロセッサに、別々の変換テーブル情報によって、共有メモリへの同時アクセスをさせることと、
   前記共有メモリによって前記１次プロセッサおよび少なくとも１つの２次プロセッサ間でリアルタイムのデータを交換することと
   を含む方法。
2. 前記１次プロセッサが前記１次プロセッサアドレス変換を少なくとも１つの２次プロセッサアドレス変換に整合させることは、前記１次プロセッサおよび２次プロセッサ上で実行される所与のアプリケーションによって共有されるべきメモリを割り当てる場合に、前記１次プロセッサが、前記アプリケーションに対するページディレクトリを、前記２次プロセッサのページディレクトリにコピーすることを含む、請求項１に記載の方法。
3. 前記２次プロセッサが、各メモリトランザクションが前記共有メモリにおけるアプリケーション境界外の物理メモリ領域へアクセスすることを制限することをさらに含む、請求項１又は２に記載の方法。
4. 前記２次プロセッサが、各メモリトランザクションが前記共有メモリにおけるアプリケーション境界外の物理メモリ領域へアクセスすることを制限することは、前記１次プロセッサ及び前記２次プロセッサが、アプリケーションが境界外アドレスを生成することに応じてアドレス指定エラーの信号を発生することを含む、請求項２に記載の方法。
5. 前記１次プロセッサ及び前記２次プロセッサが、１次プロセッサまたは２次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータを保持することを含む、請求項１から４のいずれか１項に記載の方法。
6. 前記少なくとも１つの２次プロセッサは少なくとも１つのメディアプロセッサを含む、請求項１から５のいずれか１項に記載の方法。
7. 前記２次プロセッサが、少なくとも１つのメディアプロセッサ上でメディアプロセスのリアルタイム部分を実行することをさらに含む、請求項６に記載の方法。
8. 前記２次プロセッサが、リアルタイムメディアデータを含むべく使用されるメモリを割り当ておよび割り当て解除することをさらに含む、請求項１から７のいずれか１項に記載の方法。
9. オペレーティングシステムに起因する遅延なしに、少なくとも１つの２次プロセッサが、外部から供給されるタイミング信号に同期することをさらに含む、請求項１から８のいずれか１項に記載の方法。
10. 実行されると機械に対して、
    第１プロセッサによるプロセスがスワップアウトする前に、前記第１プロセッサが第１プロセッサアドレス変換を少なくとも１つの第２プロセッサアドレス変換に整合させることと、
    前記第１プロセッサによるプロセスがスワップアウトする間、第２プロセッサに前記第２プロセッサアドレス変換を維持させること、
    少なくとも１つの第２プロセッサに、専用変換テーブル情報によって、共有メモリへのアクセスを可能にすることと、
    前記共有メモリによって前記第１プロセッサおよび少なくとも１つの第２プロセッサ間でデータを共有することとを生じさせる命令を含む機械アクセス可能媒体。
11. 前記第１プロセッサが第１プロセッサアドレス変換を少なくとも１つの第２プロセッサアドレス変換に整合させる命令は、実行されると機械に対して、所与のアプリケーションが前記第１および第２プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に、前記第１プロセッサが前記アプリケーションに対するページディレクトリを、前記第２プロセッサのページディレクトリにコピーすることを生じさせる命令をさらに含む、請求項１０に記載の機械アクセス可能媒体。
12. メモリと、
    １次プロセッサによるプロセスがスワップアウトする前に、前記１次プロセッサが１次プロセッサアドレス変換を少なくとも１つの２次プロセッサアドレス変換に整合させ、前記１次プロセッサによるプロセスがスワップアウトする間２次プロセッサに前記２次プロセッサアドレス変換を維持させ、少なくとも１つの２次プロセッサに別々の変換テーブル情報によって、共有メモリへの同時アクセスを与え、ならびに前記共有メモリによって前記１次プロセッサおよび少なくとも１つの２次プロセッサ間でリアルタイムのデータを交換するコントローラと
    を含むシステム。
13. 前記コントローラは、所与のアプリケーションが前記１次および２次プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に、前記アプリケーションに対するページディレクトリを、前記２次プロセッサのページディレクトリにコピーする、請求項１２に記載のシステム。
14. １次プロセッサまたは２次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータが保持される、請求項１２又は１３に記載のシステム。
15. 前記コントローラは、リアルタイムメディアデータを含むべく使用されるメモリを割り当ておよび割り当て解除する、請求項１２から１４のいずれか１項に記載のシステム。
16. 前記コントローラが、オペレーティングシステムに起因する遅延なしに、少なくとも１つの２次プロセッサを、外部から供給されるタイミング信号に同期させることをさらに含む、請求項１２から１５のいずれか１項に記載のシステム。
17. １次プロセッサによるプロセスがスワップアウトする前に前記１次プロセッサが１次プロセッサアドレス変換を少なくとも１つの２次プロセッサアドレス変換に整合させ、前記１次プロセッサによるプロセスがスワップアウトする間、２次プロセッサに前記２次プロセッサアドレス変換を維持させ、少なくとも１つの２次プロセッサに別々の変換テーブル情報によって、共有メモリへの同時アクセスを与え、ならびに前記共有メモリによって前記１次プロセッサおよび少なくとも１つの２次プロセッサ間でリアルタイムのデータを交換するアドレス変換器を含む装置。
18. 前記アドレス変換器は、所与のアプリケーションに対するページディレクトリを、前記アプリケーションが前記１次および２次プロセッサ上で実行される前記アプリケーションによって共有されるべきメモリを割り当てる場合に２次プロセッサのページディレクトリにコピーする、請求項１７に記載の装置。
19. 前記アドレス変換器は、１次プロセッサまたは２次プロセッサに関連する共有メモリまたはキャッシュのいずれかにデータが保持されるように指示する、請求項１７又は１８に記載の装置。

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