JPH0822418A - 仮想アドレス空間管理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 プロセッサの負荷を低減する。 【構成】 スイッチングネットワーク、トークンリング
ネットワーク、ＦＤＤＩあるいはイーサネット等、ネッ
トワーク１を用いて接続されたマルチプロセッサシステ
ムにおいて、各プロセッサ２を含むノード間に信号線群
１９を接続し、その信号線群１９に仮想アドレスと物理
アドレスの変換ルールを定めるアドレス変換テーブルを
接続する。このアドレス変換テーブルを全プロセッサ２
ａ〜２ｃによって共有し、単一仮想アドレス空間を維持
管理するために必要なプロセッサ間通信の削減等を図
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は仮想アドレス空間管理装
置、特に仮想アドレス空間の管理を効率化するアドレス
変換テーブルを有する仮想アドレス空間管理装置に関す
る。

【０００２】

【従来の技術】ＣＡＤ、データベース、シミュレーショ
ン等各種の分野においては、取り扱う情報量が大規模化
し、近い将来既存のコンピュータシステムでは検索速度
や情報容量の面で必要とされる要求を満たすことができ
なくなるといわれている。このため、以前にも増して計
算機の処理能力の飛躍的向上が要求されている。大規模
データを効率良く扱うためには、データを共有して分散
並列処理するシステムが有効である。データを共有する
方式は、 １．共有メモリ型マルチプロセッサ方式 ２．非共有メモリ型マルチプロセッサ方式 に大別される。前者は文字どおり物理メモリを共有する
ものだが、バスや記憶装置の共有から来るボトルネック
のため、使用できるプロセッサの数が限られる。一方後
者は、システムに唯一存在する仮想アドレス空間（sing
le virtual address space）を採用することによってバ
スや記憶装置を共有することから来るボトルネックを回
避し、比較的多数のプロセッサを接続することを可能に
する。さらに後者は、前者同様プロセッサ間でアドレス
のみによるデータの共有が可能なため、大規模データを
扱う計算システムに適している。

【０００３】後者の一般的な構成は、それぞれ主記憶
（ローカルメモリ）を有する多数のプロセッサがネット
ワークで接続され、プロセッサ間の相互通信を可能にし
たマルチプロセッサシステムである。ここで各プロセッ
サは、単一の仮想アドレス空間のデータを自己のローカ
ルメモリに確保した物理ページにコピーし、その物理ペ
ージのアドレスをアドレス変換テーブルに従って仮想ア
ドレスに変換して仮想アドレス空間をアクセスする。

【０００４】［従来例１］図７は文献１（J.S.Chase e
t.al,“How to Use a 64-Bit Virtual Address Spase
”,University of Washington,Technical Report 92-0
3-02 ）に開示される仮想アドレス空間管理装置を表す
概念図である。この従来例において、複数のプロセッサ
２はネットワーク１で接続され、各プロセッサ２はそれ
ぞれアドレス変換テーブルであるページテーブル３０を
持つ。ページテーブル３０は仮想アドレス空間と物理ペ
ージの対応を管理し、仮想アドレス空間を物理ページの
大きさに区分したとき、その区分毎にエントリ９を持
つ。各エントリ９は、仮想アドレス空間の特定ページに
割り付けた物理ページの番号を格納する物理ページ番号
フィールド５と、その物理ページに対するあらゆるアク
セスを禁止するＦｏＡ（Fault on Access ）フラグ３１
と、その物理ページに対する書込みのみを禁止するＦｏ
Ｗ（Fault on Write）フラグ３２と、エントリ９の有効
性を示す有効フラグ３３とを持つ。有効でないアドレス
へのアクセス、または禁じられた種類のアクセスはフォ
ールトを発生させる結果、アクセスが禁止される。なお
初期状態においては、すべての有効フラグ３３がリセッ
ト状態に、すべてのＦｏＡフラグ３１およびＦｏＷフラ
グ３２がセット状態にある。また、プロセッサ間のデー
タ転送は、ある特定の仮想アドレスを含むページ単位で
行われる。

【０００５】以上の構成によって、仮想アドレス空間が
共有される様子を、図７に基づいて説明する。

【０００６】《ステップ１》まずはじめに、あるプロセ
ッサ２ａから特定の仮想アドレスに対してアクセスが許
可される手順は以下の通りである。

【０００７】・まず、プロセッサ２ａがローカルメモリ
３ａ内に物理ページを確保する。

【０００８】・特定の仮想アドレスに対応するエントリ
９ａの物理ページ番号フィールド５ａに確保した物理ペ
ージの番号を登録する。

【０００９】・同エントリ９ａのＦｏＡフラグ３１ａと
ＦｏＷフラグ３２ａをリセットする。

【００１０】・同エントリ９ａの有効フラグ３３ａをセ
ットする。

【００１１】これら一連の操作により、プロセッサ２ａ
は自己のローカルメモリ３ａ内の物理ページにアクセス
することによって、仮想アドレスに対するアクセスが可
能になる。

【００１２】《ステップ２》次に、上記した仮想アドレ
スを他のプロセッサ２ｂが共有する手順を以下に示す。
ここでＡはプロセッサ２ａの動作、Ｂはプロセッサ２ｂ
の動作を表すものとする。

【００１３】Ｂ．まず自己のローカルメモリ３ｂに物理
ページを確保する。

【００１４】Ｂ．上記仮想アドレスの有効なデータを持
つプロセッサを知るために、ネットワーク１を使って全
ノードにメッセージを発信する。

【００１５】Ａ．メッセージに応答する。

【００１６】Ｂ．プロセッサ２ａにデータの送信を要求
する。

【００１７】Ａ．上記仮想アドレスに対応するエントリ
９ａのＦｏＷフラグ３２ａをセットし、その仮想アドレ
スに対する自己の更新を凍結する。

【００１８】Ａ．上記仮想アドレスを含む物理ページの
内容をプロセッサ２ｂに送信する。

【００１９】Ｂ．受けとった物理ページの内容を自己の
ローカルメモリ３ｂ内の物理ページに書き込む。

【００２０】Ｂ．対応するエントリ９ｂの物理ページ番
号フィールド５ｂに、受け取った物理ページ番号を登録
する。

【００２１】Ｂ．対応するエントリ９ｂのＦｏＷフラグ
３２ｂをセットし、ＦｏＡフラグ３１ｂをリセットす
る。

【００２２】Ｂ．対応するエントリ９ｂの有効フラグ３
３ｂをセットする。

【００２３】これら一連の手順により、プロセッサ２ｂ
はプロセッサ２ａが更新したメモリを参照することが可
能になる。以上が従来例１に係る仮想アドレス空間管理
装置の概要である。

【００２４】《ステップ３》続いて、複数のプロセッサ
に共有される仮想アドレスに対し、プロセッサ２ａがデ
ータを更新する手順を説明する。ここでＡはプロセッサ
２ａの動作、Ｎはプロセッサ２ａ以外の全プロセッサの
動作を表すものとする。

【００２５】Ａ．プロセッサ２ａ以外の全プロセッサに
対してメッセージを送信する。

【００２６】Ｎ．対応するエントリ９ａのＦｏＡフラグ
３１をセットし、上記仮想アドレスに対する自己のアク
セスを凍結する。

【００２７】Ａ．対応するエントリ９ａのＦｏＷフラグ
３２ａをリセットし、仮想アドレスへの書込みを行う。

【００２８】こうして仮想アドレスのデータは更新され
る。更新の結果、他の全プロセッサ２は、対応するエン
トリ９ａの有効ビットが１であるにも拘らずＦｏＡビッ
トが１となっているため、いずれか他のプロセッサ２が
当該アドレスを更新したことを認識する。更新後の仮想
アドレスを再度共有したければ、そのプロセッサ２は改
めてステップ２を行えばよい。

【００２９】［従来例２］図８は文献２（David B.Gust
avson,“マルチプロセッサ・システム用データ転送イン
ターフェースSCI,拡張性を重視，”日経エレクトロニク
ス，no.565,Oct.12,1992.pp.301-322.）に開示される仮
想アドレス空間管理装置の概念図である。この例におい
ては、処理能力を向上させるために各ノードがキャッシ
ュメモリ４０を持っている。これらキャッシュメモリ４
０のコヒーレンシを維持するために、この例ではディレ
クトリ管理という方式を導入している。これは、多数の
プロセッサが複数の処理を並列して行うシステムでは、
スヌーピングが非常に困難なために採用される方式であ
る。ただし、キャッシュメモリは仮想アドレス空間の管
理上必須の要素ではなく、従来例２と従来例１の本質的
な違いは次の点にある。

【００３０】１．従来例２では、各ノードのローカルメ
モリの物理アドレスが重複しないように設定されてい
る。

【００３１】２．従来例２では、各ノードがディレクト
リ管理システム４１（後述）を持ち、ノード毎に自他ノ
ード間で共有される仮想アドレスを認識している。

【００３２】以下、従来例２の概要を説明する。

【００３３】図８において各プロセッサ２は、各ノード
のメモリであるローカルメモリ３と、キャッシュメモリ
４０と、各ノードのキャッシャメモリ４０を管理するデ
ィレクトリ管理システム４１を持ち、ディレクトリ管理
システム４１は互いに回線４２を通じて接続されてい
る。また、各ノードのローカルメモリ３は異なる物理ア
ドレスに割り振られている。その他の点は従来例１と同
等であり、図示していない。

【００３４】この構成によって仮想アドレス空間が共有
される様子を説明する。

【００３５】ディレクトリ管理システム４１ａは、まず
自ノードのローカルメモリ３ａをキャッシュメモリ４０
ａのラインサイズ毎の領域に分割し、その領域の内容が
他のいずれのキャッシュメモリ４０ｂ、４０ｃに存在す
るかを、領域毎に管理ビット列として記録する。またデ
ィレクトリ管理システム４１ａは、自己のキャッシュメ
モリ４０ａのライン毎に、キャッシュデータの有効無効
を示すステイルビット（ステイル＝「すでに内容が古
い」の意）を持つ。このステイルビットは、他のプロセ
ッサ２がデータを更新したとき、そのプロセッサ２から
通知を受け、対応するアドレスのキャッシュラインを無
効にするために、プロセッサ２が自らセットするビット
である。なお、プロセッサ間のデータ転送はキャッシュ
ラインサイズ単位で行われる。

【００３６】《ステップ１》プロセッサ２ａがある仮想
アドレスを有効にする手順は従来例１と同等である。

【００３７】《ステップ２》つぎにプロセッサ２ａが他
ノードのローカルメモリ３ｂのデータを共有する手順を
説明する。Ａはディレクトリ管理システム４１ａの動
作、Ｂはディレクトリ管理システム４１ｂの動作を示
す。

【００３８】Ａ．まず物理アドレスから、そのデータが
ローカルメモリ３ｂにあると判断する。この判断は、各
ノードのローカルメモリの物理アドレスが重複しないよ
うに設定されているために可能となる。

【００３９】Ａ．ディレクトリ管理システム４１ｂに対
し、データを転送するように通信する。

【００４０】Ｂ．データを回線４２を通して転送する。

【００４１】Ａ．データをキャッシュメモリ４０ａに書
き込む。

【００４２】Ｂ．データがキャッシュメモリ４０ａに存
在することを自己の管理ビット列に記録する。

【００４３】《ステップ３》つづいて、プロセッサ２ａ
がキャッシュメモリ４０ａにキャッシングされたローカ
ルメモリ３ｂのデータを更新する手順を説明する。Ａは
ディレクトリ管理システム４１ａ、Ｂはディレクトリ管
理システム４１ｂ、Ｎは更新されるべき仮想アドレスの
データをキャッシュメモリ４０に持っている全プロセッ
サ２のディレクトリ管理システム４１の動作を示す。

【００４４】Ａ．ディレクトリ管理システム４１ｂに対
し、データが更新されたことを通知する。

【００４５】Ｂ．そのデータに対応する管理ビット列を
参照し、そのデータをキャッシュメモリ４０に持つ全て
のプロセッサ２を判断する。

【００４６】Ｂ．上記全プロセッサ２のディレクトリ管
理システム４１に、キャッシュメモリ４０のデータを無
効にするよう、通信を行う。

【００４７】Ｎ．ステイルフラグ６をセットし、キャッ
シュメモリ４０の対応キャッシュラインを無効化する。

【００４８】以上がディレクトリ管理方式による仮想ア
ドレス空間管理装置の概要である。

【００４９】

【発明が解決しようとする課題】上記の従来例１によれ
ば、複数のプロセッサから単一の仮想アドレス空間をア
クセスすることが可能となる。しかしこの際、複数のプ
ロセッサがそれぞれ独立したアドレス変換テーブルを持
つために、各プロセッサの作業が増加する点が問題とな
る。つまり、あるプロセッサが特定の仮想アドレスを共
有または更新するとき、上記した各ステップを経る必要
があり、プロセッサ間の通信が増える。特に、プロセッ
サの数が多い時には無視できないオーバヘッドが生じ
る。これらの課題の本質原因は、テーブルがノード毎に
存在することにある。つまり、例えば有効フラグがノー
ド別にあるため、いずれのノードが有効なメモリ内容を
保持していているか他ノードから不明となり、共有・更
新の際、必ずプロセッサ間の通信が必要となるためであ
る。

【００５０】従来例２においても同様に、データ更新の
際、他ノードで更新されたラインを無効化するために通
信が必要である。従来例２では、各ノードのローカルメ
モリを異なる物理アドレスに割り当てるため、参照した
いデータを保持するノードを見つけるための通信は不要
になる。この点で従来例１より改善されているが、各ノ
ードの物理アドレス自体を変更するため、システムとし
ての汎用性、恒常性に欠ける。また従来例２では、ロー
カルメモリをキャッシュラインサイズに分割した各領域
についてノード数に等しいビット列を必要とするため、
管理に必要な情報が大きくなる。このためシステムが使
用できるメモリの容量と接続されるプロセッサの数が限
定される。従って、大量の情報を多数のプロセッサが共
有し、大規模なＣＡＤ、データベース、シミュレーショ
ン等のアプリケーションを効率良く動かすという目的に
は適さない。

【００５１】本発明は上記課題を解決するためになされ
たもので、仮想アドレス空間の管理に必要な情報につい
ては、全プロセッサに共通かつ唯一のアドレス変換テー
ブルを設け、簡単かつ安価な構成にして、プロセッサ間
の通信を低減する仮想アドレス空間管理装置を提供する
ことを目的とする。

【００５２】

【課題を解決するための手段】上記課題を解決するため
に本発明の仮想アドレス空間管理装置は、それぞれがプ
ロセッサとローカルメモリを有する複数のノードによっ
て共有される仮想アドレス空間を管理する装置であっ
て、複数のノード間に接続されて仮想アドレス空間の管
理に必要な情報を伝達する信号線群と、信号線群に接続
され、各ノードのプロセッサが仮想アドレス空間をアク
セスするために必要な情報のうち、全ノードのプロセッ
サから共通して参照されるべき情報を一括して管理する
グローバルアドレス変換部と、各ノードに内蔵され、各
ノードのプロセッサが仮想アドレス空間をアクセスする
ために、個別に参照すべき情報を管理するローカルアド
レス変換部とを有し、前記グローバルアドレス変換部を
全ノードのプロセッサで共用するものである。

【００５３】また本発明の仮想アドレス空間管理装置
は、前記グローバルアドレス変換部が、アドレス変換に
関する実情報を格納するグローバルページテーブルと、
前記各ノードのプロセッサによってグローバルページテ
ーブルの実情報が更新または参照される際、プロセッサ
の要求に従ってグローバルページテーブルを操作するグ
ローバルページテーブル制御部とを有するものである。

【００５４】また本発明の仮想アドレス空間管理装置
は、前記グローバルページテーブルが仮想アドレス空間
のページと一対一に対応するエントリを有し、各エント
リはそのエントリが指示する物理ページの最新データを
持つプロセッサの番号を記憶するフィールドを有するも
のである。

【００５５】また本発明の仮想アドレス空間管理装置
は、前記信号線群が、前記グローバルアドレス変換部を
アクセスするプロセッサを識別するための識別信号を含
むものである。

【００５６】また本発明の仮想アドレス空間管理装置
は、前記グローバルページテーブルが仮想アドレス空間
のページと一対一に対応するエントリを有し、各エント
リがそのエントリの指示する物理ページのデータを退避
すべき二次記憶装置を持つノードのプロセッサ番号を記
憶するフィールドを有するものである。

【００５７】また本発明の仮想アドレス空間管理装置
は、それぞれがプロセッサと、ローカルメモリと、ロー
カルキャッシュメモリと、そのローカルキャッシュメモ
リを制御するキャッシュメモリ制御部とを有する複数の
ノードによって共有される仮想アドレス空間を管理する
装置であって、複数のノード間に接続されて仮想アドレ
ス空間の管理に必要な情報を伝達する信号線群と、信号
線群に接続され、各ノードのプロセッサが仮想アドレス
空間をアクセスするために必要な情報のうち、全ノード
のプロセッサから共通して参照されるべき情報を一括し
て管理するグローバルアドレス変換部と、各ノードに内
蔵され、各ノードのプロセッサが仮想アドレス空間をア
クセスするために、個別に参照すべき情報を管理するロ
ーカルアドレス変換部とを有し、さらに前記グローバル
アドレス変換部はあるノードのプロセッサが仮想アドレ
ス空間の任意のアドレスに対して行うデータの更新を検
出する検出手段を、前記信号線群は、検出手段の検出情
報に従ってデータの更新の発生を全ノードに通知するた
めの更新通知信号線をそれぞれ含むものである。

【００５８】また本発明の仮想アドレス空間管理装置
は、システム起動時に仮想アドレス空間を共有すべきプ
ロセッサの数を計数する計数手段と、計数手段によって
計数されたプロセッサの数に応じてグローバルページテ
ーブルの各エントリの配列構造を決定する決定手段と、
決定手段によって決定された配列構造に従って領域を確
保し、グローバルページテーブルを生成する生成手段と
を有するものである。

【００５９】

【作用】上記構成による本発明によれば、前記信号線群
が仮想アドレス空間の管理に必要な情報を全ノードに伝
達する。このとき、グローバルアドレス変換部はこの信
号線群に接続されているため、各ノードのプロセッサが
仮想アドレス空間をアクセスするために必要な情報のう
ち、全ノードのプロセッサから共通して参照されるべき
情報を一括して管理することができる。またグローバル
アドレス変換部は全ノードが接続される信号線群に接続
されるため、全ノードから共用することができる。一
方、ローカルアドレス変換部は各ノードに内蔵され、各
ノードのプロセッサが仮想アドレス空間をアクセスする
際、個別に参照すべき情報を管理するため、例えば自ノ
ードのローカルメモリの使用状況等、ノード個別の状況
に従って仮想アドレスと物理ページアドレスの変換を行
うことができる。

【００６０】また本発明によれば、グローバルアドレス
変換部はグローバルページテーブルとグローバルページ
テーブル制御部とを有するため、アドレス変換に関する
実情報はグローバルページテーブルに格納され、グロー
バルページテーブル制御部が各ノードのプロセッサの要
求に従ってグローバルページテーブルの実情報を操作す
る。

【００６１】また本発明によれば、グローバルページテ
ーブルの各エントリのプロセッサ番号フィールドが、そ
のエントリの指示する物理ページの最新データを持つプ
ロセッサの番号を記憶するため、各ノードのプロセッサ
は最新データを持つノードを容易に知ることができる。

【００６２】また本発明によれば、前記信号線群が前記
グローバルアドレス変換部をアクセスするプロセッサを
識別するための識別信号を含むため、グローバルページ
テーブル制御部はグローバルページテーブルに対して操
作を要求するプロセッサを自動的に識別することができ
る。

【００６３】また本発明によれば、グローバルページテ
ーブルの各エントリが、二次記憶装置を持つプロセッサ
番号を記憶するフィールドを持つため、各ノードのプロ
セッサは物理ページのデータを退避すべき二次記憶装置
を持つノードを容易に知ることができる。

【００６４】また本発明によれば、前記グローバルアド
レス変換部の検出手段があるノードのプロセッサによっ
て仮想アドレス空間の任意のアドレスに対して行われる
データの更新を検出し、更新通知信号線として全ノード
に通知する。この通知に従い、キャッシュメモリ制御部
が、前記ローカルアドレス変換部によって該仮想アドレ
スから変換された物理アドレスに対応するキャッシュメ
モリ領域を無効化する。

【００６５】また本発明によれば、プロセッサ計数手段
がシステム起動時に仮想アドレス空間を共有すべきプロ
セッサの数を計数し、配列構造を決定する決定手段が計
数されたプロセッサの数に応じてグローバルページテー
ブルの各エントリの配列構造を決定し、グローバルペー
ジテーブル生成手段が決定手段によって決定された配列
構造に従って領域を確保し、グローバルページテーブル
を生成する。

【００６６】

【実施例】以下、本発明の実施例について説明する。本
発明における仮想アドレス空間管理装置は、仮想アドレ
ス空間を管理するために必要な情報を、プロセッサ単位
で更新・参照すべきものと全プロセッサが共通して更新
・参照すべきものに分類し、後者に関する情報を共用の
アドレス変換部において統合管理する点に特徴がある。
このアドレス変換部をグローバルアドレス変換部と呼
ぶ。グローバルアドレス変換部は、特定の仮想アドレス
の有効無効、ある仮想アドレスの最新のデータをもつノ
ードのプロセッサ番号、任意のノードの物理ページのデ
ータを二次記憶装置にページアウト、または二次記憶装
置からページインする責任のあるノードのプロセッサ番
号等の情報を統合して管理する。この情報は全てのプロ
セッサから共用されるため、仮想アドレス空間に対する
アクセスおよびその他の管理に必要なプロセッサの負荷
が低減され、システム性能の向上を可能にするものであ
る。

【００６７】図１は、この発明に基づく仮想アドレス空
間管理装置におけるクラスタの構成を示す図である。以
降いくつかの実施例を記載するが、図１に示す構成はす
べての実施例に共通するため、まずこの構成を説明す
る。

【００６８】本発明においても、従来例同様複数のプロ
セッサ２がネットワーク１で接続され、各プロセッサが
ローカルメモリ３を持つ。しかし、仮想アドレス空間に
関連してプロセッサ単位で必要な情報を管理するローカ
ルアドレス変換部１２と、全プロセッサに共通する情報
を管理するグローバルアドレス変換部１５を分別して設
けた点で従来例と異なる。ローカルアドレス変換部１２
は、ローカルページテーブル制御部１３と、その制御部
によって制御されるローカルページテーブル１４から構
成される。ローカルアドレス変換部１２は、仮想アドレ
スの特定領域に対応する物理ページを自ノードのローカ
ルメモリ３の中に確保する際、両者のアドレス変換を行
い、かつその対応関係をローカルページテーブル１４に
記憶するものである。ローカルアドレス変換部１２にお
ける変換の規則は、各ノードにおけるローカルメモリの
使用状況等、ノード個別の状況に依存する。この意味で
ローカルアドレス変換部と呼ばれるものである。一方、
グローバルアドレス変換部１５は、グローバルページテ
ーブル制御部１６と、仮想アドレス空間に関する実情報
を保持するグローバルページテーブル１７から構成され
る。グローバルページテーブル１７には、仮想アドレス
に対応する有効データがいずれのノードに保持されてい
るか等、全ノードに共通する情報がデータ配列として記
憶されている。従って、あるプロセッサ２が特定の仮想
アドレスに対する有効データの所在を知る場合、このプ
ロセッサ２はグローバルページテーブル制御部１６を経
由してグローバルページテーブル１７の参照を行う。従
ってこのとき、他ノードのプロセッサ２に対してメッセ
ージを発信し、他ノードのプロセッサ２が応答する必要
はない。

【００６９】ローカルアドレス変換部１２とグローバル
アドレス変換部１５は、仮想アドレス空間の管理に必要
な複数信号線からなる信号線群１９によって接続されて
いる。この信号線群１９は、あるノードのローカルアド
レス変換部１２によって関係付けられた、仮想アドレス
および当該ノードの物理ページの対応関係をグローバル
アドレス変換部１６に伝達するために、アドレス信号を
含んでいる。また、グローバルページテーブル１７の情
報を各ノードのプロセッサに伝達するためのデータ信
号、グローバルアドレス変換部１５に更新・参照等の要
求をなすプロセッサを識別するための識別信号等の信号
線を含んでいる。プロセッサ識別信号を設けた結果、グ
ローバルページテーブル制御部１６は、グローバルペー
ジテーブル１７に対して操作を要求するプロセッサの番
号を自動的に識別することができる。

【００７０】実施例１ 本発明の仮想アドレス空間管理装置の第一の実施例を説
明する。図２は本発明の構成中、グローバルアドレス変
換部１５の構成を示す図である。図において、グローバ
ルページテーブル１７の各エントリ９は、仮想アドレス
空間の管理情報を、物理ページの大きさ毎に管理する。
各エントリ９は、その仮想アドレスが複数のプロセッサ
２で共有されていることを示す共有フラグ７と、仮想ア
ドレスのデータがいずれかのノードで有効に保持されて
いることを示す有効フラグ８を持つ。これらはエントリ
９ごとに一個ずつ存在する。各エントリ９はさらに、ネ
ットワーク上の全ノードと一対一に対応して設けられた
物理ページ番号フィールド５を持つ。このフィールドに
は、各エントリ９に対応する仮想アドレス領域が各ノー
ドにおいて置かれる物理ページの番号が記憶されてい
る。さらに各エントリ９には、前記の物理ページが他の
プロセッサ２によって更新された場合に、その物理ペー
ジの内容がすでに古い状態であって参照してはならない
ことを示すステイルフラグ６を持つ。

【００７１】プロセッサ２は、ステイルフラグ６がセッ
トされた物理ページ、または有効フラグ８がセットされ
ない物理ページに対応する仮想アドレス領域にアクセス
することができない。また、共有フラグ７がセットされ
た物理ページに対応する仮想アドレス領域のデータを更
新することも禁止される。有効フラグ８がセットされな
いエントリ９によって示される仮想アドレス空間上の領
域はいずれのノードにも有効なデータが存在せず、その
ままの状態ではいずれのプロセッサからもアクセスする
ことができない。

【００７２】グローバルページテーブル制御部１６は、
識別信号によってプロセッサ番号を識別することができ
るため、各エントリ９のうち操作が必要なフィールドを
自動的に選択することができる。またグローバルページ
テーブル制御部１６は、グローバルページテーブル１７
の各フラグの状態をハードウエア的に認識する構成と
し、例えばあるノードのフラグを変更する際、同時に変
更すべき他ノードのフラグを変更する等、一定の自動処
理をするものとする。この自動処理については、下記の
ステップ１等で例示する。

【００７３】以上の構成によって、仮想アドレス空間が
共有される様子を説明する。

【００７４】《ステップ１》まずはじめに、あるプロセ
ッサ２ｂが特定の領域を有効にする手順は以下の通りで
ある。

【００７５】・任意のプロセッサ２ｂがローカルメモリ
３ｂ内に物理ページを確保する。

【００７６】・確保した物理ページの番号をエントリ９
のプロセッサ２ｂの物理ページ番号フィールド５ｂに登
録する。このとき、グローバルページテーブル制御部１
６により、プロセッサ２ｂに対応するフィールドが自動
的に選択される。

【００７７】・そのエントリ９の自己のステイルフラグ
６ｂをリセットする。このとき、グローバルページテー
ブル制御部１６が他のプロセッサのステイルフラグ６ａ
等を自動的にセットする。

【００７８】・そのエントリ９の共有フラグ７をリセッ
トし、有効フラグ８をセットする。

【００７９】この結果その仮想アドレスはプロセッサ２
ｂが有効なデータを保持することになる。つまり、有効
フラグ８がセットされたエントリ９により示される仮想
アドレス空間上の領域は、システムのいずれかのローカ
ルメモリ３ｂに実データが存在することになる。

【００８０】《ステップ２》次に、プロセッサ２ｂが有
効にした仮想アドレス空間上の領域を、プロセッサ２ａ
が共有する手順を以下に示す。プロセッサ２ａはステイ
ルフラグが６ｂがリセットされているため、プロセッサ
２ｂの属するノードが必要なデータを保持していること
を認識する。ここでＡはプロセッサ２ａの動作、Ｂはプ
ロセッサ２ｂの動作を示すものとする。

【００８１】Ａ．まず自己のローカルメモリ３ａに物理
ページを確保する。

【００８２】Ａ．プロセッサ２ｂに対して、物理ページ
番号５ｂで示された物理ページのデータの送信を要求す
る。

【００８３】Ｂ．要求されたデータを送信する。

【００８４】Ａ．受け取った物理ページの内容をローカ
ルメモリ３ａ内に確保した物理ページに書き込む。

【００８５】Ａ．その物理ページの番号を対応するエン
トリ９のプロセッサ２ａの物理ページ番号フィールド５
ａに登録する。フィールド５ａの選択はグローバルペー
ジテーブル制御部１６によって行われる。

【００８６】Ａ．そのエントリ９の共有フラグ７をセッ
トする。つづいてグローバルページテーブル制御部１６
が対応するステイルフラグ６ａをリセットする。共有フ
ラグ７がセットされた領域は必ず有効なデータが存在す
ると判断できるからである。

【００８７】この結果、ローカルメモリ３ａとローカル
メモリ３ｂの物理ページが同一のデータのコピーを持
ち、それらがプロセッサ２ａおよびプロセッサ２ｂから
見た単一の仮想アドレス空間において同じ仮想アドレス
に割り付けられる。

【００８８】《ステップ３》つづいて、ステップ２で共
有された仮想アドレスをプロセッサ２ａが更新する手順
は以下の通りである。

【００８９】Ａ．自己の処理動作を中断する。

【００９０】Ａ．グローバルページテーブル制御部１６
を経由して、更新すべきアドレスを共有する他のプロセ
ッサのステイルフラグ６をセットする。グローバルペー
ジテーブル制御部１６は共有フラグ７の状態をハードウ
エア的に認識しているため、ステイルフラグ６ｂをセッ
トし、さらに共有フラグ７をリセットする。

【００９１】Ａ．データを更新する。

【００９２】この結果、ある仮想アドレスのデータを更
新することができる。ここで更新された仮想アドレスを
プロセッサ２ｂから参照するためには、改めてステップ
２の手順を踏み、共有を設定すればよい。

【００９３】このように本実施例によれば、以下の効果
がある。

【００９４】１．ステップ２において、共有すべき仮想
アドレスのデータを保持するプロセッサ２を探すために
メッセージを発信する必要がなく、他のプロセッサ２も
メッセージに応答する必要がない。このため従来例１に
比べてプロセッサ２間の通信回数を削減することができ
る。また従来例２のように、予め各ノードのローカルメ
モリの物理アドレスを重複なく設定する必要もなく、シ
ステムの汎用的な取扱いが可能となる。

【００９５】２．ステップ３において、他のプロセッサ
２に対する通信を行うことなく、データの更新が可能と
なる。このため従来例１に比べてプロセッサ２間の通信
回数を削減することができる。また従来例２のように、
更新されたアドレスに対し、他ノードのデータを無効化
するための通信も不要になる。

【００９６】３．いずれの場合においても、あるフラグ
の変更に伴い、グローバルページテーブル制御部１６が
同時に変更すべきフラグを自動的に変更するため、各プ
ロセッサ２の負担が大幅に軽減される。

【００９７】以上が実施例１の概要である。なお本実施
例において、例えばグローバルページテーブ１７を階層
化すれば、さらに多くの情報を効率的に管理することが
できる。階層化は、グローバルページテーブル１７の上
位階層として、グローバルページのディレクトリを設け
る方法で実現することができる。

【００９８】実施例２ 本発明の仮想アドレス空間管理装置について、グローバ
ルページテーブル１７の構造を変更した実施例２を説明
する。図３は実施例２に係るグローバルアドレス変換部
１５の構成図である。実施例２のグローバルアドレス変
換部１５は実施例１とほぼ同様の構成からなるが、グロ
ーバルページテーブル１７のエントリ９毎に、仮想アド
レス空間の対応領域を最後に更新したプロセッサ番号を
記録するプロセッサ番号フィールド２２を持つ点でのみ
異なる。

【００９９】この構成における動作を説明する。

【０１００】まず、有効フラグ８がセットされないエン
トリ９により示される仮想アドレス空間上の領域は無効
である。ここであるプロセッサ２ａがその領域内の仮想
アドレスを有効にするとする。この手順は実施例１のス
テップ１に示す通りである。この際、同ステップにおい
て、ステイルフラグ６ａがリセットされたとき、グロー
バルページテーブル制御部１６がプロセッサ番号フィー
ルド２２ａにプロセッサ２ａのプロセッサ番号を記録す
る。

【０１０１】この状態でその仮想アドレスを他のプロセ
ッサ２から共有する手順を考える。実施例１のステップ
２においては、プロセッサ２が、リセット状態にあるス
テイルフラグ６を探すことによって所望のノードを認識
したが、実施例２における手順はさらに容易である。つ
まり、必要なデータを保持するノードのプロセッサ番号
がプロセッサ番号フィールド２２に登録されているた
め、その番号で示されるプロセッサ２に対してデータ転
送の要求をすればよい。

【０１０２】つぎに、こうして共有された仮想アドレス
のデータを、プロセッサ２ａが更新する場合を考える。
この場合も実施例１のステップ３と同じ手順を行い、ス
テップ１同様、グローバルページテーブル制御部１６が
プロセッサ２ａのプロセッサ番号をプロセッサ番号フィ
ールド２２に記録する。以降共有、更新のために同じ動
作を繰り返せばよい。

【０１０３】以上、本実施例によれば、実施例１よりも
さらに各プロセッサ２の負担を軽減することができる。

【０１０４】実施例３ 本発明の仮想アドレス空間管理装置について、グローバ
ルページテーブル１７の構造をさらに変更した実施例３
を説明する。本実施例は、実施例２に近い構成である
が、実施例１および実施例２とは異なり、主としてシス
テムに存在する二次記憶装置の効率的な活用を目的とす
るものである。

【０１０５】図４は実施例３に係るグローバルアドレス
変換部１５の構成図である。実施例３のグローバルアド
レス変換部１５は、グローバルページテーブル１７のエ
ントリ９毎に、ページャプロセッサ番号フィールド２３
を持つ点でのみ実施例２と異なる。ページャプロセッサ
番号には、システムの中で二次記憶装置を持つプロセッ
サの番号が記録される。これは二次記憶装置を持つノー
ドがその記憶容量を活かして、後述するように他のノー
ドで退避（ページアウト）するデータを保持するためで
ある。従って、システムに二次記憶装置が１つしか存在
しない場合、ページャプロセッサ番号フィールド２３に
記憶されるプロセッサ番号はすべて等しくなる。二次記
憶装置が２つ以上存在する場合は、たとえばそれらの装
置をローテーションで選択する等、適当な方法によって
ページャとして振る舞うプロセッサを割り振るものとす
る。

【０１０６】この構成における動作を説明する。

【０１０７】プロセッサ２のローカルメモリ３が一定の
割合を越えて使用されると、オペレーティングシステム
は物理ページの内容を二次記憶装置に退避し、新たなデ
ータ記録領域を確保しなければならない。仮想アドレス
空間のある領域の退避が決定されると、退避主であるプ
ロセッサ２は、グローバルページテーブル制御部１６を
通して、退避すべき領域に対応するエントリ９のプロセ
ッサ番号フィールド２２とページャプロセッサ番号フィ
ールド２３を参照する。このとき、このプロセッサ２は
以下の場合分けに応じた動作を行う。

【０１０８】１．自プロセッサ番号とプロセッサ番号フ
ィールド２２のプロセッサ番号が異なるとき。

【０１０９】他ノードのプロセッサ２が最新のデータを
持つため、そのエントリ９の物理ページ番号フィールド
５で示される領域の退避は不要と判断する。従ってその
領域を単純に解放し、ステイルフラグ６をセットする。
以降その領域を任意の用途に当てる。

【０１１０】２．自プロセッサ番号とプロセッサ番号フ
ィールド２２のプロセッサ番号が同じとき。

【０１１１】その領域のデータは退避しなければならな
いため、ページャプロセッサ番号フィールド２３で示さ
れる番号のプロセッサ、すなわちページャプロセッサに
退避すべき領域のデータを転送し、ページャプロセッサ
が二次記憶装置にデータを退避する。これ以降その領域
の有効なデータはページャプロセッサを含むノードが保
持することになるため、プロセッサ番号フィールド２２
にページャプロセッサの番号を登録する。その後、退避
元のプロセッサ２は自ノードのローカルアドレス変換部
１２の対応するエントリ９の物理ページ番号フィールド
５で示される物理ページを解放し、ステイルフラグ６を
セットする。

【０１１２】３．自プロセッサ番号とページャプロセッ
サ番号フィールド２３のプロセッサ番号が同じで、かつ
退避する領域が共有されていないとき。

【０１１３】退避元のプロセッサ２自身が二次記憶装置
をもつため、データを直接二次記憶装置に退避する。そ
の後、自ノードのローカルアドレス変換部１２の対応す
るエントリ９の物理ページ番号フィールド５で示される
物理ページを解放し、ステイルフラグ６をセットする。

【０１１４】４．自プロセッサ番号とページャプロセッ
サ番号フィールド２３のプロセッサ番号、およびプロセ
ッサ番号フィールド２２で示されるプロセッサ番号が全
て同じで、さらにその領域が共有されているとき。

【０１１５】その領域の共有を解除し、自プロセッサの
みがアクセスできるようにしてから物理ページを解放
し、ステイルフラグ６をセットする。ページャプロセッ
サ番号フィールド２３およびプロセッサ番号フィールド
２２の内容は変更しない。

【０１１６】以上のように実施例３では、有効なページ
を二次記憶装置に保持するプロセッサの番号を容易に知
ることができるため、プロセッサ間の通信回数を減らす
ことができ、二次記憶装置を共有するシステム全体の性
能が向上する。

【０１１７】実施例４ 図５は本発明の実施例４に係る仮想アドレス空間管理装
置におけるクラスタ構成図である。以下その構成と動作
を説明する。

【０１１８】本実施例はプロセッサ２がそれぞれローカ
ルなキャッシュメモリ２５を有するシステムを想定す
る。キャッシュメモリ２５はキャッシュメモリ制御部３
６によって制御される。グローバルアドレス変換部１５
とローカルアドレス変換部１２を接続する信号線群には
キャッシュ無効化信号４０が新設されている。キャッシ
ュメモリ制御部３６は、通常の制御機能の他に、キャッ
シュ無効化信号４０がアクティブにされたとき、グロー
バルアドレス変換部１５の指示に従ってキャッシュメモ
リ２５の特定箇所をフラッシュする機能を有している。
図示しない周知の回路により、本実施例におけるグロー
バルアドレス変換部１５は、必要なタイミングでキャッ
シュメモリ無効化信号４０をアクティブにするだけでな
く、無効化すべきアドレスを信号線群に送出する機能を
有するものである。

【０１１９】この構成における動作を説明する。本実施
例では、各ノードのプロセッサ２がそれぞれキャッシュ
メモリ２５を有するため、いずれかのプロセッサ２が仮
想アドレス空間の特定アドレスを更新したとき、対応す
る領域のキャッシュメモリを無効化（フラッシュ）する
必要が生じる。そこでまず、ある仮想アドレスのデータ
が更新されたとき、グローバルページテーブル制御部１
６が、ステイルフラグの変化に同期してキャッシュ無効
化信号４０をアクティブにする。つづいてグローバルペ
ージテーブル制御部１６は、無効にすべき仮想アドレス
を信号線群のアドレス信号線に送出し、キャッシュ無効
化信号４０をインアクティブに戻す。

【０１２０】一方、各ローカルページテーブル制御部１
３は、キャッシュ無効化信号４０がインアクティブにさ
れる瞬間、信号線群１９に表示されていたアドレスをラ
ッチする。ローカルページテーブル制御部１３はラッチ
した仮想アドレスを物理アドレスに変換し、この結果得
られた物理アドレスをキャッシュメモリ制御部３６に通
知する。そこで通知を受けたキャッシュメモリ制御部３
６が対応するキャッシュメモリ２５の領域（キャッシュ
ライン）を無効化する。この結果、プロセッサ２間の通
信等を不要としつつ、キャッシュメモリ２５間の一貫性
を保持することが可能となる。

【０１２１】実施例５ 図６は本発明の実施例５に係る仮想アドレス空間管理装
置のグローバルアドレス変換部１５の構造図である。本
実施例は、実施例１において次の点を改善するためのも
のである。すなわち実施例１では、グローバルページテ
ーブルにプロセッサ数に比例する領域を確保する必要が
ある。システムのもつプロセッサの数が固定ならこの領
域の確保は容易だが、仮想アドレス空間管理装置を任意
のシステムに応用する場合、当然プロセッサ数は一定の
範囲で任意としなければならない。

【０１２２】本実施例のグローバルアドレス変換部１５
は、プロセッサ数計数装置２０とグローバルページテー
ブル操作装置２１を持つことを特徴とする。プロセッサ
数計数装置２０はシステム初期化時にプロセッサ数を計
数し、記憶する。これは例えば以下の方法によって実現
することができる。まず、システム起動時のリセットが
終了した後、各ローカルページテーブル制御部が自ノー
ドのプロセッサ識別信号線を一定期間アクティブにす
る。つづいてプロセッサ数計数装置２０はアクティブに
された信号数を合計し、この数値を記憶する。

【０１２３】一方、グローバルページテーブル操作装置
２１は、プロセッサ数計数装置２０に記憶されたプロセ
ッサ数に応じて各エントリ９の配列構造を決定し、必要
な大きさのグローバルページテーブル１７を生成する。

【０１２４】この構成により、システムが起動するまで
プロセッサ数が不明なシステムでも、プロセッサ数に応
じて必要な領域を確保することが可能になる。

【０１２５】

【発明の効果】上記詳細に説明したように、本発明によ
れば、グローバルアドレス変換部が信号線群に接続され
ているため、各ノードのプロセッサが仮想アドレス空間
をアクセスするために必要な情報のうち、全ノードのプ
ロセッサから共通して参照されるべき情報を一括して管
理することができ、グローバルアドレス変換部を全ノー
ドから共用することができる。一方、ローカルアドレス
変換部は各ノードに内蔵されるため、ノード個別の状況
に従って仮想アドレスと物理ページアドレスの変換を行
うことができる。これら２つのアドレス変換部の共働に
より、プロセッサ間の通信回数が削減され、プロセッサ
の負担およびシステム全体のオーバーヘッドを軽減する
ことができる。また、グローバルアドレス変換部に相当
する部分を各ノードから切り離すことができるため、各
ノードが自由に使用しうるメモリ容量が増加する。さら
に、複数のプロセッサが単一の仮想アドレス空間を共有
するため構成が簡単であり、システムを安価に抑えるこ
とが可能である。これらに加え、本発明によれば、各ノ
ードのローカルメモリの物理アドレスを異なる領域に配
置する必要もなく、システムとしての汎用性を維持する
ことが可能となる。

【０１２６】また本発明によれば、グローバルアドレス
変換部がグローバルページテーブルとグローバルページ
テーブル制御部から構成されているため、アドレス変換
に関する実情報と、各ノードのプロセッサの要求に従っ
て行うべき操作を分割して管理、実施することができ
る。

【０１２７】また本発明によれば、グローバルアドレス
変換部のエントリがプロセッサ番号フィールドを持つた
め、他のプロセッサに通信することなく最新データを保
持するノードを特定することができ、プロセッサの負担
がさらに軽減される。

【０１２８】また本発明によれば、前記信号線群が前記
グローバルアドレス変換部をアクセスするプロセッサを
識別するための識別信号を含むため、グローバルページ
テーブル制御部はグローバルページテーブルに対して操
作を要求するプロセッサを自動的に識別することがで
き、プロセッサ間の通信回数をさらに削減することがで
きる。

【０１２９】また本発明によれば、グローバルまたはロ
ーカルアドレス変換部のエントリがページャプロセッサ
番号フィールドを持つため、プロセッサ間で通信するこ
となく、物理ページのデータを退避すべき二次記憶装置
を持つノードを知ることができ、プロセッサの負担がさ
らに軽減される。

【０１３０】また本発明によれば、前記グローバルアド
レス変換部の検出手段があるノードのプロセッサによっ
て仮想アドレス空間の任意のアドレスに対して行われる
データの更新を検出したとき、キャッシュメモリ制御部
が前記ローカルアドレス変換部によって該仮想アドレス
から変換された物理アドレスに対応するキャッシュメモ
リ領域を無効化するため、プロセッサ間の通信を行うこ
となく、キャッシュメモリ間のコヒーレンシを容易に維
持することができる。

【０１３１】また本発明によれば、仮想アドレス空間を
共有すべきプロセッサの数に応じてグローバルページテ
ーブルの各エントリの配列構造が決定され、グローバル
ページテーブルが生成されるため、プロセッサの数に応
じて必要かつ十分な大きさを持つグローバルページテー
ブルが生成される。このため、システムが起動するまで
プロセッサ数が不明な一般のシステムに本発明の仮想ア
ドレス空間管理装置を適用することが容易となる。さら
に、グローバルページテーブルの大きさを最適化するこ
とにより、より多くのプロセッサをシステムに接続する
ことが可能となる。従って、大規模なＣＡＤ等、大量の
情報を効率よく処理すべきアプリケーションにとって最
適なシステムを提供することができる。

【図面の簡単な説明】

【図１】 本発明に係る仮想アドレス空間管理装置の実
施例に共通するクラスタ構成図。

【図２】 本発明の実施例１に係る仮想アドレス空間管
理装置のグローバルアドレス変換部１５の構成図。

【図３】 本発明の実施例２に係る仮想アドレス空間管
理装置のグローバルアドレス変換部１５の構成図。

【図４】 本発明の実施例３に係る仮想アドレス空間管
理装置のグローバルアドレス変換部１５の構成図。

【図５】 本発明の実施例４に係る仮想アドレス空間管
理装置のクラスタ構成図。

【図６】 本発明の実施例５に係る仮想アドレス空間管
理装置のグローバルアドレス変換部１５の構成図。

【図７】 従来例１に係る仮想アドレス空間管理装置の
概念図。

【図８】 従来例２に係る仮想アドレス空間管理装置の
概念図。

【符号の説明】

２ プロセッサ、３ ローカルメモリ、５ 物理ページ
番号フィールド、６ステイルフラグ、７ 共有フラグ、
８ 有効フラグ、９ エントリ、１２ ローカルアドレ
ス変換部、１３ ローカルページテーブル制御部、１４
ローカルページテーブル、１５ グローバルアドレス
変換部、１６ グローバルページテーブル制御部、１７
グローバルページテーブル、１９ 信号線群、２０
プロセッサ数計数装置、２１ グローバルページテーブ
ル操作装置、２２ プロセッサ番号フィールド、２３
ページャプロセッサ番号フィールド、２５ キャッシュ
メモリ、３６ キャッシュメモリ制御部、４００ キャ
ッシュ無効化信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれがプロセッサとローカルメモリ
   を有する複数のノードによって共有される仮想アドレス
   空間を管理する装置であって、 複数のノード間に接続されて仮想アドレス空間の管理に
   必要な情報を伝達する信号線群と、 信号線群に接続され、各ノードのプロセッサが仮想アド
   レス空間をアクセスするために必要な情報のうち、全ノ
   ードのプロセッサから共通して参照されるべき情報を一
   括して管理するグローバルアドレス変換部と、 各ノードに内蔵され、各ノードのプロセッサが仮想アド
   レス空間をアクセスするために、個別に参照すべき情報
   を管理するローカルアドレス変換部と、 を有し、 前記グローバルアドレス変換部を全ノードのプロセッサ
   によって共用することを特徴とする仮想アドレス空間管
   理装置。
2. 【請求項２】 請求項１に記載の仮想アドレス空間管理
   装置において、 前記グローバルアドレス変換部は、 アドレス変換に関する実情報を格納するグローバルペー
   ジテーブルと、 前記各ノードのプロセッサによってグローバルページテ
   ーブルの実情報が更新または参照される際、プロセッサ
   の要求に従ってグローバルページテーブルを操作するグ
   ローバルページテーブル制御部と、 を有することを特徴とする仮想アドレス空間管理装置。
3. 【請求項３】 請求項２に記載の仮想アドレス空間管理
   装置において、 前記グローバルページテーブルは仮想アドレス空間のペ
   ージと一対一に対応するエントリを有し、 各エントリはそのエントリが指示する物理ページの最新
   データを持つノードのプロセッサ番号を記憶するフィー
   ルドを有することを特徴とする仮想アドレス空間管理装
   置。
4. 【請求項４】 請求項１に記載の仮想アドレス空間管理
   装置において、 前記信号線群は、前記グローバルアドレス変換部をアク
   セスするプロセッサ番号を識別するための識別信号を含
   むことを特徴とする仮想アドレス空間管理装置。
5. 【請求項５】 請求項２に記載の仮想アドレス空間管理
   装置において、 前記グローバルページテーブルは仮想アドレス空間のペ
   ージと一対一に対応するエントリを有し、 各エントリはそのエントリが指示する物理ページのデー
   タを退避すべき二次記憶装置を持つノードのプロセッサ
   番号を記憶するフィールドを有することを特徴とする仮
   想アドレス空間管理装置。
6. 【請求項６】 それぞれがプロセッサと、ローカルメモ
   リと、ローカルキャッシュメモリと、そのローカルキャ
   ッシュメモリを制御するキャッシュメモリ制御部とを有
   する複数のノードによって共有される仮想アドレス空間
   を管理する装置であって、 複数のノード間に接続されて仮想アドレス空間の管理に
   必要な情報を伝達する信号線群と、 信号線群に接続され、各ノードのプロセッサが仮想アド
   レス空間をアクセスするために必要な情報のうち、全ノ
   ードのプロセッサから共通して参照されるべき情報を一
   括して管理するグローバルアドレス変換部と、 各ノードに内蔵され、各ノードのプロセッサが仮想アド
   レス空間をアクセスするために、個別に参照すべき情報
   を管理するローカルアドレス変換部と、 を有し、さらに、 前記グローバルアドレス変換部は、あるノードのプロセ
   ッサが仮想アドレス空間の任意のアドレスに対して行う
   データの更新を検出する検出手段を、 前記信号線群は、検出手段の検出情報に従ってデータの
   更新の発生を全ノードに通知するための更新通知信号線
   を、 それぞれ含み、 更新通知信号線によってデータの更新の発生が通知され
   たとき、前記キャッシュメモリ制御部が、前記ローカル
   アドレス変換部によって該仮想アドレスから変換された
   物理アドレスに対応するキャッシュメモリ領域を無効化
   することを特徴とする仮想アドレス空間管理装置。
7. 【請求項７】 請求項３に記載の仮想アドレス空間管理
   装置において、 前記グローバルアドレス変換部は、 システム起動時に、仮想アドレス空間を共有すべきプロ
   セッサの数を計数する計数手段と、 計数手段によって計数されたプロセッサの数に応じてグ
   ローバルページテーブルの各エントリの配列構造を決定
   する決定手段と、 決定手段によって決定された配列構造に従って領域を確
   保し、グローバルページテーブルを生成する生成手段
   と、 を有することを特徴とする仮想アドレス空間管理装置。