JPS58123151A - マルチプロセツサ・システムの動作方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の技術分野 本発明はデータ処理に関Ｕ７、更に具体的には各軍処理
、多重レベル・メモリ構成に関する。このメモリ構成に
おいて、各プロセッサにレベル１及びレベル２で２個の
私用キャラシュラ有し、かつ各プロセッサはレベル１及
びレベル２で共通のキャッシュを共用し、メモリ・レベ
ル３で共通のメイン・メモリを共用する。

背景の技術 大部分の高能率プロセッサは、メイン・メモリの前方に
私用の尚速ノ・−ドウニア管理ノ＜ソファ・メモ’Ｊ’
＆Ｔｈ−する。それは、プロセッサ（ＣＰＵ）に対する
平均メモリ・アクセス・タイムを改善するためである。

この高速バッファは、時には「キャッシュ」と呼ばれる
。何故ならば、それは通常プログラマに対して透明（ｔ
ｒａｎｓｐａｒｅｎｔ）であるからである。

共用メモリ多重処理構成において、各キャッシュが所与
のＣＰＵに対して私的であるため、各プロセッサがメイ
ン・メモリ情報の最新のコピーを＝’−＋１　ｆｌ’Ｔ
にして愕るかという問題が存在する。成る場合（では、
これはメイン・メモリに対して通過記憶（５ｔｏｒｅ　
　ｔｈｒｏｕｇｈ　）を実行し、全てのプロセッサに対
してそれを最新に保つことによって解決される。この通
過記憶型（Ｓ　Ｔ　、、）キャッシュは、現在大部分の
大型ＣＰＵに採用されている。ＳＴキャッシュの欠点は
、全ての通過記憶（これは平均して全てのリファレンス
の４１０％から２０％の１・“にある。）がメイン・メ
モリへ送られ、従って顕著な効率の低下を避けるため、
大きなメイン・メモリ帯域を必要とすることである。そ
の結果、多重処理（ＭＰ）のレベル（即ち、メイン・メ
モリを共用するプロセッサの数）は、比軟的高能率のメ
イン・メモリが使用されない限り、概してＳＴキャッシ
ュに関して非常に制限されることになる。

通過記憶によって、問題を解決するには、メイン・メモ
リの帯域が不十分であるシステム設計においては、バッ
ファ記憶（ＳＩＢ）キャッシュが使用される。ＳＩＢキ
ャッシュは、米国特許第３７′５５３６［１号及び第３
７７１１３７号に説明されている。

ＳＴキャッシュは、記憶をフェッチとは異ったように処
理する。即ち、全ての記憶は、キャッシュ中にあるアド
レスされたライン（目標ライン）から独立してメイン・
メモリへ行くので、記憶ミスが生じる余地娃、ない。こ
れに対し、ＳＩＢキャッジ−は記憶とフエレチケ同じよ
うに処理する。

ラインは、記憶又はフェッチを実行する前に、キャッシ
ュ中になければならない。もし目標ラインがキャッシュ
中になげれば（キャッシュ・ミス）、そのラインは、フ
ェッチ又は記憶を実行する前に、メイン・メモリからキ
ャッシュへ転送される。ラインへの全ての後の記憶はキ
ャッシュ中で起るので、ＳＩＢキャッシュは、ＳＴキャ
ッシュ方式と比較して、ＣＰＵによって必要とされるメ
イン・メモリ帯域幅を大きく減少させる。

多重処理システムのＳＩＢキャッシュに伴う間：頂点は
、メイン・メモリが最新に維持されないことである。最
新の情報は、しばしばキャッシュ中に存在する。従って
、各プロセッサが確実に最新のメモリ情報を受取るよう
にするため、プロセッサがその私用キャッシュへフェッ
チ又は記憶のリクエストを発生し、目標ラインがキャッ
シュ中にイｆ在し′ｆ、「い時（ライン・ミス）、その
ラインが他のキャッシュ（リモート・キャッシュ）に存
在するかどうかを決定し、かつそのラインが変更された
（即ち、記憶された）かどうかを決定するため、全ての
ＣＰＵキャッシュが質問されねばならない。

もしラインがリモート・キャッシュになければ、そのラ
インはメイン・メモリからリクエストを出しているフ：
ロセツサのキャッシュヘフエツチされる。もしラインが
リモート・キャッシュにあり、かつ変更されていなげれ
ば、そのラインハリモート・キャッシュで）１１Ｆ効に
され、有効フラグがＤヘセットされ、そのラインはメイ
ン・メモリからリクエストを出しているプロセッサのキ
ャッシュへ転送される。もしラインがリモート・キャッ
シュにあり、かつ変更されていれば、リモート・キャッ
シュ中でラインを無効にする前に、そのラインは、先ず
キャッシュからメイン・メモリへ転送されねばならない
。ラインがメイン・メモリへ転送された後に、リフニス
）ＣＰＵはラインをそのキャッシュヘフエツチし、次い
で記憶又はフェッチを実行する。

このようにして交差質問ヒツトの場合に起る変更された
ラインの移動は、大きなオーバヘッドを要することとな
る。何故ならば、リモート・プロセッサはラインをメイ
ン・メモリへ（又は、成る棟のシステムでは、直接に他
のキャッシュへり送らなければならず、次いでリクエス
ト・グロセツザζ寸そのラインをその私用キャッシュへ
セットシなけれはなら１ｒいからである−が（て、２つ
のズ０−ｔ＝ソサに干渉に遭遇し、時１７ｊｌの損失を
生じることＶζなる。更に悪いことに、多くの場合、リ
モート・ノロセッサはラインを放棄した後、すぐにその
ラインを要求し、プロセッサ間でラインのやり取りが起
る。

当技術分野において、いくつかの多重処理システムが知
られている。それらのシステムは、それぞれ利点及び欠
点を有する。Ｉｗａｍｏｔｏ　　その他ＩｔＣよる米国
特許第３５８１２９１号は、各プロセッサが私用キャッ
シュを有し、２つのプロセッサがメイン・メモリを共用
するマルチプロセッサ・システムを開示している。メイ
ン・メモリはキーメモリを有し、このキーメモリは、メ
イン・メモリにある情報が、各プロセッサにおいて、メ
モリ容量の所定量だけ読出されかつ記憶されたがどうか
を示すインディケータを記憶している。

米国特許量ｉ＋′）１１第一６２４９５２６号はバッフ
ァ・キャッシュを私用キャッシュとして使用し、がっ共
通のキャッシュ及びメイン・メモリを共用する多重処理
システムを提案している。このシステムにおいて、私用
キャッシュによって共用されかつ変更される情報ライン
は、自動的に検出され、がつメイン・メモリへ転送され
ることなく、共通キャッシュへ送られる。

ＩＢＭ技術開示社報（ＩＢＭ　　ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ）、第２２巻第
２号（１９７９年７月）の８５１頁−８５２頁には、非
対称的マルチプロセッサのための区分化されたメモリ反
びスグリッ）ＳＣＥが開示される。このシステム設計、
各プロセッサは別個の私用キャッシュを有する。

ＩＢＭ技術開示社報、第１８巻第８号（１９７６年１月
）の２６０９頁−２６１ｏ頁には、［２レベル記憶階層
における２ループ設計」が開示される。このシステムに
おいて、：　１つの記憶ループはシステム・クロックを
オフにするように動作し、′１他の記憶ループはシステ
ム・クロックから独立して動作する。

ＩＢＭ技術開示社報、第１６巻第６号（１９７’３年１
１月）の１８４７頁、及び第２１巻第６号（１９７８年
８月）の９９８頁には、各プロセッサが私用キャッシュ
ｆ　ｉｉ−するが、メイン・メモリの外に共用メモリを
有しないマルチプロセッサ・システムが開示される。

多進Ｊカ埋の技術分野で、本発明と関連のある米国特許
として、第３８４８３２４号、第３７６５６６０号、第
３８４５４７４号などがある。

本発明に従う多重処理システムは、６レベルのメモリを
含む。レベル１及びレベル２の各々には、各プロセッサ
のために私用キャッシュが設けられ、かつ各プロセッサ
によって共用される共通キャッシュが設けられる。レベ
ル乙には、各プロセッサによって共用されるメイン・メ
モリが設けられる。

ページごとに、書込フラグ及び共用フラグが使用される
。−書込まれるとともに共用されることのでキルページ
は、レベル２の共用キャッシュへ移動され、次いでレベ
ル１の共用キャッシュへ移動され、各プロセッサはレベ
ル１の共用キャッシュから実行する。他の全てのページ
は、リクエストしているプロセッサのレベル１及びレベ
ル２の私用キャッシュへ移動する。かくて、プロセッサ
は、私用又は共用のレベル１キヤツシユから実行する。

このシステム設計によって、複数のプロセッサは、従来
型の多重キャッシュ・システムに伴う交差質問オーバヘ
ッドを生じることなく、共通のメイン・メモリを共用す
ることができる。２つのキャッシュ・レベルを利用する
ことによって、高効率プロセッサの１つ又はそれ以上の
群が、比較的低コストかつ低効率のメイン・メモリを共
用することができる。その結果、ディスク記憶装置への
リファレンス率を減少するため、大容量メイン・メモリ
を使用することが経済的に可能となり、リアル・タイム
対話式アプリケーションにおいて、良好なターミナル応
答時間を達成することができる。

本発明の要約 本発明は、ページごとに書込フラグ及び共用フラグを使
用する多重処理６レベル・メモリ階層に関する。これら
２つのフラグ（フラグ・ビット）はソフトウェアによっ
てセットされ、ソフトウェアは、ハードウェアによって
管理されるメモリ階層へ、どのようにページが使用され
るかというソフトウェアの知識を伝達することができる
。基本的には、ν・込まれかつ共用されることのできる
ページは、レベル２の共用キャッシュへ移動させられ、
次いでレベル１の共用キャッシュへ移動させられ、プロ
セッサはレベル１の共用キャッシュから実行する。他の
全てのページは、リクエストしているプロセッサのレベ
ル２及びレベル１の私用キャッシュへ移動させられる。

かくて、プロセッサは、その私用又は共用のレベル１キ
ヤツシユから実行する。これによって、複数のプロセッ
サは、交差質問オーバヘッドを生じることす＜、レベル
６の共通のメイン・メモリを共用することができる。２
つのキャッシュ・レベルによって、高効率プロセッサの
１つ又はそれ以、Ｆの群が、比較的低コス）７ｔび低効
率のメイン・メモリを共用することができる。その結果
、ディスク記憶装置へのリファレンス率を減少するため
、大容量のメイン・メモリを使用することが経済的に可
能となり、リアル・タイム対話式アプリケーションにお
いて、良好なターミナル応答時間を達成することができ
る。

実施例の説明 レベル１（Ｌｌ）、ビベル２（Ｌ２）、レベル６（Ｌ３
）より成る６レベル・メモリ階層を含む多重処理システ
ム２が第１図に含まれる。システム動作を説明する前に
、本発明の説明で使用される用語の定義を以下に掲げて
おく。２進の１又は０は、本明細書を通して互換的に使
用される。

ゴニｊ二 メイン・メモリとＬ２キャッシュとのｍｌの転送単位。

Ｌ２ディレクトリイは、Ｌ２キャッシュ中の各ページの
ためにエントリイを含む。仮想記憶システムにおいては
、ページは、仮想アドレスを実アドレスへ割当てる場合
、ソフトウェアによって管理されるブロック・サイズで
ある。

キャッシュ・ライン Ｌ２−Ｍ’ツシュとＬ１キャッシュとの間ノ転送単位。

通常に、多くのＣＰＵワードを含む。キャッシュ・ディ
レクトリイは、キャッシュ中の各ラインのために、どの
メイン・メモリ・ラインが現在キャッシュ中に存在する
かを示すエントリイを保持している。

キャッシュ・ヒツト もしＣＰＵによってアドレスされたワードを含むライン
がキャッシュ中に存在していれば、それは、リクエスト
の種類に従って、フェッチ・ヒツト又は記憶ヒツトと呼
ばれる。キャッシュ・ヒツトは、ディレクトリイ・アド
レスが一致し、かつイｆ効フラグが１に等しいことを要
する。

キャッシュ・ミス もしＣＰＵによってアドレスされたワードな含むライン
がキャッシュ中に存在していなげれば、ＣＰＵリクエス
トに、リクエストの種類に応じてフェッチ・ミス又は記
憶ミスを生じる。アドレスの不一致、又は有効ビットが
ゼロに等しいとライン・ミスを生じる。

ミスの場合、リファレンスが完了される前に、先ずリク
エストされたラインがキャッシュへ転送されねばならな
い。成る種の設計では、同時に目標ワードが直［９ＣＰ
Ｕへ送られ、処理を直ちに再開することができる。

無効化 キャッシュから有効なラインを除去するプロセスは「無
効化」と呼ばれ、有効ビットをゼロヘセットすることに
よって達成される。ラインが変更されていれば（変更フ
ラグが１に等しいことによって示される）、先ずライン
は、無効化（即ち、有効フラグをゼロヘセットする）の
前に、キャッシュから除去されねばならない。

交差質問 リクエストしているＣＰＵでライン・ミスが生じた時、
他の（リモートの）ＣＰＵキャッシュを質問する１作を
、交差質問（ｘｒ　）と呼ぶ。リモート・キャッシュに
目標ラインが存在すること、又はスイ［であることは、
それぞれＸＩヒツト又はＸＩミスと呼ばれる。

ライン状況ビット キャッシュにある各ラインは、ディレクトリイ中に、関
連したエントリイを有する。このエントリイｌｑ１、現
在キャッシュにあるラインのメイン・メモリ・アドレス
を含む外に、キャッシュに存在するラインの状況を示す
いくつかのフラグ・ビットを含む。

イＶ効　（Ｖ） もしキャッシュが、このロケーションで有効なラインを
含まなければ、Ｖビットがゼロへセットされる。例えば
、「電源オン１の場合、全てのＶビットはゼロへリセッ
トされ、全てのラインが４ｊｊＥ効であることを示す。

ゼロの有効ビットは、常にライン・ミスを生じる。ライ
ン・ミスが生じると。

適当な有効ビットがオフにされ（それはすてにオフにな
っているかも知れない）、新しいラインがキャッシュへ
持って来られると、上記有効ビットはオンにされる。全
てのキャッシュにラインごとに有効ビットを有し、Ｌ２
キャッシュの場合、ページごとにＶビットが存在する。

変更（ＣＨ） もし私用キャッシュ中のラインが記憶されると、そのＣ
Ｈビットが１ヘセツトされ、それがメイン・メモリの内
容に関して変更されたことを示す。

キャッシュ中の全てのラインが変更されるため、キャッ
シュ中にニに、ラインご：・との変更ビットは必要とさ
れない。ＣＨビットがゼロヘセットされる　　　　　　
　　　１のは、ラインがメモリから私用キャッシュへ持
つて来られた時である。「電源オンＪのような主だるリ
セットは、全てのＣＨピットをゼロへリセットする。変
更されたラインがＬ１キャッシュからＬ２キャッシュへ
動かされた時、関連したページのだめの変更フラグが１
ヘセツトされる。

多℃Ｉ卯１１コシステム２は、オペランド及び命令を、
レベル乙の共用メイン・メモリ４に含んでいる。

メイン・メモリ４は、システム制御エレメント６を介し
て、複数のプロセッサ群との閂で、命令及びオペランド
を交換する。入出力バス８は、システム制弔°エレメン
ト６を、直接アクセス記憶装置（ＤＡＳＤ）のような複
数の周辺装置へ接続する。

更に、システム制御エレメント６は、Ｌ２及びＬｌの私
用キャッシュ及び共用キャッシュを介して、フーロセツ
サＡｑびＢより成る第１のプロセッサ群へ接続される。

システム制御１エレメント６は、バス１０を介して他の
同様なプロセッサ群へ接続される。フ”ロセツサ群の各
々は、２個を超えるプロセッサをざんでよいが、説明を
簡単にするため、２個のプロセッサが示される。追加的
プロセッサをどのように付加するかの判断基準は、共用
されるＬｌ及びＬ２キャッシュの帯域幅の利用状況によ
る。利用状況が５０係を超えるまでは、プロセッサを単
一のＬ　１　、！：ｌ−用キャッシュへ付加するのが、
〜般的に安価であり効率的である。

各プロセッサは、情報交換の目的で、Ｌｌの私用キャッ
シュ及び共用キャッシュと直接に通信する。レベル１の
共用キャッシュは、多重処理プロセッサ群の各プロセッ
サによって共用される。情報のラインはＬｌのキャッシ
ュの各々に記憶されているが、Ｌ２における私用キャッ
シュ及び共用キャッシュは、情報のページを含む。プロ
セッサＡは、Ｌｌでその私用キャッシュ１２及び共用キ
ャッシュ１４と通信し、データ交換は線１６及び１８を
介して実行される。もしリクエストされた情部ラインが
キャッシュ１２又は１４のいずれにもイｆ在しなければ
、Ｌ２における私用キャッシュ２０及び共用キヤ、ツシ
ュ２２が、それぞれ線２４及び２６を介して質問される
。それは、リクエストされたラインを含む情報ページが
、それらのキャッシュに存在しているかどうかを調べる
ためである。もし情報ページがそれらのキーヤツシュに
存在してし・れば、リクエストされた情報ラインが、Ｌ
ｌのキ１゛ツシュ１２又け１４へ転送される。他方　も
し情報ページがＨ２の私用キャッシュ又は十二用キャッ
シュに存在していなければ、Ｈ３わメイン・メモリから
私用キャッシュ２０又は・共用キャッシュ２２へ情報ペ
ージの転送をリクエストするため、システム制御エレメ
ント６が質問される。

メイン・メモリ４に存在する情報ページの各々は、卆・
込フラグ及び共用フラグを含む。これらのフラグは、リ
クエストされた情報ページがＨ２の私用キャッシュ又は
共用キャッシュへ与えられるべきか否かを決定する。も
しリクエストされた情報か÷込白丁能１えび共用可能で
あれば（書込フラグ汐−び共用フラグの各々が２進の１
、即ち（１，１）である）、リクエストされた情報ペー
ジは、メイン・メモリ４からシステム制御エレメント６
を介してＪｊ−用キャッシュ２２へ躯−送される。他の
全ての賜金、リクエストされた情報ページは、Ｈ２の私
用キャッシュ２０へ転送される。これが起るのは、（１
）情報ページが（先出専用かつ共用可能でなく、書込フ
ラグ及び共用フラグの双方が共に２進のＯである時（即
ち（０，０）　）、（２）書込フラグ及び共用フラグが
読出専用かつ共用可能であって、書込フラグが２進のＯ
であり、共用フラグが２進の１である時（即ち、（０，
１））、（３）情報ページが書込可能及び共同可能でな
く、書込フラグが２進の１であり、共用フラグが２進の
０である時（即ち、（１、Ｄ））である。ここで、カッ
コの中の最初の２進値は書込フラグ・ビットを示し、次
の２進値（ｒｉ共用フラグ・ビットを示す。

プロセッサＢは、線２８及び３１を介して、Ｌｌの私用
キャッシュ２７及び共用キャッシュ１４とデータを交換
する。もしリクエストされた情報ラインが共用キャッシ
ュ１４又は私用キャッシュ２７のいずれにも存在してい
なければ、リクエストされたラインを含む情報ページが
、！３２及び２６を介してＨ２におけるプロセッサＢの
私用キャッシュ３０及び共用キャッシュ２２からリクエ
ストされる。もしリクエストされた情報ページが実用キ
ャッシュ２２又は私用キャッシュ３０のいずれにも存在
していなければ、Ｈ２の私用キャッシュろ０又に共用キ
ャッシュ２２のいずれかヘリクエストされた情報ページ
を転送するため、Ｈ３・ハメイン・メモリ４がシステム
制御エレメント６を介して物量される。情報ページは、
プロセッサＡにつし・て説明したように、書込フラグ及
び共用フラグの状態により決定されたところに従って転
送される。

３１２図は、多重処理システム２のだめのシステム・レ
ベル・バス接続を示す詳細ブロック図である。力・、２
図は、Ｌｌ及びＨ２における私用キャツンユ央び共用キ
ャッシュの各々に関連したキャッシュ・コントロール兼
ディレクトリイを示している。Ｌｌの私用キャッシュ１
２に対するキャッシュ・コントロール兼ディレクトリイ
６４は、線６６を介してプロセッサＡへ接続され、かつ
１ｉ１４０を介してＨ２の私用キャッシュ２０のだめの
キャッシュ・コントロール兼ディレクトリイ３８へ接エ
ノーされ、緑４２を介してシステム制御エレメント６へ
接続される。プロセッサＡは、線４６を介してＬｌの共
用キャッシュ１４に対するキャッシュ・コントロール兼
ディレクトリイ４４へ接続され、線５０を介してＨ２の
共用キャッシュ２２に対するキャッシュ・コントロール
兼ディレクトリイ４８へ接続され、線５２を介してシス
テム制御エレメント６へ接続される。

プロセッサＢは、線５６を介してＬｌの私用キャッシュ
２７に対するキャッシュ・コントロール兼ディレクトリ
イ５４へ接続され、かつ線５８を介してＬｌの共用キャ
ッシュ１４に対するキャッシュ・コントロール兼ディレ
クトリイ４４へ接続される。キャッシュ・コントロール
兼ディレクトリイ５４１ｄ、Ｈ６２？介してＨ２の私用
キャッシュ６０に対するキャッシュ・コントロール兼デ
ィレクトリイ６０へ接続され、かつ線６４を介してシス
テム制促１エレメント６へ接続される。キャッシュ・コ
ントロール兼ディレクトリイｉｌＳ′１．読出指令及び
書込指令に応答するが、それは、リクエストされた情報
ライン又は情報ページがキャッシュに存在するかどうか
を決定し、又は多゛ｚ１図を参照して説明したように、
情報ページがメイン・メモリからフェッチされねばなら
ないかどうかを決定するためである。第２図の■はデー
タ・バスを示し、■はアドレス兼制御線を示す。

次の表（は、システム制マ・１１エレメント乙に存在す
るキャッシュ匍ｊ御アルゴリズムが、どのようにしてメ
イン・メモリ４からフェッチされた情報ページにある書
込ビット（書込フラグ）及び共用ビット（共用フラグ）
のセットを解釈し使用するかを示す。もし双方のビット
がセロであれば、要求にｊうじて、ページがリクエスト
しているプロセッサのＬ２私用キャッシュへ移動され、
プロセッサによってリクエストされたライン（これはこ
の情報ページに一μ在し目板ラインと呼ばれる）がＬ１
私）１１キヤツシユへ移動され、プロセッサはＬ１私用
キャッシュからリクエストしたワード（目標ワード）を
アクセスする。

ｒＸＩＪは、ミスの場合に、他のプロセッサ群における
他の共用キャッシュの交差質問を示す。

＊１つを超えるプロセッサ群の基金（即ち、複数の共用
キャッシュの場合〕、共用キャッシュのｊ用でＸＩが必
要である。

もし他のプロセッサがこの情報ページヘアクセ１ スしようと試みると、共用ビットのゼロ状態は、１．７
、。７，４．ヵ、２．Ｊヶ９ヶヮｚ−ｒ−ｘｈ−，；”
ロセツサへ送り、ページ又はラインは転送されない。も
しプロセッサがこの情報、ページへの書込み（言・＝ｔ
＝）を試みると、その書込みはブロックされ、フ゛ログ
ラム・チェック信号がリクエスト・プロセッサへ送られ
る。本来、これは、１個だけのプロセッサの私用キャッ
シュに存在することのできる「夕「共用」かつ「読出専
用−１のページである。もし書込ビットがゼロであり、
共用ビットが１であれば、ページ及び目標ラインがリク
エスト・プロセッサのし２及びＬｌの私用キャッシュへ
動かされる。もし他のプロセッサがこの同じページをリ
クエストすると、それはそのプロセッサのＬ２キャッシ
ュへ移され、目標ラインはそのＬｌの私用キーどツシュ
ヘ移される。しかし、もしいずれかのプロセッサがペー
ジへの書込み（記憶）を試みると、その杏込みはブロッ
クされ、プログラム・チェック信号がリクエスト・プロ
セッサへ送られる。

これは、共用されることのできる「読出専用」ページで
アリ、従ってコピーが各プロセッサの私用ヤヤソシュに
存在することができるが、記憶は許されなし・。一般的
には、命令はそのように（即ち、共用可能、読出専用）
とマークされる。

もし書込ビットが１であり、共用ビットが０であれば、
このページはリクエスト・プロセッサのＬ２の私用キャ
ッシュへ移され、次いで目標ラインがそのＬｌの私用キ
ャッシュへ転送される。もし他のプロセッサがこのペー
ジへのアクセスを試みると、そのアクセスはブロックさ
れ、プログラム・チェック信号がリクエスト・プロセッ
サへ送られる。しかし、この情報ページに対する記憶は
許される。

もし■−込ビット！丸び抜用ビットの双方が１であれば
、この情報ヘ−ｉンはＬ２の共用キャッシュへ移され、
この情報ページからの目標ラインがＬｌ、７）　Ｊ４用
キャッシュへ転送される。全てのプロセッサ娃゛そこか
らラインを゛７エツチするか、又はそこへラインを記憶
してよい。

同じプロセッサ群に属する他のプロセッサから、この情
報ページに対してリクエストがなされると、Ｌ２の共力
」キャッシュ中にリクエストされたページが発見され、
Ｌｌの共用キャッシュ中に目標うイン）＋びワードが発
見される。その１果、共用及び書込みが許ちれる。

第４．１図、多’：４．２図、第５．１図、第５．２図
は、フェッチ・リクエスト及び記憶リクエストに関して
システム動作を詳細に示すプロセッサ・メモリの論理フ
ローを示す。

ここで、プロセッサ・メモリ「フェッチ・リクエストｌ
の論理フロー図である第４．１図１（び第４゜２図を参
照する。所与のプロセッサからの「フェッチ・リクエス
ト」に応答（７て、プロセッサは線６８を介して論理ブ
ロック７０及び７２へ「フェッチ・リクエスト１を出す
。それは、リクエストされた″ｆｆ４％ｉｆｆ４％ミラ
インスト・プロセッサのＬ１私用キャッシュ又はＬ１共
用キャッシュ中にイｉ在するかどうかを決定するためで
ある。論理ブロック７０で、［Ｌ１私用キャッシュでラ
イン・ヒツトが生じるか］の質問がなされる。もし答が
イエスであれば、論理ブロッ多７３で示されるように、
リクエスト・プロセッサのＬ１私用キャッシュからライ
ンがフェッチされ、そのラインがすれるように、メモリ
・フェッチ・リクエストの終りが起る。他方、線７６で
示されるように、Ｌ１私用キャッシュでライン・ヒツト
が生じなければ、論理プロセスは、論理ブロック７２に
おける「フェッチ・リクエスト」の出力を待機する論理
ブロック７８へ行く。論理ブロック７２では、「Ｌ１共
用キャッシュでライン・ヒツトが生じるが」の質問がな
される。もし答がイエスであれば、論理ブロック８０で
示されるように、そのラインがＬ１共用キャッシュから
フェッチされ、Ｌ１共用キャッシュからリクエスト・プ
ロセッサへラインが転送され、線７４で示されるように
、メモリ・フェッチ・リクエストの終りが起る。他方、
答がノーであれば、論理プロセスは線８２を介して論理
ブロック７８へ進む。

論理ブロック７０７ｔび７２でなされた論理質問への答
が共にノーであれば、これはリクエストされたラインが
Ｌｌに存在しないことを示し、論理フーロセスはＦ？Ｒ
％ｉブロック７８がら論理ブロック８４文び８６へ進む
。それハ、リクエストされたラインを含む情報ページが
、Ｌ２の私用又は共用キャッシュに記憶されているかど
うかを決定するためである。ｈＶブロック８４で、「Ｌ
２の私用キャッシュでライン・ヒツトが生じるか」の質
問がなされる。もし答がイエスであれば、論理プロセス
は論理ブロック８８へ進む。論理ブロック８８は、リク
エストされた情報ラインなＬ２私川キャッシュ（Ｐ−Ｌ
２）からＬ１私用キャッシュ（Ｐ−Ｌｌ）へ移し、次い
で論理プロセスは論理ブロック７６へ進み、次いでシス
テム論理は前に説明したように進行する。もし答が線９
０で示されるようにノーであれば、論理プロセスは論理
ブロック９２へ茂み、論理ブロック８６における論理プ
ロセスの出力を待機する。

論理ブロック８６で、「Ｌ２共用キャッシュでライン・
ヒツトが生じるか」の質問がなされる。

もし答がイエスであれば、論理プロセスは論理ブロック
９４へ進む。論理ブロック９４は、リクエストされたラ
インがＬ２共用キャッシュ（Ｓ−Ｌ２）からＬ１共用キ
ーヤツシュ（Ｓ−Ｌｌ）へ移すれることを示し、次いで
論理プロセスは前述したように進行する。もし答が線９
６で示されるようにノーであれば、論理プロセスは論理
ブロック９２へ進む。もしラインがＬ２の私用又は共用
キャッシュ中に存在しなければ、論理プロセスは論理ブ
ロック９２かも論理ブロック９８へ進む。それは、メイ
ン・メモリ及びシステム制御エレメント中のタグ・アレ
イにアクセスするためである。

タグ・アレイｂ二、メイン・メモリ情報のページごとに
８ビツトを含む。最左方からの２ビツトは、書込フラグ
（書込ビット）及び共用フラグ（共用ビット）である。

残りの６ビツトはプロセッサ識別フラグ（識別ビット）
であって、これは関連したプロセッサの私用のＬ２又は
Ｌｌのキャッシュにページが存在するかどうかを示す。

もしページ′がプロセッサの私用キャッシュにあれば、
ビットは１であり、そうでなげれは、それはゼロである
。

か（て定義されたタグ・ビットは６つの多重処理を実行
するのに十分である。次いで論理プロセスは桧理ブロッ
ク１００へ進む。論理ブロック１゜Ｏでは、「共用フラ
グは１に等しいか」の質問がなされる。もし答がイエス
であれば、論理プロセスは論理ブロック１０２・＼進み
、答がノーであれば、論理プロセスは論理ブロック１０
４へ進む。

論理フロック１００でなされた質問への答がイエスであ
れば、論理ブロック１０２で［書込フラグは１に号しい
か」の質問がなされる。もし答がイエスであれば、論理
プロセスは論理ブロック１０６へ進む。ト埋）゛ロック
１０６娃ニ、目標ラインを含む情報ページを゛メイン・
１．ｌモリからＬ２共用キャッシュ（Ｓ−Ｌ２ンへ移す
ことを示す。次いで、論理）−ロセスは、論理ブロック
９４で示されるように、リクエストされたページのライ
ンを、Ｌ２共用キャッシュからＬ１共用キャッシュへ移
し、次（・で論理プロセスは前述したように進行する。

書込フラグ及び共用フラグの双方が１である時、情報ペ
ージはＬ２共用キャッシュへ移され、次いでそこに含ま
れる目標ラインがＬ１共用キャッシュへ移され、そこか
ら目標ラインがリクエスト・　。

プロセッサヘフエッチされることに注窮されたい。

もし論理ブロック１０２の質問に対する答が、線１０８
に示されるようにノーであれば、論理ブロック１１０で
示されるように、リクエストされた情報ページはメイン
・メモリからＬ２私用キャッシュへ移される。セしてＣ
ＰＵビットがオンにされ、論理プロセスは前述したよう
に進行する。

もし論理ブロック１００でなされた質問に対する答がノ
ーであれば、論理プロセスは論理ブロック１０４へ進行
し、そこでｒＣＰＵビットが１に等しいか−１の質問が
なされる。もしいずれかのＣＰＵビットが１であれば、
論理ブロック１１２で示されるよ５に、　「プログラム
・チェック」信号が１１クエスト・プロセッサへ転送さ
れる。もし全てのＣＰＵビットがゼロであれば、論理ブ
ロック１１０で示されるように、ページがＬ２私用キャ
ッシュへ移され、ＣＰＵビットがオンにされる。

Ｗ・。

次いで、倫理ブロック８′８で示されるように、目標ラ
インがＬ１私用キャッシュへ移され、次いで論理ブロッ
ク７３で示されるように、フェッチが′入行される。

ここで、プロセッサ・メモリ　「記憶リクエスト」のめ
環フロー図である第５．１図及び第５．２図を参照する
。・体１１４に示されるような所与のプロセッサ・メモ
リ「記憶リクエスト」に応答して、論理プロセスは論理
ブロック１１６及び１１８へ進む。それは、目標ライン
がＬｌの私用又は共用キャッシュにあるかどうかケ決定
するためである。

論理ブロック１１６で、　「目標ラインがＬ１私用キャ
ッシュに存在するか」の質問がなされる。もし答がイエ
スであれば、論理プロセスは論理ブロック１２０へ進み
、答がノーであれば、線１２２で示されるように論理ブ
ロック１２４へ進む。もしくざ埋ブロック１１６の質問
に対する答がイエスであれば、「書込フラグは１に等し
いか」の質問が論理ブロック１２０でなされる。もし答
がイエスで、あれば、論理プロセスは論理ブロック１２
６へ進み、Ｌ１私用キャッシュへ記憶がなされ、次いで
プロセッサは、線１２８で示されるように、メモリ記憶
リクエストの終りが存在することな知らされる。もし答
がノーであれば、論理プロセスは論理ブロック１６０へ
進む。論理ブロック１３０は、プログラム・チェック信
号を転送する。

論理ブロック１１８で、「Ｌ１共用キャッシュにライン
が存在するか」の質問がなされる。もし答がイエスであ
れば、論理プロセスは、論理ブロック１３２へ進む。論
理ブロック１３２はＬ１共用キャッシュへ記憶がなされ
ることを示し、次いで線１２８で示されるように、メモ
リ記・障リクエストの終了がリクエストしたプロセッサ
へ知らされる。他方、論理ブロック１１８における答が
ノーであれば、論理プロセスは論理ブロック１２４へ進
む。そこで、論理ブロック１１６でなされた質問への答
がノーであったならば（これは、リクエストされたライ
ンがＰ−Ｌｌにないことを示す）論理プロセスは論理ブ
ロック１６６反び１６８へ進む。それは、目標ラインが
Ｌ２の２つのキャッシュの１つに記憶されたページに存
在するかどうかを決定するためである。

論理ブロック１３６で、　「目樟ラインはＬ２私用キャ
ッシュに存在するが」の質問がなされる。

もし答がイエスであれば、論理プロセスは論理ブロック
１４０へ進み、もし答がノーであれば線１４２で示され
るように論理ブロック１４４へ進む。

詫埋ブロック１４０で、「書込フラグは１に等しく・か
Ｊの質問がなされる。もし答がイエスであれ（六鳩埋プ
ロセスは論理ブロック１４６へ進み、目標ラインがＬ２
私用キャッシュからＬ１私用キャッシュへ移される。次
いで論理アクセスは論理ブロック１２０へ進み、次いで
論理ブロックは前述したように進行する。もし論理ブロ
ック１４０における質問への答がノーであれば、線１４
８で示されるように、論理プロセスは、プログラム・チ
ェックを知らせるため、論理ブロックｉ３０へ進む。

論理ブロック１３８で、　「目標ラインがＬ２共用キャ
ッシュに存在するか、１の質問がなされる。

もし答がイエスであれば、論理プロセスは論理ブロック
１５０へ進む。論理ブロック１５０は、目１票ラインが
Ｌ２共用キャッシュがらＬ１共用キャク１３２で示され
るように、目標ラインがＬ１共用キャッシュへ記せ・、
される。次いで線１２８で示されるように、メモリ記憶
リクエストの終りを示す信号が、リクエストしたプロセ
ッサへ与えられる。もし論理ブロック１６８でなされた
質問への答がノーであれば、１５２で示されるように、
論理プロセスは論理ブロック１４４へ進む。もし論理ブ
ロック１６６でなされた質問への答がノーであれば（こ
れは、目標ラインがＬｌ又はＬ２のキャッシュにないこ
とを示す）、論理ブロック１５４で示されるように、メ
イン・メモリ及びシステム匍ｔエレメント中のタグ・ア
レイがアクセスされる。

次いで論理プロセスは論理ブロック１５６へ進み、「書
込フラグば１に等しいが」の質問がなされる。もし答が
イエ不であれば、論理プロセスは論理ブロック１５８へ
進み、もし答がノーであれば、論理プロセスは、プログ
ラム・チェックを知らせるため、論理ブロック１３０へ
進む。倫理ブロック１５８で、「共用フラグは１に等し
いが」の質問がなされる。もし答えがイエスであれば、
゛−理プロック１６０で示されるように、リクエストさ
れた情報ページがメイン・メモリからＬ２共用キャッシ
ュへ転送され、次いで論理プロセスは前述したように論
理ブロック１５０及び１３２へ進む。もし論理ブロック
１５８でなされた質問への答がノーであれば、線１６２
で示されるように、論理プロセスは論理ブロック１６４
へ進ミ「ＣＰＵビットが１に等しいか」の質問がなされ
る。

もし答がイエスであれば、論理プロセスは、プログラム
・チェックを知らせるため、論理ブロック１６０へ進む
。もし答がノーであれば、論理プロセスは論理ブロック
１６６へ進む。論理ブロック１６６は、リクエストされ
た情報ページをメイン・メモリからリクエスト・プロセ
ッサのＬ２私用キャッシュへ移し、かつＣＰＵビットを
オンにする。次いで論理プロセスは、前述したように論
理ブロック１４６．１２０．１２６へ進む。

ＩＢＭ／３７０の如く記憶保護キーを含むプロセッサで
は、タグ・アレイは記憶保護メモリの１部として設けら
れてよく、仮想アドレスを採用するプロセッサでは、タ
グ・アレイは再配置ページ・テーブルの１部として設け
られてよい。

しかし、本実於ｉ例では、それはシステム制ｉ・Ｐｉエ
レメントにある別個のプレイとして仮定され、「タグ・
アレイ設定」命令によって書込まれる。それハ、「タグ
・アレイ挿入」命令によって、汎用レジスタへ読出され
る（ソフトウェアによって検査するため）。これら２つ
の命令は、ＩＢＭ／３７００２つの記憶保護命令（記憶
キー設定命令及び記憶キー挿入命令）と同じように働く
。もつとも、前者２つの命令は、記憶保護アレイではな
（、タグ・アレイ上で動作する点が異なる。

第６．１図及び第６．２図は、単一のプロセッサ（この
場合、プロセッサＡ）がどのようにしてその私用キャッ
シュ及び共用キャッシュへアクセスするかを示すブロッ
ク図である。メモリ・リクエストは、Ｌ１私用キャッシ
ュのディレクト！Ｊ　イ（Ｌ１私用ディレクトリイ）及
びＬ１共用キャッシュのテイレクトリイ（Ｌ１共用ディ
レクトリイ）へメモリ・リクエスト７ｔびアドレスを送
ることによって開始さ机る。もしいずれかのディレクト
リイでアドレスの一致が起り、かつラインが有効であれ
ば（■−１）、関連したＬ１キャッシュがアクセスされ
る。Ｌ１私用キャッシュ及びＬ１共用キャッシュが４ウ
エイ・セットの連想キャッシュであると仮定すると、４
個のワードがキャッシュから並列に読出され、リクエス
トされたワードがプロセッサへ（又はプロセッサから）
ゲートされる。

もしＬ１私用キャッシュ又１ｄ、Ｌ、１共用キヤツシユ
のいずれにおいても比較の一致が起らなければ、目標ラ
インを含むページがＬ２にあるがどうかを決定するため
、Ｌ２私用キャッシュ及びＬ２共用ギャツシュのディレ
クトリイがアクセスされる。

これらＬ２キャッシュのいずれかで比較の一致が生じる
と、目標ラインがＬ１キ１ヤツシュへ移され、プロセッ
サによるワード・アクセスが実行される。

ライン又はページは私用キャッシュ又は共用キャッシュ
のいずれかにあり、これら双方に同時にキャッシュは並
列にアクセスすることができる。

以下に述べる説明は、プロセッサＡによるキャッシュ・
アクセスの詳細な説明である。プロセッサＢによるキャ
ッシュ・アクセスも同様に動作する。

代表的なメモリ・リクエストの動作シーケンスを考察す
ると、目標ラインのアドレスは、線６６反び４６を介し
てＬ１私用ディレクトリイ６４反びＬ１共用デイレク）
　ＩＪイ４４へ与えられ、かつＡＮＤゲート１６４及び
１７０へ与えられる。もし目標ラインがＬＩｊｉＷ用キ
ャッシュ１２に存在すれば、ディレクトリイ６４は、ア
クセス信号を線１６６を介してＩ、　１私用キヤツシユ
１２へ与え、リクエストされた情報ラインは線１６を介
してプロセッサＡへ与えられる。目標ラインがＬ１私用
キャッシュ１２中に存在しなければ、Ｌ１私用デ′ｊ イレクトリイの一穴信号がＡＮＤゲー）１６４７（びＡ
ＮＤゲート１７０の最初の入力へ与えられる。

もし目標ラインがＬ１共用キャッシュ１４中に存在すれ
ば、Ｌ１共用ディレクトリイ４４は線１７２？介してア
クセス信号ＹＬ１共用キャッシュ１４へ与え、そこから
目標ラインが線１８を介してフーロセツサＡへ読出され
る。他方、もし目標ラインがＬ１共用キャッシュ１４に
存在しなければ、″′−１信号が線１７４を介してＡＮ
Ｄゲート１６４文び１７０の第２人力へ与えられる。こ
れら信号の双方が存在すると、目標ラインがＬ１キャッ
シュのいずれにも存在しなかったことを示す。その場合
、ＡＮＤゲート１６４は、線１７６を介してｓ；ｆｆ４
６上のライン・アドレスをＬ２共用ディレクトリイ４８
へ通し、ＡＮＤゲート１７０は、線１７Ｂを介して、線
３６−ヒのライン・アドレス４Ｌ２私用デイレクトリイ
６８へ通す。

更に、線１６８及び１７４上の＝負信号は、ＡＮＤゲー
ト１８０へ印加される。ＡＮＤゲート１８０ば、緑１８
２上のアクセス信号を、Ｌ２共用ディレクトリイ４８及
びＬ２私用ディレクトリイ６Ｂへ与える。もし目標ライ
ンを含む情報ページの；Ｌ２．Ｆム用キャッシュ２０に
存在すれば、−ｆ、：信号が線１８６を介してＬ２私用
キャッシュ２０へ与えられる。それは、線１８８上のア
ドレスに従って目標ラインを線２４を介してＬ１私用キ
ャッシュ１２ヘゲート・アウトし、次いでそこから線１
８を介してプロセーツサＡへゲート・アウトするためで
ある。他方、もしディレクトソイ３８中でディレクトリ
イの一致が生じなかったならば、一致信号が線１９０を
介してＡＮＤゲート１９２へ与えられる。

Ｌ２共用ディレクトリイ４８がアクセスされ、かつ５−
Ｌ２デイレク）　ＩＪイ一致信号が存在すれば、このゲ
ート信号は線１９４を介してＬ２共用キャッシュ２２へ
与えられる。それは、線１８８上のライン・アドレスに
従って目標ラインを線２６を介してＬ１共用キャッシュ
１４ヘゲートし、次いで線１８を介してプロセッサＡヘ
ゲートするためである。他方、ディレクトリイ４８から
ブイレフ）　ＩＪイ一致（Ｎ号が生じなければ、５−Ｌ
２ディレクトリイ゛１信号が線１９６を介してＡＮＤゲ
ート１９２へ与えられる。

ＡＮＤゲート１９２へ至る入力線１９０及び１９６−Ｆ
にある一致信号の同時発生は、目標ラインがＬｌ又はＬ
２に存在しないことを示し、メイン・メモリ・アクセス
信号が線１９８を介してシステム制御・・１エレメント
６へ与えられる。それは、目標ラインを含む情報ページ
をメイン・メモリからフェッチするためである。次に、
この信号は、前述したように、このページのための書込
フラグ・ビット及び共用フラグ・ビットの状態に従って
、Ｌ２の私用又は共用キャッシュへ与えられる。

第７図は、私用キャッシュ又は共用キャッシュにアクセ
スするだめの、２４ビツト・メモリ・アドレスのアドレ
シング構造を示す。キャッシュ及びその関連したハード
ウェアが私用キャッシュであろうと共用キャッシュであ
ろうと、同一のアドレス・ビットが使用される。

アドレスＡはビット（０−４）で構成され、ページがＬ
２キャッシュへ書込まれる時Ｌ２ディレ・ノトリイヘ書
込まれる。アドレスＢはビット（５−１１）で構成され
、Ｌ２ディレクトリイなアドレスするために使用される
。アドレスＣはビット（０−４）で構ｒ＞１２．され、
Ｌ２ディレクトリイの出力と比較される。アドレスＤは
ビット（５−１６）で構成され、Ｌ２キャッシュをアド
レスするために使用される。アドレスＥはビット（５−
１１）で構成され、置換アレイをアドレスするために使
用される。アドレスＦはビット（０−９）で構成され、
新しいラインがＬ１キャッシュへ置かれる時Ｌ１ディレ
クトリイヘ書込まれる。アドレスＧはビット（１０−１
６）で構成され、Ｌ１ディレクトリイをアドレスするた
めに使用される。アドレスＨはビット（０−９）で構成
され、Ｌ１ディレクトリイの出力と比較される。アドレ
スエはビット（１０−２０）で構成され、Ｌ１キャッシ
ュをアドレスするために使用される。アドレスＪはピッ
）（１０−１６）で構成されＬ１置換アレイをアドレス
するために使用される。

ここで第８図を参照すると、そこにはプロセッサＡのた
めのＬ１私用キャッシュ１２及びそれに関連したキャッ
シュ・コントロール兼デイレクトリイろ４（第２図参照
）の詳細なブロック図力玉示される。プロセッサＢのた
めのＬ１私用キャッシュ２７反び関連したキャッシュ・
コントロール兼テイレクトリイ５４は、同じような構成
を有し、かつ同じように動作する。示されるシステムは
、典型的な４ウエイ・セット連想キャッシュ、ブイレフ
）　ＩＪイ、更新／置換アレイ及び論理を含む。

Ｌ１私用キャッシュ１２は、ワード入力ゲーテインク・
ネットワーク２００、ワード出力ゲーティング・ネット
ワーク２０２．７ｔびＯＲゲート２０４を含む。キャッ
シュ・コントロール兼ディレクトリイ３４は、アドレス
・アレイ２０６、アドレス入カゲーテイング・ネットワ
ーク２０Ｂ、Ｎびアドレス比較ネットワーク２１０を含
む。更新置換アレイ（ｒ′ｉ、、置換アレイ２１２、更
新／置換論理２１４１．７ｔびアドレス・ゲーティング
・ネットワーク２１６を含む。プロセッサＡかも来る線
３６Ｌのアドレスは、ディレクトリイ／キャッシュ反び
ｈｅアレイをアドレスするために使用される。

前記の第７図は、２４ビツト・メモＩ）・アドレスの各
ビットが、Ｑ゛Ｓ８図に示される主たるエレメントへど
のように割当てられるかを示す。アドレス入カゲーテイ
ング・ネットワーク２０８ヘアドレスＦが与えられ、ア
ドレス・アレイ２０６ヘアドレスＧが与えられ、アドレ
ス比較ネットワーク２０８アドレスＨが与えられる。ア
ドレス・アレイ２０６からアドレス比較ネットワーク２
１０へ同時に読出された４つのアドレス（ハ、アドレス
Ｈの適当なビットと比較される。それは、４つのアドレ
スのどれが一致するかを決定するためである。例えば、
もしアドレスＡが一致し、力＼つその有効ピットが１に
等しけれレエ、Ａワード°力；キャッシュから詩１出さ
れる。これは、線２２０を介してワード出力ゲーティン
グ・ネットワーク２０２へ与えられるＡ選択線２１８上
のゲート信号によって達成される。更にＡ選択信号はプ
ロセッサＡへ与えられる。ワード出力ゲーティング・ネ
ットワーク２０２かもの＆１２２２は、リクエストされ
たデータをＯＲゲー）２０４＆びデータ・ノくス・アウ
ト２２４へ与える。もし４つのワードの℃・ずれも−′
ヤしなければ、ミス信号が発生される。もし記暗動作が
実行されるべきであれば、データ・バス・イン２２６上
のデータがワード入力ゲーティング・ネットワーク２０
０へ与えられ、線２２０−ＦのＡ選択信号がワード入力
ゲーティング・ネットワーク２００をしてデータをキャ
ッシュ１２へ与えさせる。

置換アレイ２１２及びそれに関連した論理２１４は、連
想キャッシュの各セットにある４つのラインのいずれが
最も古い時点に参照又は使用されたかを追跡する。最も
古い時点に使用された（ＬＲＵ）ものの置換論理は、米
国特許第４００８４６０号に説明されているので、論理
動作の詳細は説明しない。

ここでＬ１私用キャッシュのだめのディレクトリイ・レ
ジスタの詳細な図である第９図を参照する。ディレクト
リイが線２２８を介して特別のアドレスでアクセスされ
る時、ディレクトリイ・レジスタ２２９はそのアドレス
の内容、即ち４つのアドレスＡ、　Ｂ、　Ｃ，Ｄ　及び
関連した有効（Ｖ）、る。これら４つのアドレス（ハ、
リクエストされたラインがキャッシュ中にあるがどうか
を決定するため、アドレス比較ネットワーク２１０の中
で線２２８上のリクエスト・アドレスと並列に比較され
る。もし比較が等しく、関連した有効フラグが１であれ
ば、比較回路はキャッシュに対する適当な遼択線を能動
化する。即ち、Ａ選択線、Ｂ選択線、Ｃ選択線、Ｄ選択
線のいずれがかその上に１を有し、これが２３０で示さ
れるようにＬ１私用キャッシュへ印加される。更にこれ
らの選択信号ｌ１ＯＲゲート２６２へ印加される。ＯＲ
ゲート２３２はＰ−Ｌ１ヒツト信号を線２３４に与える
。

更にこの信号はインバータ２３６へ印加され、インバー
タ２３６は線２３８へＰ−Ｉ、１ミス信号を与える。

更に、線−２４０ｆの有効フラグは置換論理へ与えられ
る。何故ならば、ミスの場合、有効フラグが０に等しい
（無効）ラインは、常に使用時点の最も古い（ＬＲＵ）
ラインの前に置換されるがらである。

前述したように、それぞれのラインはＣＨフラグ及びＷ
Ｒフラグを有する。これらのフラグは線２４２反び２２
４を介して制御論理回路へ入力される。記憶な許すため
、ＷＲフラグは１でなけれはならず、もしＣＨフラグが
１であれば、ラインはミスの場合にＬ２私用キャッシュ
へ移され（読出され）ねばならない。

ここでＬ１共用キャッシュのためのディレクトリイ・レ
ジスタを示す第１０図を参照する。アドレス比較ネット
ワーク２４６は線２４８を介してリクエスト・アドレス
を受取り、かつレジスタ２５０かもアドレスＡ、Ｂ、Ｃ
，Ｄ　を受取る。レジスタ２５０は計９図のレジスタ２
２９と同様なものであるが、ＷＲフラグがないことが異
る。これは、Ｉ、１共用キヤツシユ中の全てのラインが
１に与しい書込フラグ沈び共用フラグな臀しなければな
らないからである。Ｌ１共用ディレクトリイ中の各ライ
ンについて、変更フラグが必要である。

それは、記憶が実際に生じるかどうか、従ってラインが
ミスの場合にカースト・アウトされねばならないかどう
かを示すためである。もしアドレスがネットワーク２４
６中で比較の一致を生じ、関連した有効フラグが１であ
れば、２５２で示されるように、比較ネットワーク２４
６はキャッシュに対する適当な選択線を能動化する。

更に選択信号はＯＲゲート２５４へ与えられる。

５−Ｌｌヒツト信号は線２５６及びインバータ２５８へ
与えられる。そして線２６０上に５−Ｌ１ミス信号が生
じる。レジスタ２５０かも出る線２６２−Ｌの変更信号
は、第９図に関して説明したように、制御論理回路へ与
えられる。

キャッシュの全ては、４ウエイ・セットの連想キャッシ
ュであると仮定する。４つのアドレスは、並列にディレ
クトリイから読出される。もしディレクトリイから読出
された４つのアドレス（Ａ、Ｂ。

Ｃ％Ｄ）の１つがリクエスト・アドレスと一致し、その
有効ビットが１に等しければ、キャッシュがアクセスさ
れ、４個のワードが並列に読出される。

これらのワードは、ディレクトリイから読出されたライ
ン・アドレスと同じようにＡ％Ｂ、Ｃ％Ｄ　で餞わす。

ディレクトリイ比較回路の出力は、選択されたワードを
、キャッシュのワード・レジスタからデータ・バス・ア
ウトへ（又はデータ・バス・インからワード・レジスタ
へ）ゲートする。例えば、もしアドレスＣが一致すれば
、ワードＣがプロセッサへ（又はプロセッサから）ゲー
トされる。選択されたラインが最も新しい使用時点のも
のでちることを示すため、ＬＲＵ置換アレイが更新され
る。

も１．、Ｌ１ディレクトリイで一致が生じなければ、こ
れはライン・ミスであり、その時、リクエスト・アｒ゛
レスはメモリ中の次のレベルへ（笑施例ではレベル２の
キャッシュへ）送られる。もしＬ２ディレクトリイの一
致が起れば（キャッシュ・ヒント）、目縁ラインがＬ１
キャッシュへ持って来られ、そのアドレスかディレクト
リイに記憶される。誰俣されるラインは、更新／置換論
理によって示される。前述したように、Ｌ１私用キャッ
シュは各キャッシュ・ラインのために３つのフラグを含
む。それらは次のように限定される。■フラグは、「電
源オン」及び主たるリセットでオフにされ、新しいライ
ンがキャッシュへ持って来られた時オンにされる。多重
処理システムにおいて、■フラグは交差質問ヒツトの場
合にオフにされる。

ＣＨフラグは、ラインが変更される（即ち、そこへ書込
まれる）時オンにされる。ＷＲビットは、ラインがＬ２
かもフェッチされ、かつＬ２ページ書込フラグが１であ
る時オンにされる。Ｌ１共用キャッシュはラインごとに
Ｖフラグ及びＣＨフラグ火有する。それは、Ｌ１私用キ
ャッシュにおけると同じような機能を有する。

ここで第１１図を参照する。り３１１図はＬ２私用キャ
ッシュ反びそのディレクトリイと、第８図に関連してＬ
１論理について説明し７た場合と同じように動作する更
新／置換論理を示すブロック図である。Ｌ２ディレクト
ｖイの場合、その記憶されたアドレスは、どのページが
Ｌ２私用キャッシュにあるかを示す。Ｌ２キャッシュそ
れ自体はライン・レベルまでＦつでアドレスされる。何
故ならば、これｉｌ′ｉＬ２キャッシュから読出され、
かつＬ２キャッシュとＬ１キャッシュとの間を転送すれ
る卑位だからである。

第１１図はプロセッサＡのためのＬ２私用キャッシュ２
０、Ｆｔ７：’それに関連したキャッシュ・コントロー
ル兼ディレクトリイ３８を含む。プロセッサＢのための
Ｌ２私用キャッシュ、及びそれに関連したキャッシュ・
コントロール兼ディレクトリイはプロセッサＡに対する
ものと同様のものであり、同じように動作する。示され
るシステムは、典型的な４ウエイ・セット連想キャッシ
ュ、ブイレフ）　ＩＪイ、更新／置換アレイ及び論理を
含む。

Ｌ２私用キャッシュ２０はワード入力ゲーテインク・ネ
ットワーク２６４、ワード出力ゲーティング・ネットワ
ーク２６６、ＯＲゲート２６Ｂ’４（含む。キャッシュ
・コントロール兼ディレクトリイ３８はアドレス・アレ
イ２７０、アドレス入力ゲーテインク・ネットワーク２
７２、及びアドレス比較ネットワーク２７４を含む。更
新置換アレイに（ｉ・４アレイ２７６、更新／置換論理
２７８及びアドレス・ゲーティング・ネットワーク２８
０？含む。

プロセッサＡから米る線２４上のアドレスは、ディレク
トリイ、キャツシュノ（び置換アレイをアドレスするた
めに使用される。、第７図は、２４ビツトのメモリ・ア
ドレスが、どのように第１１図に示される主たるエレメ
ントへ割当てられるかを示す。アドレスＡ［アドレス入
力ゲーテインク・ネットワーク２７２へ与えられ、アド
レスＢはアドレス・アレイ２７０へ与えられ、アドレス
Ｃはアドレス比較ネットワーク２７４へ与えられる。

ディレクトリイ・アレイ２７０かもアドレス比較ネット
ワーク２７４へ同時に読出される４つのアドレスは、ど
れが比較の一致を生じるかを決定するため、アドレスＣ
の適当なビットと比較される。

例えは、もしアドレスＡの比較が一致し、その有効ビッ
トが１に等しければ、ワードＡがキャッシュから続出さ
れる。これは、Ａ選択線２８２−ヒにあるゲート信号を
、＋ｖＩ！２８４を介して、ワード出力ゲーティング・
ネットワーク２６６へ与えること１でよって達成される
。ワード出力ゲーティング・ネットワーク２６６から来
る線２８６は、リクエストされたデータをＯＲゲート２
６Ｂ及びデータ・バス・アウト２８Ｂへ与える。もし４
つのワードのいずれも比較の不一致・となれば、ミス信
号が発生される。もし記憶動作が達成されるべきであれ
ば、バス２９０上のデータ・イン信号がワード入ノ・ゲ
ーティング・ネットワーク２６４へ与えられ、緑２８４
上のＡ選択信号がワード入力ゲーテインク・夕、ットワ
ーク２６４を能動化する。それは、Ｌ２キャッシュ２０
ヘデータ・イン信号を与えるためである。

？１４７レイ２７６反ひそれに関連した更新／置Ｔ″４
．論理２７８及びアドレス・ゲーティング・ネットワー
ク２８０は、連想キャッシュにおける４本の糾のいずれ
が最も古い時点で参照（又は使用）された・ノ、を追跡
するっ最旧時使用（ＬＲＴＪ　）置換１鳴埋の詳細は米
国特許第４００８４６０号に説明されて℃・るので、論
理動作の詳細はここでは説す」１、汀い。

のブロック図である。このレジスタは、汗；９図に示さ
れるＬ１私用ディレクトリイ・レジスタと同様のもので
ある。ページごとのフラグは、Ｌ１私用ディレクトリイ
が各ラインについて有するものと同じであることに注意
されたい。実際の言弓憶はＬ２で起らず、Ｌｌで起るの
で、ラインがＬ２私用キャッシュからＬ１私用キャッシ
ュへ移る時、Ｌ２におけるＷＲフラグはＬ１ディレクト
リイヘ通される。変更されたラインがＬ１私用キャッシ
ュからＬ２私用キャッシュへ転送される時、Ｌ２のＣＨ
フラグが１ヘセツトされる。Ｉ、２私用デイレクトリイ
から来るアドレスＡ、Ｂ、Ｃ，Ｄはディレクトリイ・レ
ジスタ２９２へ与えられ、それぞれのアドレスはアドレ
ス比較ネットワーク２９４へ与えられる。丈にネットワ
ーク２９４は線２９″１ ６を介してプロセッサからリクエスト・アドレス　　　
　　、ｊを受取る。アドレスの一致が生じ、関連したＶ
ビットが１であれば、Ａ選択、Ｂ鋲’、ｔ’択、Ｃ選択
、Ｄ選択の各信号が、２９８で示されるようにＬ２私用
キャッシュへ与えられる。これらの信号はＯＲゲート３
００へ転与えられ、ＯＲゲート３００はその出力線３０
２上にＰ−Ｌ２ヒツト信号を与える−この信号はインバ
ータ６０４へ与えられ、インバータ３０４は出力線６０
６上にＰ−Ｌ２ミス信号を与える。レジスタ２９２に記
憶されたアドレスに関連した線６０８上のＶビット信号
は、線３０８を介して良換論理へ与えられ、ＣＨビット
惰号反びＷＲビット信号は線３１０及び３１２を介（，
７て制前輪理反びＬ１私用キャッシュへ与えられる。

第１３図はＬ２共用ディレクトリイ・レジスタのブロッ
ク図である。このレジスタは、第１０図に示されるＬ１
共用ディレクトリイ・レジスタと旧１２°（のく・ので
あるっＬ２共用ディレクトリイはＷＲフラグを含まない
。記憶が実際に起り、従ってミスの場合にラインをカー
スト・アウトしなければならないかどうかを示すため、
Ｌ２共用ディレクトリイ中の各ラインについてＣ）（フ
ラグが必要とされる。アドレスＡ、Ｂ％Ｃ，Ｄはレジス
タ６１４へ与えられ、アドレス及びそれに関連したｑ効
ビットはアドレス比較ネットワーク３１６へ印加される
。ネットワーク３１６は、線３１８を介してプロセッサ
から来るリクエスト・アドレス信号を印加される。アド
レスの一致が生じ、関連した有効ビットが１である時、
Ａ選択線、Ｂ選択線、Ｃ選択線、又はＤ選択線の１つが
ルベルにあり、その信号は６２０で示されるようにＬ２
共用キャッシュへ印加される。更にその信号はＯＲゲー
ト６２４へ印加され、ＯＲゲート６２４けその出力線３
２６上に５−Ｌ２デイレク）　ＩＪイ一致信号を与える
。この信号はインバータ３２８の入力へも印加され、イ
ンバータ６２８は、アドレスの一致が生じない時、その
出力線３３０上に５−Ｌ２デ、イレクトリイ一致信号を
与える。レジスタ６１４から来るＣＨビット信号は、前
述した理由により、制御Ｍ＋論理へ至る線６３２へ与え
られる。

第１４図はシステム制シ１エレメント６の中にあるタグ
・アレイのブロック図である。システム制御ニレメン゛
トがメイン・メモリからページをリクエストする時、そ
れは同時にシステム制御エレメント６の中にあるタグ・
アレイ６６４にアクセスする。タグ・アレイは、タグ・
アレイ・ワード３３６で示されるように、メイン・メモ
リのページごとに８ビツトを含む。左方から２つのビッ
トは枦込みフラグ反び共用フラグである。残りの６ビツ
トはプロセッサ識別フラグ（ＣＰＵビット）であり、ペ
ージが関連したプロセッサのＬ２又はＬｌの私用キャッ
シュにあるかどうかを示す。もしページがプロセッサの
私用キャッシュ中にあれば、ビットは１である。そうで
なげれば、それはゼロである。かくてタグ・アレイ・ワ
ード６６６は６つの多重処理を実行するために使用され
る。

もし書込フラグ及び共用フラグの双方が１状態にあれば
、リクエストされたページはＬ２共用キャッシュへ移動
され、目標ラインがＬ１共用キャッシュへ移動され、そ
こで目標？−ドカフェッチされる。

もし共用フラグがゼロであれば、ｃＰＵフラグがテスト
され、それらが全てゼロがどうがが決冗される。もしい
ずれかのＣＰＵビットが１であれば、「プログラム・チ
ェック」信号がリクエストしたプロセッサへ戻される。

もし全てのＣＰＵビットがゼロでちれば、ページがＬ２
私用キャッシュへ移動され、目標ラインがＬ１私用キャ
ッシュへ移動され、そこでフェッチが実行される。ペー
ジが私用キャッシュへ移される時、タグ・アレイの中に
あるリクエストしたプロセッサのＣＰＵビットも１ヘセ
ツトされる。

ＷＲ及びＳＨビットは、ＣＰＵ汎用レジスタがらｆｆＲ
６５８を介して入力ＡＮＤゲーティング・ネットワーク
３４０へ与えられる。ネットワーク６４０は、ＷＲ及び
Ｓ　Ｈビットをタグ・アレイ３３４ヘゲートするため、
線３４２４のタグ・アレイ設定信号によって能動化され
る。ＷＲ，ＳＨ及びＣＰＵビットをタグ・アレイ３３４
からワード・レジスタ３４１へ読出す・、、・ため、所
与の情報ページに対するメモリ・アドレスが線３３７を
介してアドレス・レジスタ３６９へ印加される。上記の
ビットは、線３４６を介して制イ・用回路及び出方ＡＮ
Ｄゲーティング・ネットワーク６４４へ印加される。ネ
ットワーク３４４は線３４６上のタグ・アレイ挿入信号
によって能動化される。それは、ネットワーク３４４を
能動化して、ＷＲ，ＳＨの各ピントを、線３４８を介し
てＣＰＵ汎用レジスタへ印加するためである。

ＩＢＭ／３７０のように記憶保護キーを含むプロセッサ
では、タグ・アレイ６３４は記憶保護メモリの１）ｉ（
、′、とじて構成することができ、仮想アドレス方式を
採用するプロセッサでは、タグ・アレイ３６４は貴装置
ページ・テーブルの１部として構ｙｉ＋、−することが
できる。

しかし、本実施例においては、それはシステム制イ・用
エレメント６に設けられた別個のアレイであるとし、タ
グ・アレイ設定命令によって書込まれるものと仮定する
。それは、タグ・アレイ挿入命令によって、汎用レジス
タへ読出される（ソフトウェアによる検企のため）。こ
れら２つの命令は１８Ｍ１５７［］における２つの記憶
保護命令（記憶ギー眩定命令反び記憶キー挿入命令）と
同じように働く。勿論、前＋；、°２つの命令は、記憶
保護アレイではなくタグ・アレイ−Ｆで動作する。

第１５図はタグ・アレイへ舎込むだめの論理を示す。ソ
フトウェアが特定のページのだめに書込フラグ及び共用
フラグをセットしたいと望む時、練６５０上のタグ・ア
レイ設定信号が、ＡＮＤゲ−）３５２及び３５４の第１
の入力へ印加される。

ＡＮＤゲート６５２の第２人力へ印加されるｉｌ！１４
′５５６上の書込ビット＝１信号が１である時、線３５
８を介して書込フラグ−１設定信号がタグ・アレイへ印
加される。線３６０上の共用ピット＝１信号が１である
時、ゲート３５４から来る線６６２上の共用フラグ−１
設定信号は１であり、これはタグ・アレイへ印加される
。書込及び共用フラグの設定は、命令によってアドレス
される汎用レジスタ中でなされる（　ＩＢＭ／３７０の
アーキテクチャであると仮定する）。これらの設定信号
は、プロセッサによるタグ・アレイ設定信号反びメモリ
・ページ・アドレス信号と共に、タグ・アレイヘゲート
される。タグ・プレイはページ・アドレスを使用して読
出され、書込フラグ及び共用フラグは、裏込ピット線及
び共用ビット線の設定ごとにト込まれる。

情報ページがメイン・メモリからプロセッサのＬ２私用
キャッシュヘゲートされる時、線６６４−１−にあるＰ
−Ｌ２ページ・ゲート信号がＡＮＤゲート３６６．６６
８．３７０の第１人力へ印加され、そのページ及びプロ
セッサのだめのタグ・アレイへ１が書込まれる。例えば
、線３７２上のＣＰＵ　１−Ｌ２ミス信号が１である時
、ゲート６６６から出る出力線３７４−ＪｌのＣＰＵ１
＝１設定信テをは１であり、これはタグ・アレイへ印加
される。

ＡＮＤゲート′５６８の第２人力へ印加される線６７６
−ＦのＣＰＵ２−Ｌ２ミス信号が１である時、その出力
線５７８上のＣＰＵ２＝１設定信号は１であり、それが
タグ・アレイへ印加される。線３８０上の１のＣＰＵ６
−Ｌ２ミス信号がＡＮＤゲート３７０の第２人力へ印加
された時、その出力線３８２−１のＣＰＵ６＝１設定信
号が１となり、それがタグ・アレイへ印加される。

第１６図は書込フラグ及び共用フラグ制御論理を示す。

第１５図で発生されたＣＰＵ１＝１設定信号乃至ＣＰＵ
６−１設定信号は、ＯＲケート３８４０入力へ印加され
、ＯＲゲート３８４の出力はＡＮＤゲート６８６の第１
人力反びインバータ′５８８の入力へ印加され、インバ
ータ３８８の出力はＡＮＤゲート３９０の第１人力へ印
加される。

共用フラグ二〇信号はＡＮＤゲート３８６及び６９０の
第２人力へ印加される。書込フラグ−〇信号は線６８８
を介してＡＮＤゲート３９０′の第１人力へ印加される
。ＡＮＤゲー）　３９０’は、線６９２を介してＣＰＵ
記憶記憶リクエスト信士の第２人力へ印加される。ＡＮ
Ｄゲート３８６及び６９０の出力信号は、ＯＲゲート３
９２の第１反びダニ２人力へ印加される。ＡＮＤゲート
３９０の出力信号はＯＲゲート３９４の第１人力へ印加
される。ＡＮＤゲー）３９．．６は、その第１人カヘ包
：込フラグー〇信号を印加され、その第２人力へ共用フ
ラグ−１信号を印加される。ゲート６９乙の出力信号は
ＯＲゲート３９４の第２人力へ印加される。ＡＮＤゲー
ト６９８は、その第１人カヘ書込フラグー１信号を印加
され、その第２人力へ共用フラグ−１信号を印加される
。もしＡＮＤゲート５８６　ノＬび３９０の第１人力へ
印加される共用フラグ＝０信号が１であり、かつＯＲゲ
ート６８４の出力が１でちれば、ＯＲゲート３９２はメ
モリ・キャンセル信号を与える。それによって、リクエ
ストしたプロセッサへ行くメモリ・キャンセル化Ｍ−７
＆、−びフ′ログラム・チェック・ターン・オン信号は
、他のコピーが他のプロセッサへ送られるのを防止する
。更に、もしＡＮＤゲート３９０’が「２進の１１出力
信号を与えていれば、メモリ・リクエストハキャンセル
され、プログラム・チェックがオンにされる。

もし共用フラグがゼロであり、ＣＰＵがその私用キャッ
シュ中に関連するページを含んでいなければ（これは、
１出力を与えるインノ（−夕３８８によって表示される
）、ＡＮＤゲート３９０はＯＲゲート６９４へ１の入力
を与え、リクエスト・プロセッサのＰ−Ｌ２ページ・ゲ
ート信号が、リクエスト・プロセッサのＬ２私用キャッ
シュへ送られる。もし共用フラグが１に等しく、かつ書
込フラグがゼロに等しげれば、同−事象のシーケンスが
起る。書込フラグのゼロは、ＡＮＤゲート６９６ケして
、ＯＲゲート６９４の第２人力へ１の入力を与えさせる
。

ページがＬ２井用キャッシュへ送られるのは、書込フラ
グ及び共用フラグの双方が１に等しい時である。この場
合、ＡＮＤゲート６９８によって、５−Ｌ２ページ・ゲ
ート信号が、リクエスト・プロセッサのＬ２共用キャッ
シュへ与えられる。

これまで説明１−だフラグを利用するキャッシュ構成は
、全てのプロセッサへ共通であり、かつＬ１私用キャッ
シュを交差質問して、変更されたラインに対するカース
ト・アウトを必要とするＬ２キャッシュに優る。しかし
、ページを適切にマークするに当り、アプリケーション
によっては、ソフトウェアがページの使用について十分
な知識を有しｔｃ、い場合があるかも知れない。このよ
うな場合、ソフトウェアはこれらページを書込可能及び
Ｊ４．用可能とマークするように強制される。その納入
、アプリケーションによっては、ページ及びラインの大
きな割合いが共用キャッシュへ移動される場合もある。

更に、共用及び書込みの双方を受：するページについて
、共用反び書込みが共に生じない比較的長い時間も存在
する。そのような時間中、それらのページは私用キャッ
シュにある方がよい。このような場合のために、代替的
実施例を以下に説明する。この実施例は、全てのページ
及びラインをＬ２７ｊびＬｌの私用キャッシュへ移動さ
せ、畳込可能７ｘ〜び共用可能（１，１）とマークされ
たページ／ラインの共用反び書込みをダイナミックに調
整する。

に１７図は多重処理システム４００を示す。このシステ
ムは、Ｌ３の共用されるメイン・メモリ１１０２に含ま
れたオペランド及び命令を有する。

メイン・メモリ４０２は、システム制御エレメント４０
４’９介して複数のプロセッサ群と命令及びオペランド
を交換する。入出力バス４０６は、システム制御用エレ
メント４０４を、直接アクセス記憶装置（Ｄ　Ａ　Ｓ　
Ｄ　）　ＣＩ）ような複数の周辺装置へ接続する。更に
、システム制ζｃ′ｌｉエレメント４０４は、Ｌ２及び
Ｌｌの私用キャッシュ及びＬｌの共用キャッシュを介し
て、プロセッサＡ及びＢＹ含む第１のプロセッサ群へ接
続される。Ｌ２の共用キャッシュはないことに注慧され
たい。システム制御エレメント４０４は、バス４０８を
介して他の同様なプロセッサ群へ接続される。各プロセ
ッサ群は２個ケ超えるプロセラサケ含んでよいが、説明
を簡単にするため、２個のプロセッサの場合な示す。

各プロセッサは、情報交換のため、Ｌ１私用キャッシュ
及びＬ１共用キャッシュと直接に通信する、Ｌ１共用キ
ャッシュは、多重プロセッサ群の各プロセッサによって
共用される。情報ラインはＬｌの各キャッシュに記憶さ
れ、Ｌ２の私用キャッシュは情報ページを含む。プロセ
ッサＡはＬｌでその私用キャッシュ４１０及び共用キャ
ッシュ４１２と通信し、プロセッサＡ及びキャッシュ間
のデータ交換は緋４１４及び４１６を介して行われる。

もしリクエストされた情報ラインがキャツンユ４１０又
は４１２のいずれにおいても存在していなければ、Ｌ２
私用キャッシュ４１８が線４２０を介してＬ１私用キャ
ッシュ４１０かも質問される。それは、リクエストされ
たラインを含む情報ページがそこに存在しているかどう
かを調べるためである。もし情報ページがそこに存在し
て〜・れは、リクエストされた情報ラインは、キャッシ
ュ４１０又は４１２へ転送される。他方、情報ページが
Ｌ２私用キャッシュ４１８に存在して℃・７：、：けれ
は、システム制御１ニレメン）４０４が、Ｌ６のメイン
・メモリからＬ２私用キャッシュ４１８へ情報ページを
転送するよう信号を受ける。書込フラグ及び共用フラグ
がどのようにセットされていても、全てのページがメイ
ン・メモリ４０２からＬ２私用キャッシュ４１８へ移さ
れる。ぺ−ｉンがメイン・メモリからＬ２私用キャッシ
ュへ移された時、関連した書込フラグ及び共用フラグ〃
エタグ・アレイからＬ２私用ディレクトリイヘ移される
。更に、ページからの各ラインがＬ１私用キャッシュへ
転送されると、２個のフラグ・ピットがライン・アドレ
スと共にＬ１私用ディレクト１ノイに記憶される。以下
に説明するように、書込フラグ及び共用フラグが階層コ
ントロールを変更するのは、Ｌｌにおいてである。リク
エストされた情報ラインが、１度し２私用キャッシュ４
１８へ転送されると、それは、書込フラグ及び共用フラ
グの双方が共に１であるとき、Ｌ１共用キャッシュへ転
送される。他の全ての場合、リクエストされた情報ライ
ンはＬ１私用キャッシュ４１０へ転送される。

プロセッサＢは、線４２６及び４２８を介して、Ｌｌに
おけるその私用キャッシュ４２４、及びＬ１共用キャッ
シュ４１２とデータを交換する。もしリクエストされた
情報ラインが共用キャッシュ４１２又は私用キャッシュ
４２４に存在して（・なげれば、リクエストされたライ
ンを含む情報ページが、細４３２’＆介して、プロセッ
サＢのＬ２私用キャッシュ４６０かもリクエストされる
。もしリクエストされた情報ページが私用キャッシュ４
３０に存在していなければ、リクエストされた情報ペー
ジをＬ２私用キャッシュ４５０へ転送するように、Ｌ３
のメイン・メモリ４０２がシステム％ｌ＋％ｉｌニレメ
ン）４０４を介して信号を受ける。私用キャッシュ４３
０中のリクエストされた情報ラインは、プロセッサＡに
ついて説明したように、や°込フラグ及び共用フラグの
セット状態に従ってＬ１共用キャッシュ４１２又はＬ１
私用キャッシュ４２４のいずれかへ転送される。

第１８図は第１７図に示１〜だ多重処理システム４００
の詳細なブロック図である。第１８図はＬ１共用キャッ
シュ及びＬｌ及びＬ２の私用キャッンユに関連したキャ
ッシュ・コン）０−ル兼−Ｆイレクトリイを示す。Ｌ１
私用キャッシュ４１０のためのキャッシュ・コントロー
ル兼ディレクトリイ４３４は、線４３６を介してプロセ
ッサＡへ接続され、組４４０を介してＬ２私用キャッシ
ュ４１８のだめのキャッシュ・コントロール兼ディレク
トリイ４６８へ接続され、線４４２を介してシステム制
御ｌｌｌ！エレメ・ント４０４へ接続される。■はデー
タ・バスを示し、■はアドレス兼１０す御バスを示す。

プロセッサＡは、線４４６を介してＬ１共用キャッシュ
４１２のためのキャッシュ・コントロール兼ディレクト
リイ４４４へ接続され、線４４８を介してＬ２私用キャ
ッシュ４１８のだめのキャッシュ・コントロール兼ティ
レクトリイ４３８へ接続される。

プロセッサＢは、線４５２を介してＬ１私用キャッシュ
４２４のためのキャッシュ・コントロール兼ディレク）
　ＩＪイ４５０へ接続され、線４５４を介１．てＬ１共
用キャッシュ４１２のだめのキャッシュ・コントロール
兼ティレクトリイ４４４へ接続される。

キャッシュ・コントロール兼ディレクトリイ４４４は、
線４５８を介してＬ２私用キャッシュ４３０のだめのキ
ャッシュ・コントロール兼ティレクトリイ４５６へ接続
され、線４６０’＆介してシステム制（＠−レメント４
０４へ接続される。こしｉものキャッシュ・コントロー
ル兼ディレクトリイは、リクエストされた情報ライン又
は情報ページがキャッシュに存在するかどうかを決定し
、又はＴ（＝ｔ　Ｎページがメイン・メモリからフェッ
チされねば７ｉ″ら７ｆいかどうかを決定するだめ、読
出指令又は杏込指令に応答する。

書込フラグ及び共用フラグのセット状態がどのようｔｃ
ものであれ、全てのページはメイン・メモリからＬ２私
用キャッシュへ移される。ページがメイン・メモリから
Ｌ２私用キャッシュへ移される時、関連した書込フラグ
及び共用フラグがタグ・アレイからＬ２私用ディレクト
リイヘ移される。

舅に、ページからの各ラインがＬ１私用キャッシュへ転
送されると、２個のフラグがライン・アドレスと一″−
にＬ１私用ディレクトリイに記憶される。

以ドに説１明するように、書込フラグ及び共用フラグが
階層コントロールを変更するのは、Ｌｌにお（・てであ
る。

１：込フラグがゼロであるラインは、そこに書込兄れる
ことができず、交差質問は必要でない。共］１１フラグ
は読出専用ラインについてＬｌで影響をイ＋Ｌ’−ｃ’
・（書込フラグはゼロに等しい）。書込可能とマークさ
れたラインについては＜Ｖ込フラグは１に等しい）、共
用フラグは、実動的に次のようにしてＬｌで動作を変更
する。書込可能とマークされているが共用可能とマーク
されていない（１，０）ラインについて、記憶がリクエ
ストされると、記憶はＬ１私用キャッシュに対して起り
、交差質問は必要とされない。何故ならば、ラインの１
つのコピーのみがＬｌ及びＬ２に存在することができる
からである。もしラインが（ｉ、ｉ　）とマークされて
いれば、記憶が起る前に、ラインがＬ１共用キャッシュ
へ移され、Ｌ１私用キャッシュの交差質問が達５１７．
される。もしラインが他のプロセッサのキャッシュにあ
れば、それは無効にされる。

もしく　１．１　）のラインがＬ１共用キャッシュにあ
れば、２つのプロセッサがそこからフェッチしかつそこ
へ記憶することかできる。従って、もしページがＬ２の
１つの私用キャッシュ中にメジ、他のプロセッサがその
ページのラインからミスを有すれば、他の７”ロセツサ
が記憶しなかったのはそのうインについてであるに違い
ない。従って、Ｌ２に珂すみライン・ミスは、イ＋１７
のプロセッサによって変更されなかったラインのためで
ある。

かくて、（１，１）ページのコピーはそれぞれのＬ２私
用キャッシュ中に存在することができ、そのぺ−ｆンの
変更されないラインのコピーはそれぞれのＬ１キャッシ
ュ中に存在することができる。

ノロセッサがラインを変更するや否や、それば先−４−
ラインを共用キャッシュへ移し、もしそのラインが他の
プロセッサの私用キャッシュ中に存在していれは、それ
を無効にする。それによって、このラインを後に使用す
る場合、私用キャッシュが１°）ではｔ′、「＜共用キ
ャッシュからそのライン欠取ることが可能となる。大切
なことは、実際の紀憧が＋ｉｉるまでは、ラインは共用
の読出専用として処理さＪしることである。

変更された（１．０）ライン（省：込可能、共用不１ｍ
Ｊ能）は、Ｌ１０１個の私用キャッシュ中にのみｔ−仕
し、最終的に１ｒｉＬ　１７；ム用キャッシュからＬ２
払月４キャッシュへ移される。変更された（１．１）ラ
インは、Ｌｉ−４１−用キャッシュ中にのみ存在し、ペ
ージがＬ２キャッシュ中にあるがどうかに従って、１つ
又１ｄ２つのＬ２キャッシュへ移される。

第１９図はプロセッサ・メモリ「フェッチ・リクエスト
１に対する論理フローチャートである。

プロセッサは線４６２を介して論理ブロック４６４及び
４６６へ「フェッチ・リクエスト」を出す。

それは、リクエストされた情報ラインが、Ｌ１私用キャ
ッシュ中に存在するのが、Ｌ１共用キャッシュ中に存在
するのかを決定するためである。論Ｗブｏツク４６４で
、「Ｌ１私用キャッシュｆフィン・ヒツトが生じるが−
１の質問がなされる。もし答がイエスであれは、論理ブ
ロック４６８で示されるように、リクエストしたプロセ
ッサのＬ１私月４キャッシュから、ラインがフェッチさ
れる。

そのラインはリクエストしたノロセッサへ転送され、線
４７０で示されるようにメモリ・フェッチの終りが起る
。他方、４６４で示されるように、Ｌ１私用キャッシュ
でライン・ヒツトが起らなければ、ン”ロセスはＮＭ　
Ｂ！ブロック４７２へ進ミ、論理ブロック４６６におけ
る論理プロセスの結果を待機する。論理ブロック４６６
では、［Ｌ１共用キャッシュ中にライン・ヒツトが生じ
るか−１の質問がなされる。もし答がイエスであれば、
論理ブロック４７４で示されるように、ラインがＬ１共
川キャッシュからフェッチされ、そのラインはＬ１共片
キャッシュからリクエストしたプロセッサへ転送され、
線４７０で示されるように、メモリ・フェッチの終りが
起る。他方、もし答がノーで、ｂれば、論理プロセスは
論理ブロック４６６かも論理ブロック４７２へ進む。

もし物理ブロック４６４及び４６６でなされたえ哨坤仙
間に対する答が井にノーであれば、これはリクエストさ
れたラインがＬｌに存在しないことを示す。その場合、
論理プロセスは論理ブロック４７２かも論理ブロック４
７６へ進むが、それはリクエストされたラインを含む情
報ページがＬ２にＷｊｌ　Ｍ、されているかどうかを決
定するためである。

１−４埋ブロック４７６で、［Ｌ２私用キャッシュでラ
イン・ヒツトが生じるか」の質問がなされる。

もし答がイエスであれば、＆“う理プロセスは論理ブロ
ック４７８へ進む。論理ブロック４７８は、Ｌ２私用キ
ャッシュからＬ１私用キャッシュへ、リクエストされた
情報ラインを移すことを示す。次いで、論理プロセスは
論理ブロック４６８へ進み、前述したように進行する。

もし答がノーであれば、メイン・メモリ及びシステム制
御エレメント中のタグ・アレイにアクセスするため、論
理プロセスは論理ブロック４８０へ進む。次に論理プロ
セスは論理ブロック４８２へ進み、そこで［共用フラグ
は１に等しいか」の質問がなされる。もし答がイエスで
あれば、論理プロセスは論理ブロック４８４へ進み、も
し答がノーであれば、論理プロセスは論理ブロック４８
６へ進む。

もし論理ブロック４８２でなされた質問に対する答がイ
エスであれば、メイン・メモリからＬ２私用キャッシュ
へページが移され、ＣＰＵビットがオンにされる。次に
論理プロセスは論理ブロック４７８へ進み、前述したよ
うに進行する。もし論理ブロック４８２における答がノ
ーであれば、論理プロセスは論理ブロック４８６へ進み
、そこでｒｃＰＵビットが１に等しいか」の質問、がな
される。もし答がイエスであれば、プログラム・チェッ
ク信号を発生するため、論理プロセスは論理ブロック４
８８へ進む。もし答がノーであれば、論理フ”ロセスは
論理ブロック４８４へ進み、前述したように進行する。

ｇ２ｏ、１図及び第２０．２図はプロセッサ・メモリ「
記憶リクエスト」の論理フローチャートを示す。線４９
０で示されるように、所与のプロセッサ・メモリ「記憶
リクエスト」に応答して、目標ラインがＬ１私用キャッ
シュ又はＬ１共用キャッシュに存在しているかどうかを
決定するため、論理プロセスは論理ブロック４９２及び
４９４へ進む。論理ブロック４９２で、　［目標ライン
がＬ１共用キャッシュに存在するか」の質問がなされる
。

もし答がイエスであれば、論理プロセスは論理ブロック
４９６へ進み、もし答がノーであれば、論理ブロック４
９４の論理判断を待機するため、論理プロセスは論理ブ
ロック４９８へ進む。

もしＬ１共用キャッシュでディレクトリイの比較一致が
生じ乙と（即ち、論理ブロック４９２でなされた旬間へ
の答がイエスでカ）れば）、論理ブロック４９６で示さ
ｇるように、Ｌ１共用キャッシュ中で記憶が起り、プロ
セスは記憶の終りを示す１ｓｏｏへ進む。書込可能及び
共用可能（１，１）であるラインのみがＬ１共用キャッ
シュ中に存在するので、書込フラグ及び共用フラグのテ
ストは会戦でない。従って、共用キャッシュのデイレク
トリイは書込フラグ又は共用フラグを含まない。

更に、共用キャッシュ中の全てのラインが変更されるの
で、変更フラグは必散でない。

メモリ「記憶リクエスト」に応答して、論理ブロック４
９４で、［目標ラインはＬ１私用キャッシュ中に存在す
るか」の質問がなされる。もし答がイエスであれば、論
理プロセスは論理ブロック５０２へ進み、もし答がノー
であれば、論理フーロ　　　　　゛セスは論理ブロック
４９８へ進む。もしＬ１私用キャッシュでディレクトリ
イの比較一致が生じれば、φ込（ＷＲ）フラグ及び共用
（ＳＨ）フラグがテストされねばならない。もし書込フ
ラグが１に慎しく、共用フラグがゼロに等しければ、記
憶！４Ｌ１私用キャッシュで起る。そこで「書込フラグ
は１に等しく共用フラグはゼロに等しいか」の質問が論
理ブロック５０２でなされる。もし答がイエスであれば
、論理プロセスは論理ブロック５０４へ進み、もし答が
ノーであれば、論理プロセスは論理ブロック５０６へ進
む。もし答がイエスであれば、論理ブロック５０４で示
されるように目・くラインｉＬ１私用キャッシュ中に記
憶され、綱埋プロセスは線５００で示されるように記憶
の終りへ進む。伯方、論理ブロック５０２における答が
ノーであれば、論理ブロック５０６で、［書込フラグは
ゼロに等しいか、１の質問がなされる。

もし答がイエスであれば、論理プロセスは論理ブロック
５０８へ進み、もし答がノーであれば、論理プロセスは
論理ブロック５１０へ進む。もし１゛込フラグがゼロに
等しげれば、記憶は起らず、論理・ブロック５０８で示
されるように、プログラム・チェック侶°号がプロセッ
サへ与えられ、線５１２で示されるように、記憶リクエ
ストの終りが起る。−Ｆ記憶つの条件のいずれも存在し
なければ、書込フラグ及び共用フラグは共に１でなけれ
ばならない。従って、論理ブロック５１０で示されるよ
うに、目標ラインはＬ１私用キャッシュからＬｌ−１ｔ
用キヤツシユへ転送され、その後論理プロセスは論理ブ
ロック５１４へ進む。論理ブロック５１４はラインがリ
モートのＬ１私用キャッシュの中で無効にされることを
示す。次に論理プロセスは、記憶がＬ１共用キャッシュ
中で起ることを示す論理ブロック４９６へ進む。リモー
トのＬ１私用キャッシュは交差質問され（ＸＩ）、もし
ラインがリモートのＬ１私用キャッシュ中にあれば無効
にされる。

ブロック４９２文び４９４でなされた論理質問への答が
共にノーである場合、目標ラインはＬ１１共用キヤツシ
ユびＬ１私用キャッシュ中に存在せず、論理プロセスは
論理ブロック４９８次いで論理ブロック５１６へ進む。

論理ブロック５１６でハ、「１柳ラインはＬ２私用キャ
ッシュに存在する力・−１の質問がたされる。もし答が
イエスであれば、と埋プロセスは論理ブロック５１８へ
進み、答かノーであれば、論理プロセスは論理ブロック
５２０へ進む。論理ブロック５１６でなされた質問の応
答がイエスであれば、それはＬ２私用ディレクトリイの
比較一致を示し、次に書込フラグ反びづ１−用フラグが
検貸されねばならない。それは、ラインかＬ１私用キャ
ッシュ又はＬ１共用キャッシュへ移動されるべきか否か
を決定するためである。論理ブロック５１８でハ、「書
込フラグが１に等しく　共用フラグがゼロに等しいか」
の質問がたされる。もし答がイエスであれは、論理プロ
ー１−、スは論理ブロック５；２２へ進み、答がノーで
あれは、論理プロセスは論理ブロック５２４へ進む。

もし険坤フロック５１Ｂにおける質問への答がイエスで
あ→ｔば、論理ブロック５２２でｒＣＰＵビットは１に
等しいか」の質問がなさ□れるっもし答がイエスであれ
ば、詫埋フ゛ロセスはｈ３ｉＪｊ−ブロック５０８へ進
み、プログラム・チェック信号が発生され、記憶リクエ
ストの終りが練５１２で示される。もし答がノーであれ
ば、論理ブロック５２６で示されるように、論理フ”ロ
セスは、リクエストされた情報ページをメイン・メモリ
からＬ２私用キャッシュへ移すように進行し、ＣＰＵビ
ットがオンにされる。次に、論理ブロック５２８で示さ
勲、るよ５に、目標ラインがＬ２私用キャッシュからＬ
１私用キャッシュへ移され、論理ブロック５０４で示さ
れるように、記憶がＬ１私用キャッシュで起り、次いで
１５０Ｄで示されるように、記憶の終りが起る。

％ｉＷブロック５２４で示されるように、もし書込フラ
グがゼロに等しけれは、論理プロセスは論理ブロック５
０８へ進んでプログラム・チェック信号を発生し、線５
１２で示されるように記憶リクエストの終りが生じる。

もし答がノーであわば、Ｌ２私用キャッシュからＬ　ｌ
　共用キャッシュへ目標ラインを移すため、論理プロセ
スは論理ブロック５６０へ進む。次いで、論理ブロック
４９６で示されるように記憶がＬ１共用キャッシュで起
り、？４５００で示されるように、記憶の終りが起る。

真理ブロック５１６でなされた質問へのノーによって示
されるように、もし目標ラインがＬ２私用キャッシュ中
に存在しなければ、論理プロセスは論理ブロック５２０
へ進む。論理ブロック５２０はメイン・メモリ及びタグ
・アレイのアクセスを示す。次いで論理プロセスはそこ
から論理ブロック５１８へ進み、そして前述したように
進行する。

ｐ！：２１図はＬ１私用キャッシュのだめのメモリ・リ
クエスト論理を示す。もし線４９８上にＰ−Ｌ１ヒツト
信号が存在し、かつＡＮＤゲート５０２の入力へ行く線
５００１にプロセッサからのフェッチ・リクエスト信号
が存在すれば、ＯＲゲート５０４がアクチブとなり、　
「Ｐ−Ｌｌからのフェッチ」信号をＬ１私用キャッシュ
へ与える。線５０８１のフェッチ・リクエスト信号と、
線５１０１−の「Ｐ−Ｌ　、２からＰ−Ｌｌへの転送完
了」信ｊ；−とが一τブした時、ＡＮＤゲート５０６は
アクチブとなる。、糺５１０上の転送完了信号は、［Ｐ
−Ｌ１７５・ものフェッチ−１信号ケ再びＬ１私用キャ
ッシュへ篠えるたｙ）、ＯＲゲート５０４を能動化する
。

線５１２上の記憶リクエスト信号、反び＠５１４上のＰ
−Ｉ、１ヒツト信号に応答して、ＡＮＤゲート５１６は
アクチブとにＣす、Ａ　Ｎ　Ｄゲート５２４．５２６．
５２８のシ、１人力５１８．５２０゜５２２が条件ずけ
ら旭、る。それは、１札ｊラインに関連した（込フラグ
及び共用フラグの状態をテストするためである。もしＡ
ＮＤゲート５２４の残りの２つの入力上で、書込フラグ
＝１及び共用フラグ−〇であれ）ｆ、その出力はアクチ
ブとなり、ＯＲゲート５３０ｉ１Ｔｔ、、出力＃５６２
を介して、Ｐ−ＬＩ記１ν信号をＬ１私用キャッシュへ
与える。

もし書込フラグ＝０であれば、ＡＮＤゲート５２６がア
クチブと７．（す、プログラム・チェック信号がＣＰＵ
への出力線５６４へ与、えもれる。もしＡＮＤゲート５
２８の残りの２つの入力へ印加される書込フラグ＝１ル
ーび共用フラグ−１信号がアクチブであれば、ＡＮＤゲ
ート５２８Ｆｉ、、七の出方路５３６上に、Ｌ１私用キ
ャッシュ及びＬ１共用キャノ／ユヘ与えられるｒｐ−Ｌ
ｌからＳ　−Ｌ　’１へのライン転送１信号を発生し、
かっ線５３８上に、ンステム制御エレメントへ与えられ
るリモートＰ−Ｌ１無効信号を発生する。Ａ　Ｎ−Ｄゲ
ート５４０け、捜５１０上のｒＰ−Ｌ２からＰ−Ｌｌへ
の転送完了」信号と、糾５１２上の記憶リクエスト信ち
゛とに応答してアクチブとなり、ＯＲゲート５３０をし
て、線５３２−）に、Ｐ−Ｌ１１記憶信を発生させる。

この信号は、目標ラインをＬ２私用キャッシュからＬ１
私用キャッシュへ転送させる。

各キャッシュはライン・カウンタを有する。ライン・カ
ウンタは、ライン転送の始めにゼロヘリセットされ、成
る数のワードがキャッシュへ（又はキャッシュから）転
送された時、ライン転送完了１信を発生する。

ｉ：＞　２２図はＬ１共用キャッシュのためのメモリ・
リクエスト論理のブロック図である。ＡＮＤゲート５４
２は、線５４４１の５−Ｌ１ヒツト信号と、吻５４６上
のフェッチ・リクエスト信号とに応答し７てアクチブと
なる。線５４６上の信号は、森５５０を介してＬ１共用
キャッシュへｒＳ−Ｌｌかものフェッチ、１信号を与え
るため、ＯＲゲート５４８な能動化する。ＡＮＤゲート
５５２は、線５４６上のフェッチ・リクエスト信号と、
線５５４上のｒＰ＝Ｌ２からＳ−Ｌ　１への転送完了、
１信号とに応答してアクチブとなる。線５５４上の信号
はＡＮＤゲート５５２の第２人力へ印加される。ＡＮＤ
ゲート５５２の能動化はＯＲゲート５４８を能動化して
、７ｗ　ｂ　５０？介ｊ７てＬ１共用キャッシュへ与え
られるｒｓ−Ｌｌからのフェッチ」信号を発生する。

ＡＮＤゲー）　５５６ｊは、その紀１人カへ印加される
線５５８−ヒのｒＰ−Ｌｌから５−Ｌｌへの転送完了１
信号と、泥２２人力印加される線５６０上のリモー　）
Ｐ−Ｌ１無効完了信号と、第６人力へ印加される線５６
２上の記ｆＮ　’Ｊクエスト信号に応答してアクチブと
なる。ＡＮＤゲート５５６のアクチブ状態は、ＯＲグー
）’５６４Ｖ能動化して、Ｌ１共用キトツシュヘ与えら
れるＳ−Ｌ、１記憶信′ｊ：゛を茫づ５６６上に発生す
る。ＡＮＤゲート５６８は、その２−づ入力へ印加され
る線５６２上の記憶リフニス）　信４”７と、負・：２
人力へ印加される線５７０十、のＳ−Ｉ、１ヒツト信号
とに応答してアクチブと１〔る。ＡＮＤゲート５６８の
能動化はＯＲゲート５６４を能動化し、その出力線５６
６ケ介してＬ１共川キャッシュへ与えられる５−Ｌ１記
憶信はケ発生する。

ＯＲケート５７２及び５７４、及びＡＮＤゲート５７６
はＬ１共用キャッシュのだめの転送論理な構灰、する。

Ｌ　１井用キヤツシユにある全てのラインがりｉ更され
るので、新しいラインがＬ１共用キャッシュへ転送され
る時、置俟されたラインはＬ１共川キャッシュから読出
され、１つ又はそれ以上のＬ２私用キャッシュへ移され
ねばならない。

古いラインＷ＜−Ｌｌ、Ｌ″二用キャッシュへ読出し、
次いで；、’ｌ　ｉｔｆ　Ｌ　２キヤツシユへ転送する
動作は、ライン・７）−スト・アウト動作と呼ばれる。

カースト・アウトされるべきラインは、共用キャッシュ
のＬ　ａ　Ｕ　ｔｒ＜換病理によって決定される。

もしラインがＬ　１　、Ｌｔ：＃４キャッシュへ転送さ
れるべき時、入力１Ｋ５７８又は５８０の１つがアクチ
ブとなり、憧換されるべきラインが共用キャッシュから
出力ライン・バッファへ読出されるべきであることを知
らせる。線５７８上の信号は、［Ｐ−Ｌｌから５−Ｌｌ
へのライン転送完了１信号であり、線５８０上の信号は
、ＩＰ−Ｌ２から５−Ｌｌへのライン転送完了」信号で
ある。これら線のいずれかがアクチブであれば、それに
応答してＯＲゲート５７２にアクチブとなり、ＡＮＤゲ
ート５７６へのン冨１人力をアクチブにする。ＯＲグー
）５７４．ｉは、線ｌ３８２上のｒＰ−Ｌｌから５−Ｌ
ｌへのライン転送−１信号がアクチブであるか、線５８
４上のｒＰ−Ｌ２から５−Ｌｌへのライン転送ｌ信刊が
アクチブであることに応答してアクチブとなり、ＯＲグ
ー）　５７４’＆して、その出力組５８６−１ニーにｒ
Ｓ−Ｌｌから５−Ｌｌ出カライン・バッファへのライン
読出」信号を発生せしめる。

この信号？′ｉＬ１共用キャッシュへ与えられる。この
信号はＡＮＤゲート５７６の’＋’ｙ　２人力へも与え
られる。Ａ　Ｎ　Ｄゲート５７６は、ＯＲゲート５７２
からうるアクチブな出力信号を受取った時、その出力−
５８８上に、ＩＰ　−Ｌ　２へのカースト・アウト１信
号〉・発生する。この信号は、Ｌ２私用キマッシュへ与
えられる。

こ机までト明した動作シーケンスを択び繰返して泌１頃
ｊ了ると、目標ラインはＬ２キャッシュからその出力ラ
イン・バッファへ読出され、同時にＬ１炭゛用鎗−キッ
シュ中で置換されるべきラインがそこから読出されてそ
の出力ライン・バッファへ入れられる。次いで、１槓ラ
インはＬ１共用キャッシュの入力ライン・バッファへ転
送される。この人力ライン・バッファが一杯である時、
それは「Ｐ−Ｌ２から５−Ｌｌへのライン転送完了」信
号を発生する。この時点で、Ｌ１共用キャッシュに、全
てのＬ２私用キャッシュへカースト・アウト信！−；　
’％’送る。このラインがＬ２私用キャッシュへ転送さ
れている１−１、プロセッサはＬ１共用キャッシュにア
クセスすることができる。

第３．１図及びＤ＜３．２図はＬ２私用キャッシュのた
めのメモリ・リクエスト諭坤を示す。フェッチリクエス
トの場合、ノ；込フラグ又は共用フラグをＬ２でテスト
する盛装はない。記憶リクエストの場合、これら２つの
フラグは次のような重要な役割を演する。ＡＮＤゲート
５９０は、その第１人力への線５９］ＬにあるＰ−Ｌ１
ミス信号と、第２人力への線５９４−１・にある５−Ｌ
１ミス信号とに応答してアクチブとなり、ＡＮＤゲート
５９６と５９８の第１人力を条件ずける。ＡＮＤゲート
５９８への第２人力は＃６００上のフェッチ・リクエス
ト信号である。この信号はＡＮＤゲート５９８をアクチ
ブにして、線６０２１ＣＰ−Ｌ２キャッシュへのフェッ
チ信号を発生させる。この信号はＬ２私用キャッシュへ
与えられるとともに、線６０４を介してＡＮＤゲート６
０６及び６０８の第１人力へ与えられ、これらのゲート
を条件ずける。線６１　Ｄ−Ｆ−のＰ（−Ｌ２ヒツト信
号がＡＮＤゲート６０６の第２人力へ与えられ、このゲ
ートをアクチブにして、ＯＲゲート６１０’の第１人力
ヘアクチブな入力信号を与える。・ＯＲグー）　６１　
Ｄ’の出力線６１２上には、　ｒＰ−Ｌ２からＰ−Ｌｌ
・＼のライン転送１信号が与えられ、その信号＋ｄＬ２
及びＬｌの私用キャッシュへ送られる。線６１４１のＰ
−Ｌ２ミス信号は、ＡＮＤゲート６０８のλ゛、２，２
人カられ、このゲートを能動化する。

それによってＯＲゲート６１６が能動化されて、その出
力線６１トドに［メモリへのフェッチ１信弓が与えられ
、それかシステム制御エレメントへ送られる。更に、Ａ
ＮＤゲート６０８からのアクチブな出力信号は、ＡＮＤ
ゲート６２０の郵１人力へ与えられる。ＡＮＤゲート６
２０の第２人力へ（／：「、線６２２上の「メモリから
Ｐ−Ｌｌへのべ一ミ２転送児了」信号が印加されて、こ
のゲートをアクチブにし、アクチブ信号がＯＲゲート６
１０′の第２人力へ与えられて、前述したように線６１
２１にライン転送信号を発生する。

聰６２４−ヒの記憶リクエスト信号は、ＡＮＤゲート５
９６の第２人力へ与えられて、このゲートをアクチブに
する。その出力４！メロ２６上には、「Ｐ−Ｌ２への記
憶」信号が発生され、この信号はＬ２私用キャッシュへ
送られるとともに、＋％！６２Ｂを介して、ＡＮＤゲー
）　６５０反ヒ６３２（ｆ）７ｔ：１人力へ与えられる
。ＡＮＤゲート５９６の出力信号は、Ｌ１私用キャッシ
ュ又はＬ　１共用キヤツシユのいずれにも存在しないラ
インに対する記１ｉ′１リクエストを慧味する。もし目
標ラインがＬ２私用キャッシュにあれば、線６３４−ｈ
−のＰ−Ｌ２ヒツト信号がアクチブとなり、これはＡＮ
Ｄゲート６６０及びＯＲゲート６６６をアクチブにする
。

ＯＲゲート６６６の出力はＡＮＤゲート６３８．６４０
．６４２のダ・、１人力へ印加されて、これらのゲート
を条件ずける。ゲート６３８．６４０．６４２は書込フ
ラグ及び共用フラグの状態をテストするために使月１さ
れる。

もしＡＮＤゲート６３８の残りの２つの入力で徊・込フ
ラグ＝　１−Ｌ（び共用フラグ−〇であれは、このゲー
トはアクチブとなり、その出力線６４４上にアクチブ信
号を発生する。この信号はＯＲゲート６１０’の舶：３
人力へ与えられ、前述したように出力線６１２上にライ
ン転送信号が発生される。

シ１しＡＮＤゲート６４０の第２人力で書込フラグ＝　
０７Ｊあれば、このゲートはアクチブとなり、出力線６
４６を介して、プログラム・チェック信号が１０セツサ
へ辱えもれる。もしＡＮＤゲート６−１２の残りの２つ
の入力で書込フラグ＝１及び共ノ：フラグ−１であれば
、このゲートはアクチブとＩＣす、その出力線６４８上
にｒＰ−Ｌ２及び５−Ｌｌからのライン転送１信号が発
生される。この何升！ｒｉＬ２私用キャッシュ及びＬ１
共用キャッシュへ送られる。

もし７目標ラインがＬ２私用キャッシュ中に存在しなけ
れば、線６５０１０Ｐ−Ｌ２ミス信号がＡＮＤケ〜トロ
６２の第２人力へ印加され、このゲートヲアクチブにす
る。出力線６５２−ヒのアクチブ信号１ｄＯＲゲート６
１６の第２人力へ与えられ、その出力線６１８上にメモ
リへのフェッチ信号を発４．三する。ＡＮＤゲート６６
２からのアクチブ信号は、Ａ　Ｎ　Ｄゲート６５４の鉛
１人力へも与えられる。ＡＮＤゲート６５４は、その第
２人力へ接Ｆｒ’ｉされる線６５６上に［メモリからＰ
−Ｌ２へのページ転送完了１信号を有する。ゲート６５
４からのアクチブ信号はＯＲゲート６３６の第２人力へ
印加され、このゲートをアクチブにする。ゲート６６６
からのアクチブ信号は、前述したように、ＡＮＤゲート
６３８．６４０．６４２の入力で書込フラグ及び共用フ
ラグの状態ケチストするだめ忙使用される。

これまでの説明から、Ｌ２私用キャッシュに対するフェ
ッチ・リクエストは、常にラインがＬ１私用キャッシュ
へ転送される結果となることがわかる。しかし、Ｌ２私
用キャッシュへの記憶リクエストの場合、常に書込フラ
グ及び共用フラグをテストして、記憶が許されるかどう
かを決定するとともに、ラインがＬ１私用キャッシュ又
はＬ１共用キャッシュへ転送されるべきか否かを決定し
なければならない。

要約するに、本明細￥二、において、メイン・メモ１１ りかもの目標６−ジが・第１及び第２バリ°Ｖ　　　　
　　）ベルの私用キャッシュ又は共用キャッシュのどこ
に再配置されるかを、書込フラグ及び共用フラグの状寒
か決定する６レベル・メモリ階層を含む多重りｒＬ埋フ
システム開示された。

産業Ｆの応用性 本発明の目的は、改善された多１！、処理システムを提
供することである。

本発明の他の目的に、改善された多電処理、多重レベル
のメモリ階層を提供することである。

本発明の他の目的は、メモリ階層中に記憶された稍゛￥
゛・ページごとに書込フラグ及び共用フラグを、１．す
る、改善された多重処理３レベル・メモリ階層を提供す
ることである。−Ｆ記のフラグは、レベル３のｊ４：、
帥メイン・メモリからレベル１反び２の私用キャッシュ
反び共用キャッシュへ、関連する’ｂＩ」’報ペー・ン
がどのよ５に使用されるべきかを知らせるために利用さ
れる。

【図面の簡単な説明】

第１図は６レベル・メモリ階層を含む多重処理７ステム
のブロック図、第２図は６レベル・メモリ１刊−を含む
各軍処理システムのバス構成を示すブロック図、４３６
図は第６．１図と＠３．２図との配置関係を示す図、外
、６．１図及び２「・、３．２図は第１７図に示される
多１ケ）・、環システムのＬ２私用キャッシュに対する
メモリ・リクエスト論理ヲ示すブロック図、第４図は第
４．１図と第４．２図との配置関係を示す図、第４．１
図反び第４．２図は本発明に従う多重処理システムにお
けるプロセッサ・メモリ・フェッチ・リクエストの流れ
図、第５図は第５゜１図と杭５．２図の配置関係を示す
図、ａ丁５．１図及びｉ＜５．２図は本発明に従う多重
処理システムにおけるプロセッサ・メそり記憶リクエス
トの流れ区１．４１６図は躯６．１図と第６．２図の配
置関係を示す図、ｇ、ス６．１図及び第６．２図は単一
プロセッサのだめのキャッシュ・アクセス論理を示すブ
ロック図、第７図は本発明に従う多重処理システムにお
けるアドレシング構造を示す図、第８図は本発明に従う
多重処理システムにおけるレベル１私用キヤツシユ・デ
ィレクトリイ及び置換論理を示すブロック図、第９図は
本発明に従５多沖°与′ｌ埋システムにおける【′ベル
１私用ディレクトリイ・レジスタな示−ｒブロック図、
第１０図は本発明に従う多重処理／ステムトＣおけ７）
レベル１井用デイレクトリイ・レジスタを示すブロック
図、第１１図は本発明に従う多、！！−処枦システムに
おけるレベル２私用キヤツシユ・ティレクトリイ及び置
換論理を示すブロック図、心−１２図は本発明に従う多
重処理システムにおけるレベル２私用デイレクトリイ・
レジスタを示すブロックνｌ、第１３図は本発明に従う
多重り（裡システムにおけるレベル２共用デイレクトリ
イ・レジスタを示すブロック図、第１４図は本うｊ：明
ニ従５　多Ｍ々ｌ［埋システムのシステム制徊１エレメ
ントの中にあるタグ・アレイのブロック図、第１５図的
ｒ本発明に従う多重処理システムにおけるタグ・アレイ
書込論理を示すブロック図、第１６図は本発明に従う多
重処理システムにおける書込フラグ／？−び共用フラグ
制御論理を示すブロック図、・ｌ’：１７図は６レベル
・メモリ階層を含む多重処理システムの代替実施例を示
すブロック図、第１８図１”：Ｊ、第１７図に示された
多重処理システムのシステム・バス構成を示すブロック
図、第１９図は第メモリ・フェッチ・ｌ）′クエストの
流れ図、第２０図は第２０．１図とダ＜２０．２図の配
ｆｆ、関係を示す図、＠２０．１図及び第２０．２図は
第１７図に示された多凍処理システムにおける記憶リク
エストの流れ図、第２１図は第１７図に示される多重処
理システムにおいてＬ１私用キャッシュに対するメモリ
・リクエスト論理を示すブロック図、第２２図はｉ’１
７図に示される多重処理システムにおいてＬ１共用キャ
ッシュに対するメモリ・リクエスト論理ヲ示すブロック
図である。 ２・・・・多重処把システム、４・・・・メイン・メモ
リ、６・・・・システム１ｌＪ９川エレメント、１２．
２７・・・・Ｌ１私用キャッシュ、１４・・・・Ｌ１共
用キャッシュ、２０，３０・・・・Ｌ２私用キャッシュ
、２２・・・・Ｌ２共用キャッシュ。 ｌ。 出ＩＬＭ人　　インターすβナル・６２ネス・マシーン
ズ・コ−ｊルージョン代理人　弁理士　　頓　　　宮　
　　孝　　　−（外１名） ｏ　　　　　６６−−Ｊ

Claims (1)

【特許請求の範囲】
1. 第１及び第２のプロセッサ文びｎレベルのメモリ階層を
   含み（ｎは２より大きい整数）、上記メモリ１階層は第
   ｎ番目のレベルにメイン・メモリを含み、その他のレベ
   ルの各々に上記第１及び第２のプロセッサによりそれぞ
   れ専用される第１及びａＩ２の私用キャッシュを含むと
   ともに、上記その％ｔＩ）レベルの少な（とも１つのレ
   ベルに上記第１及び第２のプロセッサによって共用され
   る共用キャッシュを含み、上記メイン・メモリには情報
   の書込可能性及び共用可能性をそれぞれ示す書込フラグ
   及び共用フラグが記憶されているマルチプロセッサ・シ
   ステムの動作方式であって、上記書込フラグ及び共用フ
   ラグが所定の状態にある時、それらのフラグに関連した
   情報を上記メイン・メモリから上記共用キャッシュへ記
   憶する段階と、上記畳込フラグ及び共用フラグが上記所
   定の状態にない時、それらのフラグに関連した情報ケ上
   記メイン・メモリから第（ｎ−１）番目のレベルにある
   上記第１又は第２の私用キャッシュへ記憶する段階とを
   含むマルチプロセッサ・システムの動作方式。