JPH09506729A

JPH09506729A - 浮動小数点データと整数データを記憶するためのローカルキャッシュとグローバルキャッシュを含むメモリシステム

Info

Publication number: JPH09506729A
Application number: JP7516928A
Authority: JP
Inventors: ブレンナン、ジョン; スー、ピーター・ヤン−テック; ハフマン、ウィリアム・エイ; ロッドマン、ポール; スカンロン、ヨセフ・ティー; タン、マン・キット; チャバグリア、スティーブ・ジェイ
Original assignee: Silicon Graphics Inc
Current assignee: Graphics Properties Holdings Inc
Priority date: 1993-12-15
Filing date: 1994-12-12
Publication date: 1997-06-30
Also published as: WO1995016961A1; US5510934A; EP0734553A1; DE69432314D1; EP0734553B1; DE69432314T2; EP0734553A4

Abstract

(57)【要約】単一のチップの整数装置（１０）と、例えば浮動小数点装置（２０）などのアレイプロセッサと、主メモリ（２７）と、スプリットレベルキャッシュとを含むデータプロセッサのためのメモリシステム。スプリットレベルキャッシュは、整数データとアドレスデータのロード及び記憶のための整数装置（１０）によって使用されるための短い待ち時間を有するオンチップの高速データキャッシュ（１２）と、例えばアレイプロセッサによって使用される浮動小数点や、データキャッシュを再充填するための整数データ及びアドレスデータのようなデータのアレイを記憶するためのオフチップのパイプライン化されたグローバルキャッシュ（１４）とを含む。上記データキャッシュ（１２）とグローバルキャッシュ（１４）との間のコヒーレンスは、整数の記憶中においてグローバルキャッシュに書き込むことによって保持される。データキャッシュのワードは、アレイプロセッサの記憶中においてデータがグローバルキャッシュに対して書き込まれるときに無効にされる。

Description

【発明の詳細な説明】スプリットレベルキャッシュ発明の背景１．発明の分野本発明は、一般的に高速データ処理装置によって利用されるメモリシステムに関し、また特に、高速データキャッシュを含むメモリのハイアラーキに関する。２．関連技術の説明マイクロプロセッサのアーキテクチャに基づいて何十億もの浮動小数点方式の演算（ギガフロップス：ＧＦＬＯＰＳ）を行うスーパーコンピュータが市場に導入されつつある。一般にスーパーコンピュータは、脅威的なその浮動小数点方式の計算速度を特徴としているが、メモリサイズと帯域幅はまた、他のコンピュータからスーパーコンピュータを区別している。各浮動小数点演算（フロップ：ＦＬＯＰ）は、１回から３回までのメモリアクセスを実行することを要求する。従って、数百メガフロップのマイクロプロセッサは、１秒当たり数ギガバイトの帯域幅を伝送することができるメモリのハイアラーキを必要とする。十分に広い帯域幅を提供するパイプライン化されたメモリを使用することができるが、これらのメモリに関連する待ち時間は、例えば、浮動小数点プログラムの計数回路（スケーラ）部分とともに、オペレーティングシステムやコンパイラのような、整数プログラムの実行速度に対して直接に影響を与えることが知られている。これらのプログラムは、例えば、小型のオンチップキャッシュのような短い待ち時間のメモリデバイスから整数データやアドレスデータに直接にアクセスすることが好ましい。従って、整数演算と浮動小数点演算という相反する要求は、マイクロプロセッサを基盤とするスーパーコンピュータの設計に際して大きな課題を提供している。図面の簡単な説明図１は、本発明のブロック図である。図２は、図１に開示されたシステムのより詳細な図である。図３は、オフチップのグローバルキャッシュのパイプライン化されたアーキテクチャのハイレベル図である。図４は、図３において図示されたパイプラインのより詳細な図である。図５は、物理アドレスのフォーマットを図示する図である。図６は、カスタムタグＲＡＭの詳細な図である。図７は、オンチップのデータキャッシュの論理図である。図８は、記憶データパスのブロック図である。発明の概要本発明は、整数データとアドレスデータとを記憶するための小型で短い待ち時間を有するデータキャッシュと、浮動小数点データ又はアレイプロセッサによって要求されるデータを記憶するための大型でより長い待ち時間を有するグローバルキャッシュを含むスプリットレベルキャッシュである。このデータキャッシュはグローバルキャッシュの特定のサブセットであり、整数装置（整数演算装置又は整数ユニット）のための１次のキャッシュである。グローバルキャッシュは、浮動小数点装置又はアレイプロセッサによって使用するためのデータのアレイを記憶し、アレイプロセッサのための１次のキャッシュであるととともに、整数装置の２次のキャッシュである。本発明の態様の１つによれば、フローティングプロセッサによる記憶データはグローバルキャッシュにのみ書き込まれ、これによって、データキャッシュとのコヒーレンシー（首尾一貫性又は一致性）の欠如を生じさせる。このインコヒーレンシー（首尾一貫性がないこと又は一致しないこと）は、データキャッシュに記憶されたキャッシュラインにおける各ワードに対して有効ビットを付加し、浮動小数点の記憶操作中においてグローバルキャッシュで修正される与えられたワードに対応する有効ビットをリセットすることにより追跡される。本発明の別の態様によれば、整数装置によるデータキャッシュへの記憶データは、インコヒーレンシーを回避するために、グローバルキャッシュにライトスルーで書き込まれる。整数記憶操作によって修正されるデータキャッシュ内のワードに対応する有効ビットは、コヒーレンシーを示すようにセットされる。本発明の他の態様によれば、グローバルキャッシュはセット連想式であり、インターリーブに配置されたデータ記憶装置の奇数バンクと偶数バンクとを含むことにより、両方のバンクから同時にアクセスすることを可能にする。本発明の他の態様によれば、グローバルキャッシュはパイプライン化されたキャッシュであり、単一のマシンサイクル中に記憶された複数のタグに基づいてセット選択信号を符号化するセット選択信号の段階を含む。他の特徴や効果は、添付の図面及び以下の詳細な説明から明らかになるであろう。好ましい実施例の説明図１は、整数装置に対して整数データとアドレスデータとを供給するための短い待ち時間を有する小型の高速のパイプライン化されていない（非パイプライン化）オンチップキャッシュと、浮動小数点装置に浮動小数点データを供給するための大型のパイプライン化されたオフチップキャッシュとを利用する本発明の好ましい実施例のブロック図である。図１において、整数装置（ＩＵ）１０はオンチップの第１のレベルデータキャッシュ（Ｄ＄）１２を含む。ＩＵ１０のアドレス出力はアドレスバス１６を介してオフチップの第２のレベルキャッシュ（Ｇ＄）１４に接続され、オンチップの第１のレベルキャッシュ１２のデータ入力はフィル（fill：全占有）バス１８を介してオフチップの第２のレベルキャッシュのデータ出力ポートに接続される。ＩＵ１０の命令ポートは、Ｔバス（TBUS）２２を介して浮動小数点装置（ＦＰＵ）２０の命令ポートに接続される。さらに、ＦＰＵ２０のポートにおけるデータはロードバス２４を介してオフチップの第２のレベルキャッシュ１４のデータ出力ポートに接続され、ＦＰＵ２０のデータ出力ポートはストアバス（記憶バス）２６を介してオフチップの第２のレベルキャッシュ１４のデータ入力ポートに接続される。さらに、オフチップの第２のレベルキャッシュ１４のデータ入力ポートは、主メモリ２７のデータ入力／出力ポートに接続される。Ｇ＄１４は、Ｇ＄タグ記憶装置２８と、Ｇ＄データ記憶装置３０とを含む。アドレスバス１６は、低次アドレスビットを伝送するためのオフセットバス１６Ｏと、高次ビットを伝送するインデックスバス１６Ｉと、タグフィールドビットのためのタグ（TAG）バス１６Ｔとを含む。インデックスバス１６Ｉとタグバス１６Ｔは、Ｇ＄タグ記憶装置２８の複数のアドレス入力に接続され、インデックスバス１６Ｉとオフセットバス１６Ｏは、Ｇ＄データ記憶装置３０のアドレスに接続される。Ｇ＄タグ記憶装置２８のセット選択出力は、選択バス３４を介してＧ＄データ記憶装置３０のセットアドレス入力に接続される。制御装置３５は、データ転送を制御するためのタイミング信号及び制御信号を発生する。この制御装置３５は標準的な技術を使用して構成され、本発明の一部を成すものではない。図２は、図１において図示される実施例のより詳細な図である。図２から、ＩＵ１０とＦＰＵ２０とは、ＩＵ上に含まれるＤ＄１２を有する単一のチップとして構成される。好ましい実施例では、ＩＵ１０はＲＩＳＣタイプの処理装置であって、レジスタファイル３６に記憶されたデータに関するすべてのデータ処理命令を実行する。処理されたデータ又は処理すべきデータは、ロード操作及び記憶操作を実行することによってレジスタファイルとメモリとの間で伝送される。ＩＵ内のアドレス発生器（ＡＧＥＮ）３８は仮想アドレスを発生し、当該仮想アドレスはＤ＄１２をアドレス指定するために使用され、ＴＬＢ４０へと送られ、ＴＬＢ４０は、データロード及びデータ記憶のための外部主メモリ２７における物理アドレスを発生する。好ましい実施例のメモリのハイアラーキにおいては、データプロセッサによってアクセスすることが可能なすべてのデータを記憶する仮想メモリは、ＡＧＥＮ３８によって発生される仮想アドレスによってアドレス指定される。外部主メモリ２７において保持されるデータは仮想メモリにおいて保持されるデータのサブセットであり、ＴＬＢ４０によって発生される物理アドレスによってアドレス指定される。Ｇ＄１４において保持されるデータは主メモリ２７において保持されるデータのサブセットであり、ＴＬＢ４０から出力される物理アドレスのインデックスフィールドとオフセットフィールド、及びＧ＄タグ記憶装置２８から出力される選択（SELECT）フィールドによってアドレス指定される。Ｄ＄１２において保持されるデータは、Ｇ＄１４において保持されるデータのサブセットである。Ｄ＄１２はＡＧＥＮ３８によって発生される仮想アドレスのインデックスフィールドとオフセットフィールドによってアクセスされ、物理的なタグ付けが行われる。以下でさらに詳細に説明するように、Ｇ＄タグ記憶装置２８は、複数のタグＲＡＭを利用することにより構成され、Ｇ＄データ記憶装置３０は、汎用同期スタティックＲＡＭ（ＳＳＲＡＭ）を利用して構成され、ＳＳＲＡＭは、４つの連想セットから１つを選択するＧ＄タグ記憶装置２８から出力される選択フィールドを有する４方向セット(4-way set)連想キャッシュとして構成される。さらに、Ｇ＄データ記憶装置３０は、同時に帯域幅を増大するようにアクセスすることが可能な奇数バンクと偶数バンクとを有するインターリーブされたメモリとして構成される。複数のＳＳＲＡＭは、入力レジスタと出力レジスタとをチップ上に統合し、これによって、ＲＡＭアクセスを３つのサイクル、すなわち、アドレスセットアップのサイクル、ＲＡＭアクセスのサイクル、データ出力のサイクルに、パイプライン化する。付加的な複数のパイプラインの段階は、アドレス変換機構からの結果として生じる。４方向セット連想タグＲＡＭは、セット情報を２ビットに符号化する。各データＳＳＲＡＭチップは、タグＲＡＭから供給される高次アドレスビットによって４つのセグメントに分割される。従って、Ｄ＄パイプラインは、図３においてハイレベルで図示され、図４においてさらに詳細が図示された５つの段階を有する。各段階における処理は、１マシンサイクルで完了する。これらの図においては、順序付けされたＧ＄パイプライン段階はＧ、Ｈ、Ｉ、Ｊ、及びＫとラベル付けされている。いま、図３及び図４を参照すれば、複数のアドレスは、ＩＵチップからＧ段階のタグＲＡＭチップに送られ、複数のタグが検査されて、ヒット／ミス情報がＨ段階のセット選択情報に符号化され、タグＲＡＭ４２からの符号化された情報は、Ｉ段階の複数のデータＲＡＭに供給され、ＳＳＲＡＭ４４は、Ｊ段階のチップ内で内部的にアクセスされ、アクセスされたデータはＫ段階のＳＳＲＡＭチップ４４からＩＵチップ及びＦＰＵチップに返送される。すべてのサイクルはＩ段階及びＫ段階のチップ交差部に割り当てられているが、これは、目標周波数の７５ＭＨｚで大きなロードを有するＴＴＬドライバがほとんど全サイクルを必要とするためである。Ｇ＄パイプラインのＪ段階において利用されるタグＲＡＭ４２について、図５及び図６を参照して説明する。物理アドレスの一般的なフォーマットが図５において図示されている。各アドレスは、タグフィールドと、インデックスフィールドと、オフセットフィールドとを含む。当該技術分野において公知であるように、インデックスフィールドとオフセットフィールドは、キャッシュの物理的ブロックをアクセスするインデックスフィールドと、当該ブロックにおける１つのラインをアクセスするオフセットフィールドとを有するキャッシュの複数の物理アドレスを形成する。物理的主メモリ２７の全体は、キャッシュよりも遥かに大きく、そのアドレスは物理タグフィールドを含む。上述したように、好ましい実施例は、与えられたインデックスフィールドを有する外部主メモリにおける１ブロックが、上記与えられたインデックスによってアクセスされたキャッシュ内の４ブロックの組のうちの１つにマッピングされることを意味する４方向セット連想式である。好ましい実施例においては、キャッシュアドレスの高次の２ビットはセット選択データとして利用され、残りのアドレスビットはインデックスフィールドとして機能する。Ｇ＄記憶装置３０におけるインデックスが付与された各位置に対して、４つのタグフィールドはＧ＄タグ記憶装置２８のインデックスフィールドによってアクセスされた位置に記憶される。図６を参照すれば、インデックスレジスタ５０はインデックスバス５６を介してタグＲＡＭ５２のＡＤＤＲ（アドレス）入力と、ダーティービットＲＡＭ５４とに接続される。タグレジスタ５８は、タグバス６２を介して４個のコンパレータ６０Ａ−Ｄのそれぞれの第１の入力に接続される。各コンパレータ６０Ａ−Ｄの第２の入力はそれぞれ、タグ−アウトバス６４を介してタグ記憶装置のタグ− アウト出力に接続される。各コンパレータ６０Ａ−Ｄの出力は、エンコーダ６６とＮＯＲゲート６８の複数の入力にルート指定（接続）される。エンコーダ６６の出力はセット−選択レジスタ７０にルート指定（接続）され、ＮＯＲゲート６８の出力は一致照合（MATCH）レジスタ７２にルート指定（接続）される。キャッシュの読み出し／書き込み信号（ＲＷＳＡ）は、ＲＷＳＡレジスタ７４に記憶され、ＲＷＳＡバス７８を介してダーティービット書き込み論理回路７６に供給される。エンコーダ６６とＮＯＲゲート６８の出力はまた、ダーティービット書き込み論理回路７６にルート指定（接続）される。与えられた物理アドレスがＩＵ１０によって供給されるとき、そのタグフィールドはタグレジスタに記憶され、そのインデックスフィールドはインデックスレジスタに記憶される。インデックスフィールドによってアクセスされるタグ記憶装置５２における記憶位置は、インデックスフィールドによってアクセスされることが可能である連想セットにおける４つの位置にそれぞれ記憶されるキャッシュデータに関連するタグフィールドを記憶する。タグＲＡＭ５２は、第１の連想セットに記憶されたデータのタグフィールドが第１のコンパレータ６０Ａの第２の入力に供給され、また第２の連想セットに記憶されたものが第２のコンパレータ６０Ｂに供給され、以下同様となるように構成される。任意のコンパレータ６０Ａ−Ｂの第２の出力に供給されるタグデータがタグレジスタ５８に記憶されたタグフィールドに一致しているならば、当該コンパレータの出力は論理“１”であり、そうでないときはコンパレータの出力は論理“０ ”である。ＮＯＲゲート６８はコンパレータの出力を受信し、その複数の入力のうちの１つがゼロでないときのみ“０”を発生する。このように、ＮＯＲゲートから出力される“０”は、ヒットを示し、すなわち、物理アドレス全体によって指定されるデータのブロックがＧ＄１４に記憶されていることを示す。キャッシュがヒットされたとき、エンコーダ６６は、与えられた物理アドレス全体によって指定されるデータを記憶するセットを指定する２ビット信号を出力する。このセット選択信号は、Ｇ＄記憶装置３０を形成するＳＳＲＡＭチップに与えられる高次の２ビットとして機能する。従って、上述のように、ヒット／ミスデータ及びセット指定情報の発生は、単一のマシンサイクル中にＨ段階で実行される。当該技術分野において公知の通り、物理アドレス全体によって指定されるデータがキャッシュに記憶されていないならば、外部主メモリ２７からのデータはキャッシュに書き込まれ、キャッシュに前に記憶されていたデータに取って代わる。キャッシュにおける取って代わったデータは、それが外部主メモリ２７からキャッシュへと転送されたものであるので修正されていないときは、キャッシュにおけるデータと主メモリ２７におけるデータとは同一であり、これらのデータはコヒーレント（首尾一貫又は一致）である。従って、主メモリ２７には同一のデータが記憶されているので、キャッシュデータは問題なく取って代わることができ、また必要に応じてアクセスされることが可能である。しかしながら、もしキャッシュ内の取って代わったデータが書き込み操作によって修正されていたならば、取って代わったデータは、主メモリ２７に記憶されたデータともはやコヒーレント（一致）ではない。従って、取って代わる前にキャッシュ内のデータは、ライトバック操作中で記憶され、その結果、訂正されたデータが主メモリ２７に記憶されプロセッサによってアクセスすることができる。従って、キャッシュ内のデータが書き込み操作によって修正されるときに、データに関連する“ダーティービット”は、データが“ダーティー”であり（汚染され）、すなわち、もはや主メモリに記憶されたデータとコヒーレント（一致）でないことを示すためにクリアされる。図６において、ＲＷＳＡ信号がデータがキャッシュに書き込むべきであることを示し、かつ一致（MATCH）信号がキャッシュのヒットを示すときはいつでも、インデックスフィールドによってアクセスされるダーティービットＲＡＭの記憶位置に記憶されたダーティービットはクリアされる。このように、ダーティービットは単一のマシンサイクル中に、Ｊパイプライン段階で処理される。図６に記述されたシステムは、Ｇ＄１４に記憶されたデータと主メモリ２７に記憶されたデータとの間のコヒーレンス（一致性）の欠如を示すために利用される。しかしながら、スプリットレベル（分割レベル）キャッシュの構成が特異であるため、Ｄ＄１２とＧ＄１４との間のコヒーレンス（一致性）の欠如を示すためのシステムがまた必要とされる。上述のように、ＩＵ１０はＤ＄１２を１次のキャッシュとして利用し、またＧ＄１４を２次のキャッシュとして利用し、ＦＰＵ２０はＧ＄１４を１次のキャッシュとして利用するが、Ｄ＄１２を全く利用しない。同一のデータがキャッシュ１２と１４の両方に記憶されているならば、インコヒーレンシーを有する（互いに不一致である）２つのソースが存在することになる。第１のソースはＩＵによるＤ＄１２への書き込みによるＤ＄データのみの修正であり、第２のソースはＦＰＵによるＧ＄１４への書き込みによるＧ＄データのみの修正である。インコヒーレンシー（一致しない）を有する第１のソースは、Ｄ＄データのＧ＄１４へのライトスルー操作によって解消される。Ｇ＄１４の非常に広い書き込み帯域幅のために、上記ライトスルー操作は可能である。Ｇ＄１４は全帯域幅にわたって書き込みを吸収できるために、外部バッファを必要としない。インコヒーレンシー（一致しない）を有する第２のソースは、スプリットレベル（分割レベル）キャッシュシステムに固有のものであり、整数データと浮動小数点データとの間のインコヒーレンス（不一致性）という結果を生じさせる。問題は、ＩＵがＤ＄１２とＧ＄１４の両方へのアクセスをロードしかつ記憶する一方、ＦＰＵはＧ＄１４に対するアクセスのみをロードしかつ記憶することである。従って、例えば、特定のメモリ位置はまず最初にＩＵ記憶装置によって書き込まれた後ＦＰＵ記憶装置によって再書き込み（又は書き直し）されたならば、続くＩＵのロードは、何か対策が行われない限り、Ｄ＄１４からは陳腐化された古いデータを得ることになる。直接的な解決方法は、ＦＰＵの記憶が発生する毎にＤ＄１２におけるキャッシュラインを無効化することであるが、各キャッシュラインが幾つかのワードを保持し、特定のキャッシュラインが浮動小数点データと整数データとの混合データを含む場合があるという事実によって問題をさらに複雑化させている。もしプログラムが最初に整数キャラクタデータにアクセスし、特定のキャッシュラインをＤ＄１２にロードさせたとき、続く浮動小数点の記憶はライン全体の無効化するであろう。しかしながら、この場合において、Ｄ＄１２の特定のキャッシュラインにおける整数データは依然として有効であるが、ラインが無効化されているために、与えられたラインにおける整数データに対する他の参照は、再度、特別なキャッシュラインをＤ＄にロードさせることを要求する他のキャッシュミスを生じさせる可能性がある。整数と浮動小数点の混合構造は、特にグラフィックスのアプリケーションでは一般的であるため、この種のキャッシュのスラッシングは許容できるものではない。従って、Ｄ＄ラインの全体を無効化することは低い性能をもたらすであろう。好ましい実施例において利用された解法は、Ｄ＄１２におけるキャッシュライン毎の各ワードに対して有効ビットを付与し、これによって、複数の有効ビットにさらに微細な細分性を与えることである。ＦＰＵの記憶操作中に、アドレスがＤ＄１２及びＧ＄１４の両方に供給される。もしアドレス指定されたデータがＤ＄に存在している場合、アドレス指定されたワードに付加された有効ビットは、Ｄ＄１２とＧ＄１４の修正されたワード間においてコヒーレンス（一致性）の欠如を示すために、クリアされる。ＩＵの記憶中にアクセスされたワードに付与された有効ビットは、上記のライトスルー操作によってキャッシュ１２及び１４の間のコヒーレンス（一致性）を示すためにセットされる。この解法は、ＦＰＵの書き込みによって修正された任意の浮動小数点データはそれに付加されたクリアされた有効ビットを有するので、Ｄ＄における特定のラインに整数データのみを記憶させることができる。従って、上記のスラッシングの問題は回避される。以下、Ｇ＄１４における浮動小数点データを記憶するときの、Ｄ＄１２における有効ビットのクリアについて、Ｄ＄１２の詳細な論理図である図７を参照して説明する。以下、浮動小数点の記憶操作中におけるＤ＄１２における有効ビットのクリアについて、図８を参照して説明する。好ましい実施例では、Ｄ＄１２は、１サイクル当たり２つのロード又は１つのロードのいずれか、及び１つの記憶をサポートするために、デュアルポート化される。Ｄ＄１２は、各ラインが８ワードに構成された３２バイトを保持する１６ＫＢの直接マッピングされるキャッシュである。Ｄ＄１２は、７マシンサイクルでＧ＄１４から再充填される。Ｄ＄は仮想的にアドレス指定され、物理的にタグ付けされ、また、Ｄ＄１２はＧ＄１４の固有のサブセットである。図８において、ＩＵ１０のＴＬＢ４０から出力された物理アドレスは第１の保持レジスタ９０において保持される。Ｄ＄１２はＶＲＡＭ１２Ｔ及びデータ記憶装置１２Ｄに論理的に分割されて図示されている。データ記憶装置１２Ｄにおける各キャッシュライン９２は、それぞれが４バイトのデータを有する８つのワードの位置を含む。仮想アドレスのインデックスフィールドは、ＶＲＡＭ１２Ｖの記憶位置とデータ記憶装置１２Ｄのキャッシュラインから、タグフィールドやマスクフィールドに対してアクセスを行う。仮想アドレスのオフ（OFF）フィールドは、キャッシュライン９２における特定のワード位置を指定する。ＶＲＡＭ１２Ｖから読み出されたタグフィールド及びマスクフィールドは、第２の保持レジスタ９４に保持される。ＶＲＡＭ１２Ｖからアクセスされるタグフィールドは、キャッシュライン９２において保持されたデータの物理アドレスに含まれるタグフィールドであり、アクセスされたマスクフィールドは、それぞれがキャッシュライン９２における対応するワードに付与されている８ビットの有効ビットを保持する。第２の保持レジスタ９４において保持されるタグフィールドは、コンパレータ９６の第１の入力に供給され、物理アドレスのタグフィールドはコンパレータ９６の第２の入力に供給される。マスクビットクリア論理回路９８は第２の保持論理回路のマスク記憶部と、仮想メモリのオフフィールドと、コンパレータ９６の出力とに接続される。第１の保持レジスタ９０において保持される物理アドレスによって指定された位置への浮動小数点の記憶操作中において、タグフィールド及びマスクフィールドは第１のマシンサイクル中にＶＲＡＭ１２Ｖからアクセスされる。もしアクセスされたタグフィールドが物理アドレスのタグフィールドと一致している場合、コンパレータの出力はマスクビットクリア論理回路に対して第２の保持レジスタに保持されているＶＢをクリアをさせ、ここで、ＶＢは、仮想アドレスのオフフィールドによって指定されるキャッシュライン９２におけるワードに対応する。この一致は、浮動小数点データがＧ＄１４において修正され、仮想アドレスによって指定されたデータワードがもはやコヒーレント（一致）でなくなり、これにより、マスクにおけるＶＢのクリアは、Ｄ＄１２におけるこのワードを無効化することを示している。次のクロックサイクル中に、クリアされたＶＢを含む修正されたマスクフィールドは、インデックスフィールドの仮想アドレスによって指定されたＶＲＡＭ１２Ｖにおける記憶位置にライトバックで書き込まれる。以下、Ｄ＄１２に記憶された整数データのライトスルー操作について、図９を参照して説明する。好ましい実施例においては、浮動小数点命令と、アドレスと、データとは、Ｇ＄１４及びＦＰＵ２０の待ち時間を補償するために待ち行列に入れられる。さらに、ＩＵ１０からＧ＄１４への直接記憶データパスは存在しない。従って、ＩＵの記憶操作のために、Ｄ＄１２は、記憶されたデータをＦＰ命令行列１００に転送し、当該データはＴバス２２を介してＦＰＵ２０にディスパッチされ、ライトスルーデータとして符号化される。さらに、このライトスルーデータの物理アドレスは、記憶アドレス待ち行列１０２に転送される。ＦＰＵ２０はこのライトスルーデータを認識し、それを記憶データ待ち行列１０４にバイパスさせる。待ち行列のタイミングは、同一のマシンサイクル中にライトスルーデータのアドレスとライトスルーデータをＧ＄１４の記憶装置へ供給するように設定される。本発明は、好ましい実施例を参照して説明してきた。しかしながら、変形例や代替物は当業者に明らかになるであろう。例えば、好ましい実施例においては、Ｄ＄は、ＩＵと同一チップ上に実装されており、またＧ＄は、汎用ＳＳＲＡＭを利用してオフチップで実装されている。しかしながら、技術の変化に伴って、小型で短い待ち時間を有するキャッシュをオフチップで実装したり、大型で高速待ち時間を有するキャッシュをチップ上に実装することが可能になるであろう。しかしながら、本発明の原理は、依然としてそのような代替装置に対して適用可能である。従って、本発明の範囲は、添付の請求の範囲によって示されることを除いて、請求の範囲を限定することは意図されない。

【手続補正書】特許法第１８４条の８【提出日】１９９６年２月２９日【補正内容】明細書浮動小数点データと整数データを記憶するためのローカルキャッシュとグローバルキャッシュを含むメモリシステム発明の背景発明の分野本発明は、一般的に高速データ処理装置によって利用されるメモリシステムに関し、また特に、高速データキャッシュを含むメモリのハイアラーキに関する。関連技術の説明マイクロプロセッサのアーキテクチャに基づいて１秒当たり何十億もの浮動小数点方式の演算（ギガフロップス：ＧＦＬＯＰＳ）を行うスーパーコンピュータが市場に導入されている。一般にスーパーコンピュータは、脅威的なその浮動小数点方式の計算速度を特徴としているが、メモリサイズと帯域幅はまた、他のコンピュータからスーパーコンピュータを区別している。各浮動小数点演算（フロップ：ＦＬＯＰ）は、１演算当たり１回から３回までのメモリアクセスを実行することを要求する。従って、数百メガフロップのマイクロプロセッサは、１秒当たり数ギガバイトの帯域幅を伝送することができるメモリのハイアラーキを必要とする。十分に広い帯域幅を提供するパイプライン化されたメモリを使用することができるが、これらのメモリに関連する待ち時間は、例えば、浮動小数点プログラムの計数回路（スケーラ）部分とともに、オペレーティングシステムやコンパイラのような、整数プログラムの実行速度に対して直接に影響を与えることが知られている。これらのプログラムは、例えば、小型のオンチップキャッシュのような短い待ち時間のメモリデバイスから整数データやアドレスデータに直接にアクセスすることが好ましい。従って、整数演算と浮動小数点演算という相反する要求は、マイクロプロセッサを基盤とするスーパーコンピュータの設計に際して大きな課題を提供している。発明の概要本発明は、整数データとアドレスデータとを記憶するための小型で短い待ち時間を有するローカルキャッシュと、浮動小数点データ又はアレイプロセッサによって要求されるデータを記憶するための大型でより長い待ち時間を有するグローバルキャッシュを含むスプリットレベルキャッシュである。このローカルキャッシュはグローバルキャッシュのサブセットであり（すなわち、ローカルキャッシュに記憶されたデータはグローバルキャッシュに記憶されたデータのサブセットであり）、整数装置（整数演算装置又は整数ユニット）のための１次のキャッシュである。グローバルキャッシュは、浮動小数点装置又はアレイプロセッサによって使用するためのデータのアレイを記憶し、上記浮動小数点装置又はアレイプロセッサのための１次のキャッシュであるととともに、整数装置の２次のキャッシュである。本発明の態様の１つによれば、浮動小数点装置又はアレイプロセッサによる記憶データはグローバルキャッシュにのみ書き込まれ、これによって、ローカルキャッシュとのコヒーレンシー（首尾一貫性又は一致性）の欠如を生じさせる。このインコヒーレンシー（首尾一貫性がないこと又は一致しないこと）は、ローカルキャッシュに記憶されたキャッシュラインにおける各ワードに対して有効ビットを付加し、浮動小数点の記憶操作中においてグローバルキャッシュで修正されるある与えられたワードに対応する有効ビットをリセットすることにより追跡される。本発明の別の態様によれば、整数装置によるローカルキャッシュへの記憶データは、インコヒーレンシーを回避するために、グローバルキャッシュにライトスルーで書き込まれる。整数記憶操作によって修正されるローカルキャッシュ内のワードに対応する有効ビットは、コヒーレンシーを示すようにセットされる。本発明の他の態様によれば、グローバルキャッシュはセット連想式であり、インターリーブに配置されたデータ記憶装置の奇数バンクと偶数バンクとを含むことにより、両方のバンクから同時にアクセスすることを可能にする。本発明の他の態様によれば、グローバルキャッシュはパイプライン化されたキャッシュであり、単一のマシンサイクル中に記憶された複数のタグに基づいてセット選択信号を符号化するセット選択信号の段階を含む。他の特徴や効果は、添付の図面及び以下の詳細な説明から明らかになるであろう。図面の簡単な説明図１は、ローカルキャッシュと、グローバルキャッシュと、浮動小数点装置と、整数装置と、外部主メモリとの間の相互接続を図示するスプリットレベルキャッシュシステムのハイレベルのブロック図である。図２は、図１に開示されたシステムのより詳細な図である。図３は、オフチップのグローバルキャッシュのパイプライン化されたアーキテクチャのハイレベル図である。図４は、図３において図示されたパイプライン化されたアキーテクチャのより詳細な図である。図５は、物理アドレスのフォーマットを図示する図である。図６は、カスタムタグＲＡＭの詳細な図である。図７は、オンチップのローカルキャッシュの論理図である。図８は、記憶データパスのブロック図である。好ましい実施例の詳細な説明図１は、整数装置に対して整数データとアドレスデータとを供給するための短い待ち時間を有する小型の高速のパイプライン化されていない（非パイプライン化）オンチップキャッシュと、浮動小数点装置に浮動小数点データを供給するための大型のパイプライン化されたオフチップキャッシュとを備えた本発明の好ましい実施例のブロック図である。図１において、整数装置（ＩＵ）１０は、同一のチップ上に、第１のレベルローカルキャッシュ（以下、ローカルキャッシュ）１２を含む。ＩＵ１０のアドレス出力はアドレスバス１６を介してオフチップの第２のレベルグローバルキャッシュ（以下、グローバルキャッシュ）１４に接続される。ローカルキャッシュ１２のデータ入力ポート_LCは、フィル（fill：全占有又は充填）バス１８を介してグローバルキャッシュ１４のデータ出力ポート_GCに接続される。ＩＵ１０の命令ポートは、Ｔバス（TBUS）２２を介して浮動小数点装置（ＦＰＵ）２０の命令ポートに接続される。ＦＰＵ２０のデータ入力ポート_FPUは、ロードバス２４を介してグローバルキャッシュ１４のデータ出力ポート_GCに接続される。ＦＰＵ２０のデータ出力ポート_FPUはストアバス（記憶バス）２６を介してグローバルキャッシュ１４のデータ入力ポート_GCに接続される。グローバルキャッシュ１４のデータ入力ポート_GCはさらに、外部主メモリ２７のデータ入力／出力ポートに接続される。ＦＰＵ２０のデータ出力ポート_FPUはまた外部主メモリ２７のデータ入力／出力ポートに接続される。グローバルキャッシュ１４は、グローバルキャッシュタグ記憶装置２８と、グローバルキャッシュデータ記憶装置３０とを含む。アドレスバス１６は、低次アドレスビットを伝送するためのオフセットバス１６Ｏと、高次のアドレスビットを伝送するインデックスバス１６Ｉと、タグフィールドビットのためのタグ（TA G）バス１６Ｔとを含む。インデックスバス１６Ｉとタグバス１６Ｔは、グローバルキャッシュタグ記憶装置２８の複数のアドレス入力に接続される。インデックスバス１６Ｉとオフセットバス１６Ｏは、グローバルキャッシュデータ記憶装置３０の複数のアドレス入力に接続される。グローバルキャッシュタグ記憶装置２８のセット選択信号は、選択バス３４を介してグローバルキャッシュデータ記憶装置３０のセットアドレス入力に接続される。制御装置は、データ転送を制御するためのタイミング信号及び制御信号を発生する。この制御装置は標準的な技術を使用して構成され、本発明の一部を成すものではなく、図面において図示していない。図２は、図１において図示される実施例のより詳細な図である。図２から、ＩＵ１０とＦＰＵ２０とは、ＩＵ上に含まれるローカルキャッシュ１２を有する単一のチップとして構成される。好ましい実施例では、ＩＵ１０はＲＩＳＣタイプの処理装置であって、レジスタファイル３６に記憶されたデータに関するすべてのデータ処理命令を実行する。レジスタファイル３６に保持された処理されるデータは、記憶操作中においてレジスタファイルから（すなわち、データ出力ポート_IUを介して）ローカルキャッシュ１２に（すなわち、データ入力ポート_LCを介して）転送される。同様に、ローカルキャッシュ１２に保持されたデータは、ロード操作中において、ローカルキャッシュから（すなわち、データ出力ポート_LC を介して）レジスタファイル３６に（すなわち、データ入力ポー_IUを介して）転送される。ＩＵ内のアドレス発生器（ＡＧＥＮ）３８は複数の仮想アドレスを発生し、当該複数の仮想アドレスはローカルキャッシュ１２をアドレス指定するために使用される。これらの仮想アドレスは、外部主メモリにおけるデータに対してアクセスするために用いられる複数の物理アドレスを発生するアドレストランスレータに供給される。好ましい実施例におけるアドレストランスレータは、トランスレーション（翻訳又は変換）ルックアサイドバッファ（ＴＬＢ）４０である。好ましい実施例のメモリのハイアラーキにおいては、データプロセッサによってアクセスすることが可能なすべてのデータを記憶する仮想メモリは、ＡＧＥＮ３８によって発生される仮想アドレスによってアドレス指定される。外部主メモリ２７において保持されるデータは仮想メモリにおいて保持されるデータのサブセットであり、ＴＬＢ４０によって発生される物理アドレスによってアドレス指定される。グローバルキャッシュ１４において保持されるデータは外部主メモリ２７において保持されるデータのサブセットであり、ＴＬＢ４０から出力される物理アドレスのインデックスフィールドとオフセットフィールド、及びグローバルキャッシュタグ記憶装置２８から出力されるセット選択信号によってアドレス指定される。ローカルキャッシュ１２において保持されるデータは、グローバルキャッシュ１４において保持されるデータのサブセットである。データキャッシュ１２はＡＧＥＮ３８によって発生される仮想アドレスのインデックスフィールドとオフセットフィールドによってアクセスされ物理的なタグ付けが行われる。以下でさらに詳細に説明するように、グローバルキャッシュタグ記憶装置２８は、複数のランダムアクセスメモリ（ＲＡＭ）チップを利用することにより構成され、グローバルキャッシュデータ記憶装置３０は、４方向（4-way）セット連想キャッシュとして構成される汎用同期スタティックＲＡＭ（ＳＳＲＡＭ）を利用して構成される。グローバルキャッシュタグ記憶装置２８から出力されるセット選択信号は、４つの連想セットから１つを選択する。さらに、グローバルキャッシュデータ記憶装置３０は、同時に帯域幅を増大するようにアクセスすることが可能な奇数バンクと偶数バンクとを有するインターリーブされたメモリとして構成される。グローバルキャッシュのパイプラインは、図３においてハイレベルで図示され、図４においてさらに詳細が図示された（Ｇ、Ｈ、Ｉ、Ｊ及びＫとラベル付けされる）５つの段階を有する。各段階における処理は、１マシンサイクルで完了する。いま、図３及び図４を参照すれば、複数のアドレスは、ＩＵチップからＧ段階中のタグＲＡＭチップに送られる。複数のタグは検査されて、ヒット／ミス情報がＨ段階中においてセット選択信号に符号化される。各４方向セット連想タグＲＡＭは、セット情報を２ビットに符号化する。複数のタグＲＡＭ４２からの符号化された情報は、Ｉ段階中においてグローバルキャッシュデータ記憶装置の複数のＳＳＲＡＭ４４に供給される。各グローバルキャッシュデータ記憶装置のＳＳＲＡＭ４４は、Ｊ段階のチップ内で内部的にアクセスされる。複数のＳＳＲＡＭは、入力レジスタと出力レジスタとをチップ上に統合し、これによって、ＲＡＭアクセスを３つのサイクル、すなわち、アドレスセットアップと、ＲＡＭアクセスと、データ出力サイクルとにパイプライン化される。最後に、アクセスされたデータは、Ｋ段階中に、複数のＳＳＲＡＭチップ４４からＩＵ及びＦＰＵに返送される。すべてのサイクルはＩ段階及びＫ段階の“チップ交差部”に割り当てられているが、これは、目標周波数の７５ＭＨｚで大きなロードを有するトランジスタートランジスタロジック（ＴＴＬ）ドライバがほとんど全サイクルを必要とするためである。グローバルキャッシュのパイプラインのＨ段階において利用されるタグＲＡＭ４２について、図５及び図６を参照して説明する。物理アドレスの一般的なフォーマットが図５において図示されている。各アドレスは、タグフィールドと、インデックスフィールドと、オフセットフィールドとを含む。当該技術分野において公知であるように、インデックスフィールドとオフセットフィールドは、キャッシュ内のデータに対して物理的にアドレス指定するために用いられている。インデックスフィールドは特定のセットをアクセスし、ここで、各セットは４本のキャッシュラインを含む。もしアクセスされるデータを含むラインが当該キャッシュにあるならば、それはこれら４本のアクセスされるラインのうちの１本であろう。アクセスされるラインと関連するタグは、これら４本のキャッシュラインのそれぞれと関連するタグと比較され、当該キャッシュが興味ある当該データを含むか否かを決定する。もし一致しているならば、オフセットフィールドは識別されたライン内のどのワードがアクセスされたデータに対応するかを示す。上述したように、好ましい実施例は、４方向（4-way）のセット連想メモリである。与えられたインデックスフィールドを有する外部主メモリにおける１本のラインは、上記与えられたインデックスによってアクセスされたキャッシュ内の４本のラインのうちの１本にマッピングされる。好ましい実施例においては、キャッシュアドレスの高次の２ビットはセット選択信号データとして利用され、残りのアドレスビットはインデックスフィールドとして機能する。グローバルキャッシュデータ記憶装置３０におけるインデックスが付与された各セットに対して、４つのタグフィールドはグローバルキャッシュタグ記憶装置２８のインデックスフィールドによってアクセスされた位置に記憶される。図６を参照すれば、インデックスレジスタ５０はインデックスバス５６を介してタグＲＡＭ５２のＡＤＤＲ（アドレス）入力と、ダーティービットＲＡＭ５４とに接続される。タグレジスタ５８は、タグバス６２を介して４個のコンパレータ６０Ａ−Ｄのそれぞれの第１の入力に接続される。各コンパレータ６０Ａ−Ｄの第２の入力はそれぞれ、タグ−アウトバス６４を介してタグＲＡＭ５２のタグ −アウト出力に接続される。コンパレータ６０Ａ−Ｄの複数の出力は、エンコーダ６６とＮＯＲゲート６８の複数の入力にルート指定（接続）される。エンコーダ６６の出力はセット−選択レジスタ７０にルート指定（接続）され、ＮＯＲゲート６８の出力は一致照合（MATCH）レジスタ７２にルート指定（接続）される。キャッシュの読み出し／書き込み信号（ＲＷＳＡ）は、ＲＷＳＡレジスタ７４に記憶され、ＲＷＳＡバス７８を介してダーティービット書き込み論理回路７６に供給される。エンコーダ６６とＮＯＲゲート６８の出力はまた、ダーティービット書き込み論理回路７６にルート指定（接続）される。与えられた物理アドレスがＩＵ１０によって供給されるとき、そのタグフィールドはタグレジスタ５８に記憶され、そのインデックスフィールドはインデックスレジスタ５０に記憶される。インデックスフィールドによってアクセスされるタグＲＡＭ５２における記憶位置は、インデックスフィールドによってアクセスされることが可能である連想セットにおける４本のラインにそれぞれ記憶されるキャッシュデータに関連するタグフィールドを記憶する。タグＲＡＭ５２は、連想セットの第１のラインに記憶されたデータのタグフィールドが第１のコンパレータ６０Ａの第２の入力に供給され、また連想セットの第２のラインに記憶されたものが第２のコンパレータ６０Ｂに供給され、以下同様となるように構成される。もし任意のコンパレータ６０Ａ−Ｄの第２の入力に供給されるタグデータがタグレジスタ５８に記憶されたタグフィールドに一致しているならば、当該コンパレータの出力は論理１（“１”）である。そうでないときはコンパレータの出力は論理“０”である。ＮＯＲゲート６８はコンパレータの出力を受信し、もしその複数の入力の任意の１つが論理“１”であるならば”０”を発生する。このように、ＮＯＲゲートから出力される“０”は、ヒットを示し、すなわち、物理アドレス全体によって指定されるデータのブロックがグローバルキャッシュ１４に記憶されていることを示す。キャッシュがヒットされたとき、エンコーダ６６は、当該セット内のどのラインが与えられた物理アドレス全体によって指定されたデータを含むかを指定する２ビットのセット選択信号を出力する。従って、タグＲＡＭ５２と、コンパレータ６０Ａ−Ｄと、エンコーダ６６はセット選択信号を発生するための選択信号発生器を形成する。このセット選択信号は、グローバルキャッシュデータ記憶装置３０を形成するＳＳＲＡＭチップに与えられる高次の２ビットとして機能する。従って、上述のように、ヒット／ミスデータ及びセット指定情報の発生は、グローバルキャッシュのパイプラインのＨ段階中に生じ、単一のマシンサイクルを要求する。当該技術分野において公知の通り、もし物理アドレス全体によって指定されるデータがキャッシュに記憶されていないならば、外部主メモリ２７からのデータはキャッシュに書き込まれ、キャッシュに前に記憶されていたデータに取って代わる。キャッシュにおける取って代わったデータは、それが外部主メモリ２７からキャッシュへと転送されたものであるので修正されていないときは、キャッシュにおけるデータと外部主メモリ２７におけるデータとは同一である（すなわち、データはコヒーレント（首尾一貫又は一致）である）。従って、外部主メモリ２７には同一のデータが記憶されているので、キャッシュデータは問題なく取って代わることができ、また必要に応じてアクセスされることが可能である。しかしながら、もしキャッシュ内の取って代わったデータが書き込み操作によって修正されていたならば、取って代わったデータは、外部主メモリ２７に記憶されたデータともはやコヒーレント（一致）ではない。従って、取って代わる前にキャッシュ内のデータは、ライトバック操作中で記憶され、その結果、訂正されたデータが外部主メモリ２７に記憶されプロセッサによってアクセスすることができる。従って、キャッシュ内のデータが書き込み操作によって修正されるときに、データに関連する“ダーティービッド”は、データが“ダーティー”である（汚染されている）（すなわち、もはや外部主メモリに記憶されたデータとコヒーレント（一致）でない）ことを示すためにクリアされる。図６において、ＲＷＳＡ信号がデータがキャッシュに書き込むべきであることを示し、かつ一致（MATCH）信号がキャッシュのヒットを示すときはいつでも、インデックスフィールドによってアクセスされるダーティービットＲＡＭの記憶位置に記憶されたダーティービットはクリアされる。このように、ダーティービットの処理は、単一のマシンサイクルを要求し、グローバルキャッシュのパイプラインのＪ段階中に生じる。図６に記述されたシステムは、グローバルキャッシュ１４に記憶されたデータと外部主メモリ２７に記憶されたデータとの間のコヒーレンシー（一致性）の欠如を示すために利用される。しかしながら、スプリットレベル（分割レベル）キャッシュの構成が独特であるため、ローカルキャッシュ１２とグローバルキャッシュ１４との間のコヒーレンス（一致性）の欠如を示すためのシステムがまた必要とされる。上述のように、ＩＵ１０はローカルキャッシュ１２を１次のキャッシュとして利用し、またグローバルキャッシュ１４を２次のキャッシュとして利用する。ＦＰＵ２０はグローバルキャッシュ１４を１次のキャッシュとして利用するが、ローカルキャッシュ１２を全く利用しない。同一のデータがキャッシュ１２と１４の両方に記憶されているならば、インコヒーレンシーを有する（互いに不一致である）２つのソースが存在することになる。第１のソースはＩＵによるローカルキャッシュ１２への書き込みによるローカルキャッシュデータのみの修正であり、第２のソースはＦＰＵによるグローバルキャッシュ１４への書き込みによるグローバルキャッシュデータのみの修正である。インコヒーレンシー（一致しない）を有する第１のソースはライトスルー操作によって解消される：ローカルキャッシュ１２に書き込まれるデータはまたグローバルキャッシュ１４に対して“ライトスルーで”書き込まれる。グローバルキャッシュ１４の非常に広い書き込み帯域幅のために、上記ライトスルー操作は可能である。グローバルキャッシュ１４は全帯域幅にわたって書き込みを吸収できるために、外部バッファを必要としない。インコヒーレンシー（一致しない）を有する第２のソースは、スプリットレベル（分割レベル）キャッシュシステムに固有のものであり、整数データと浮動小数点データとの間のインコヒーレンス（不一致性）という結果を生じさせる。問題は、ＩＵがローカルキャッシュ１２とグローバルキャッシュ１４の両方へのアクセスをロードしかつ記憶する一方、ＦＰＵはグローバルキャッシュ１４に対するアクセスのみをロードしかつ記憶することである。従って、例えば、特定のメモリ位置はまず最初にＩＵ記憶装置によって書き込まれた後ＦＰＵ記憶装置によって再書き込み（又は書き直し）されたならば、続くＩＵのロードは、何か対策が行われない限り、ローカルキャッシュ１４からは陳腐化された古いデータを得ることになる。直接的な解決方法は、ＦＰＵの記憶が発生する毎にローカルキャッシュ１２におけるキャッシュラインを無効化することであるが、各キャッシュラインが幾つかのワードを保持し、特定のキャッシュラインが浮動小数点データと整数データとの混合データを含む場合があるという事実によって問題をさらに複雑化させている。もしプログラムが最初に整数キャラクタデータにアクセスし、特定のキャッシュラインをローカルキャッシュ１２にロードさせたとき、続く浮動小数点の記憶はライン全体の無効化するであろう。しかしながら、この場合において、ローカルキャッシュ１２の特定のキャッシュラインにおける整数データは依然として有効であるが、ラインが無効化されているために、与えられたラインにおける整数データに対する他の参照は、再度、特別なキャッシュラインをローカルキャッシュにロードさせることを要求する他のキャッシュミスを生じさせる可能性がある。整数と浮動小数点の混合構造は一般的であるため、グラフィックスのアプリケーションは、特にこの動作を示すであろう。キャッシュの性能は、新しいデータをキャッシュにロードする必要がある頻度で大きく依存しているので、ローカルキャッシュ全体を無効化することは、低い性能をもたらすであろう。好ましい実施例において利用された解法は、ローカルキャッシュ１２におけるキャッシュライン毎の各ワードに対して有効ビットを付与し、これによって、複数の有効ビットにさらに微細な細分性を与えることである。ＦＰＵの記憶操作中に、アドレスがローカルキャッシュ１２及びグローバルキャッシュ１４の両方に供給される。もしアドレス指定されたデータがローカルキャッシュに存在している場合、アドレス指定されたワードに付加された有効ビットは、ローカルキャッシュ１２とグローバルキャッシュ１４の修正されたワード間においてコヒーレンシー（一致性）の欠如を示すために、クリアされる。ＩＵの記憶中にアクセスされた特定のワードに付与された有効ビットは、上記のライトスルー操作によってキャッシュ１２及び１４の間のコヒーレンス（一致性）を示すためにセットされる。この解法は、ＦＰＵの書き込みによって修正された任意の浮動小数点データはそれに付加されたクリアされた有効ビットを有するので、ＩＵが、陳腐化された古いデータの危険性なしにローカルキャッシュから自由にデータをアクセスすることを可能にする。従って、不必要なキャッシュのロードによる性能の損失は、最小化される。以下、浮動小数点記憶操作中におけるローカルキャッシュ１２における有効ビットをクリアすることについて、図７を参照して説明する。好ましい実施例では、ローカルキャッシュ１２は、１サイクル当たり２つのロード又は１つのロードのいずれか、及び１つの記憶をサポートするために、デュアルポート化される。ローカルキャッシュ１２は、各ラインが８ワードに構成された３２バイトを保持する１６ＫＢの直接マッピングされるキャッシュである。ローカルキャッシュ１２は、７マシンサイクルでグローバルキャッシュ１４から再充填される。ローカルキャッシュ１２は仮想的にアドレス指定され、物理的にタグ付けされ、また、ローカルキャッシュ１２はグローバルキャッシュ１４のサブセットである。図７において、ＩＵ１０（図２参照。）のアドレス発生器３８から出力された仮想アドレスは第１の保持レジスタ９０において保持される。ローカルキャッシュ１２はＶＲＡＭ１２Ｖ及びデータ記憶装置１２Ｄに論理的に分割されて図示されている。データ記憶装置１２Ｄにおける各キャッシュライン９２は、それぞれが４バイトのデータを有する８つのワードの位置を含む。仮想アドレスのインデックスフィールドは、ＶＲＡＭ１２Ｖの記憶位置とデータ記憶装置１２Ｄのキャッシュラインから、タグフィールドやマスクフィールドに対してアクセスを行う。仮想アドレスのオフ（OFF）フィールドは、キャッシュライン９２における特定のワード位置を指定する。ＶＲＡＭ１２Ｖから読み出されたタグフィールド及びマスクフィールドは、第２の保持レジスタ９４に保持される。ＶＲＡＭ１２Ｖからアクセスされるタグフィールドは、キャッシュライン９２において保持されたデータの物理アドレスの高次ビットに対応する。アクセスされたマスクフィールドは、それぞれがキャッシュライン９２における対応するワードに付与されている８ビットの有効ビットを保持する。第２の保持レジスタ９４において保持されるタグフィールドは、コンパレータ９６の第１の入力に供給され、仮想アドレスのタグフィールドはコンパレータ９６の第２の入力に供給される。マスクビットクリア論理回路９８は、マスクを記憶する第２の保持レジスタ９４の部分と、仮想アドレスのオフフィールドと、コンパレータ９６の出力とに接続される。第１の保持レジスタ９０において保持される仮想アドレスによって指定された位置への浮動小数点の記憶操作中において、タグフィールド及びマスクフィールドは第１のマシンサイクル中にＶＲＡＭ１２Ｖからアクセスされる。もしアクセスされたタグフィールドが仮想アドレスのタグフィールドと一致している場合、コンパレータの出力はマスクビットクリア論理回路に対して第２の保持レジスタに保持されている有効ビットをクリアをさせ、ここで、有効ビットは、仮想アドレスのオフフィールドによって指定されるキャッシュライン９２におけるワードに対応する。この一致は、浮動小数点データがグローバルキャッシュ１４において修正され、仮想アドレスによって指定されたデータワードがもはやコヒーレント（一致）でなるであろうことを示している。これにより、マスクにおける有効ビットのクリアは、ローカルキャッシュ１２におけるこのワードを無効化する。次のクロックサイクル中に、クリアされた有効ビットを含む修正されたマスクフィールドは、インデックスフィールドの仮想アドレスによって指定されたＶＲＡＭ１２Ｖにおける記憶位置にライトバックで書き込まれる。以下、ローカルキャッシュ１２に記憶された整数データのライトスルー操作について、図８を参照して説明する。好ましい実施例においては、浮動小数点命令と、アドレスと、データとは、グローバルキャッシュ１４及びＦＰＵ２０の待ち時間を補償するために待ち行列に入れられる。さらに、ＩＵ１０からグローバルキャッシュ１４への直接記憶データパスは存在しない。従って、ＩＵの記憶操作のために、ローカルキャッシュ１２は、記憶されたデータをＦＰ命令行列１００に転送し、当該データはＴバス２２を介してＦＰＵ２０にディスパッチされ、ライトスルーデータとして符号化される。さらに、このライトスルーデータの物理アドレスは、記憶アドレス待ち行列１０２に転送される。ＦＰＵ２０はこのライトスルーデータを認識し、それを記憶データ待ち行列１０４にバイパスさせる。待ち行列のタイミングは、同一のマシンサイクル中にライトスルーデータのアドレスとライトスルーデータをグローバルキャッシュのデータ記憶装置３０へ供給するように設定される。本発明は、好ましい実施例を参照して説明してきた。しかしながら、変形例や代替物は当業者に明らかになるであろう。例えば、好ましい実施例においては、ローカルキャッシュは、ＩＵと同一チップ上に実装されており、またグローバルキャッシュは、汎用ＳＳＲＡＭを利用してオフチップで実装されている。しかしながら、技術の変化に伴って、小型で短い待ち時間を有するキャッシュをオフチップで実装したり、大型で高速待ち時間を有するキャッシュをチップ上に実装することが可能になるであろう。しかしながら、本発明の原理は、依然としてそのような代替装置に対して適用可能である。従って、本発明の範囲は、添付の請求の範囲によって示されることを除いて、請求の範囲を限定することは意図されない。請求の範囲１．削除された２．削除された３．削除された４．削除された５．削除された６．データプロセッサにおけるスプリットレベルキャッシュメモリシステムであって、データ入力ポート_IUとデータ出力ポート_IUを有する整数装置と、データ入力ポート_FPUとデータ出力ポート_FPUとを有する浮動小数点装置と、上記整数装置によって処理される整数データとアドレスデータとを記憶し、上記入力ポート_IUに接続されかつ整数データとアドレスデータとを上記整数装置に転送するためのデータ出力ポート_LCと、上記データ出力ポート_IUに接続されかつ上記整数装置から整数データとアドレスデータとを受信するためのデータ入力ポート_LCとを有する第１のメモリキャッシュと、上記整数装置によって処理される上記整数データと上記アドレスデータとを記憶するとともに、上記浮動小数点装置によって処理される浮動小数点データを記憶し、上記データ出力ポート_FPUに接続されかつ上記浮動小数点装置から浮動小数点データを受信しさらに上記データ出力ポート_LCに接続されかつ上記第１のメモリキャッシュから整数データとアドレスデータとを受信するためのデータ入力ポート_GCと、上記データ入力ポートＦＰＵに接続されかつ浮動小数点データを上記浮動小数点装置に転送しさらに上記データ入力ポート_LCに接続されかつ整数データとアドレスデータとを上記第１のメモリキャッシュに転送するためのデータ出力ポート_GCを有する第２のメモリキャッシュとを備えたスプリットレベルキャッシュメモリシステム。７．整数データと、アドレスデータと、浮動小数点データとを記憶し、上記データ入力ポート_GCに接続されかつ上記整数データと上記アドレスデータと上記浮動小数点データとを上記第２のメモリキャッシュに転送しさらに上記データ出力ポート_GCに接続されかつ上記第２のメモリキャッシュから整数データとアドレスデータと浮動小数点データとを受信するデータ入力／出力ポートを有する外部主メモリをさらに備えた請求項６記載のスプリットレベルキャッシュメモリシステム。８．特定のキャッシュラインの第１のコピーは第１のキャッシュメモリに記憶され、特定のキャッシュラインの第２のコピーは第２のキャッシュメモリに記憶され、上記特定のキャッシュラインは、整数データと、アドレスデータと、浮動小数点データとを含む複数のワードを含み、上記第１のメモリキャッシュはさらに、上記特定のキャッシュラインの上記第１のコピーを記憶するための第１のデータ記憶装置を備え、上記第２のメモリキャッシュはさらに、上記特定のキャッシュラインの上記第２のコピーを記憶するための第２のデータ記憶装置を備え、上記スプリットレベルキャッシュメモリシステムはさらに、上記整数装置が上記第１のメモリキャッシュに対して整数記憶操作を実行させるときに整数記憶操作を上記第２のメモリキャッシュに対してライトスルーで書き込み、上記特定のキャッシュラインの両方のピースにおける特定のワードがコヒーレントであるように上記特定のキャッシュラインの上記第１のコピーにおける特定のワードを修正するための手段を備えた請求項７記載のスプリットレベルキャッシュメモリシステム。９．上記第１のメモリキャッシュはさらに、上記第１のデータ記憶装置に接続されかつ上記第１のデータ記憶装置に記憶された上記特定のキャッシュラインの上記第１のコピーにおける各ワードに付加された唯一の有効ビットを有するマスクフィールドと、上記マスクフィールドに接続されかつ上記キャッシュラインの第２のコピーにおける同一の浮動小数点ワードが浮動小数点記憶操作によって修正されたときに上記特定のキャッシュラインの上記第１のコピーにおける浮動小数点ワードに付加された有効ビットをクリアする一方、整数ワードが整数記憶操作によって修正されたときに上記特定のキャッシュラインの上記第１のコピーにおける整数ワードに付加された有効ビットをセットするためのマスクビットクリア論理回路とを備えた請求項８記載のスプリットレベルキャッシュメモリシステム。１０．データプロセッサにおけるスプリットレベルキャッシュメモリシステムによって使用される整数データと浮動小数点データのコヒーレントな記憶のための方法であって、整数データとアドレスデータと浮動小数点データとを含む第１のセットのデータを第１のメモリキャッシュに記憶するステップと、浮動小数点装置を介して上記第１のセットのデータから上記浮動小数点データをアクセスするステップと、整数データとアドレスデータと浮動小数点データとを含みかつ上記第１のセットのデータのサブセットである第２のセットのデータを第２のメモリキャッシュに記憶するステップと、整数装置を介して、上記第２のセットのデータから上記整数データと上記アドレスデータをアクセスし、上記整数装置が上記第２のセットのデータ内でデータを見つけることができないときに、上記第１のセットのデータから上記整数データと上記アドレスデータをアクセスするステップと、上記整数装置がデータの上記第１の特定のワードを修正するときに、上記第２のセットのデータにおけるデータの第１の特定のワードに付加された有効ビットをセットするステップと、上記浮動小数点装置が上記第１のセットのデータにおけるデータの第２の特定のワードを修正するときに、上記第２のセットのデータにおけるデータの第２の特定のワードに付加された有効ビットをクリアするステップと、上記整数装置が整数記憶操作を上記第２のメモリキャッシュに対して実行させるときに、上記整数記憶操作によって修正された整数データとアドレスデータとが上記第１と第２のセットのデータの両方においてコヒーレントのままであるように、すべての整数記憶操作をライトスルーで上記第１のメモリキャッシュに対して書き込むステップとを含む方法。【図１】【図３】【図２】【図４】【図５】【図６】【図７】【図８】

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハフマン、ウィリアム・エイアメリカ合衆国95032カリフォルニア州ロス・ガトス、ロウズリーフ・レーン16205 番 (72)発明者ロッドマン、ポールアメリカ合衆国94306カリフォルニア州パロ・アルト、ウェーバーリー・ストリート 3204番 (72)発明者スカンロン、ヨセフ・ティーアメリカ合衆国94086カリフォルニア州サニーベイル、エス・フェアオークス・アベニュー、655番、アパートメントケイ− 209 (72)発明者タン、マン・キットアメリカ合衆国95035カリフォルニア州ミルピタス、ファームクレスト・ストリート2285番 (72)発明者チャバグリア、スティーブ・ジェイアメリカ合衆国05495バーモント州ウィリストン、ヴィレッジ・グロウブ８番

Claims

【特許請求の範囲】１．それぞれデータ入力ポートとデータ出力ポートとを有する整数装置と浮動小数点装置とを含み、仮想アドレスによってアクセスされかつデータプロセッサによって使用されるデータのすべてを保持する仮想メモリと、物理アドレスによりアクセスされかつ仮想メモリに保持されるデータのサブセットを保持する外部主メモリとを備え、上記整数装置は、上記仮想アドレスを発生するためのアドレス発生器と、仮想アドレスを物理アドレスに変換するためのトランスレータとを備えたデータプロセッサにおいて、上記整数装置に接続されたデータ出力ポートと、データ入力ポートと、上記仮想メモリの一部分を受信するように接続されたアドレス入力ポートとを有し、上記整数装置によって処理される整数データとアドレスデータとを記憶するための第１のメモリキャッシュと、データ入力ポートと、データ出力ポートと、上記物理アドレスを受信するように上記整数装置に接続されたアドレス入力ポートとを有し、上記整数装置によって処理される上記整数データと上記アドレスデータを記憶するとともに、浮動小数点データを記憶するための第２のメモリキャッシュと、上記第２のメモリキャッシュのデータ出力ポートと、上記第１のメモリキャッシュのデータ入力ポートと、浮動小数点装置のデータ入力とに接続され、上記第２のメモリキャッシュの整数データとアドレスデータとが上記整数装置によって処理するために要求されるときに、データを上記第２のメモリキャッシュから上記第１のメモリキャッシュに転送し、浮動小数点データが上記浮動小数点装置によって処理するために要求されるときに、上記第２のメモリキャッシュと上記浮動小数点装置との間でデータを転送するための第１のデータ転送手段と、浮動小数点装置のデータ出力ポートと、上記第２のメモリキャッシュのデータ入力ポートとに接続され、浮動小数点の記憶操作中に、上記浮動小数点装置から上記第２のメモリキャッシュにデータを転送するための第２のデータ転送手段と備えた改善されたスプリットレベルキャッシュメモリシステム。２．それぞれデータ入力ポートとデータ出力ポートとを有し単一のチップ上に実装された整数装置と浮動小数点装置とを含み、仮想アドレスによりアクセスされかつデータプロセッサによって使用されるデータのすべてを保持する仮想メモリと、物理アドレスによりアクセスされかつ上記仮想メモリに保持されるデータのサブセットを保持する外部主メモリとを備え、上記整数装置は、上記仮想アドレスを発生するためのアドレス発生器と、仮想アドレスを物理アドレスに変換するためのトランスレータとを含み、上記単一のチップ上に実装され、上記整数装置に接続されたデータ出力ポートと、データ入力ポートと、上記仮想メモリの一部を受信するように接続されたアドレス入力ポートとを有し、上記整数装置によって処理される整数データとアドレスデータとを記憶するための第１のメモリキャッシュと、単一のチップから分離され、データ入力ポートと、データ出力ポートと、上記物理アドレスを受信するように上記整数装置に接続されたアドレス入力ポートとを有し、上記整数装置によって処理される上記整数データと上記アドレスデータとを記憶するとともに、浮動小数点データを記憶するための第２のメモリキャッシュと、上記第２のメモリキャッシュのデータ出力ポートと、上記第１のメモリキャッシュのデータ入力ポートと、浮動小数点装置のデータ入力とに接続され、上記第２のメモリキャッシュの整数データとアドレスデータとが上記整数装置によって処理するために要求されるときに、上記第２のメモリキャッシュから上記第１のメモリキャッシュにデータを転送し、浮動小数点データが上記浮動小数点装置によって処理するために必要であるときに、上記第２のメモリキャッシュと上記浮動小数点装置の間でデータを転送するための第１のデータ転送手段と、浮動小数点装置のデータ出力ポートと、上記第２のメモリキャッシュのデータ入力ポートとに接続され、浮動小数点の記憶操作中に、上記浮動小数点装置から上記第２のメモリキャッシュにデータを転送するための第２のデータ転送手段とを備えた改善されたスプリットレベルキャッシュメモリシステム。３．各仮想アドレスと各物理アドレスは、インデックスフィールドとオフセットフィールドとを含み、特定のキャッシュラインの第１のコピーは上記第１のキャッシュメモリに記憶され、上記特定のキャッシュラインの第２のコピーは上記第２のキャッシュメモリに記憶され、上記特定のキャッシュラインは、整数データと、浮動小数点データとを含む複数のワードを含み、上記第１のメモリキャッシュはさらに、上記仮想アドレスの上記インデックスフィールドによってアクセスされた記憶位置において上記特定のキャッシュラインの上記第１のコピーを記憶するための第１のデータ記憶装置を含み、上記第２のメモリキャッシュはさらに、上記物理アドレスの上記インデックスフィールドによってアクセスされる記憶位置において上記特定のキャッシュラインの上記第２のコピーを記憶するための第２のデータ記憶装置を含み、上記スプリットレベルキャッシュはさらに、整数装置の記憶操作中に、上記特定のキャッシュラインの第１のコピーに含まれる整数データの特定のワードを修正するための手段と、上記第２のデータ転送手段に接続され、上記与えられたキャッシュラインにおける両方のコピーの特定のワードが一致するように、上記修正された特定のワードを、上記第２のデータ記憶装置に記憶された上記特定のキャッシュラインの第２のコピーにおける特定のワードにライトスルーで書き込むための手段とを備えた請求項２記載のスプリットレベルキャッシュ。４．上記スプリットレベルキャッシュはさらに、上記第１のデータ記憶装置に記憶された上記特定のキャッシュラインの上記第１のコピーにおける各ワードに有効ビットを付加するための手段と、上記キャッシュラインの第２のコピーにおける同一の浮動小数点ワードが浮動小数点の記憶操作によって修正されるときに、上記特定のキャッシュラインの上記第１のコピーにおける浮動小数点ワードに付加された上記有効ビットをリセットするための手段と、上記整数ワードが整数記憶操作によって修正されるときに、上記特定のキャッシュラインの上記第１のコピーにおける整数ワードに付加された上記有効ビットをセットするための手段とを備えた請求項３記載のスプリットレベルキャッシュ。５．上記物理アドレスは、タグフィールドと、インデックスフィールドとを含み、上記第２のキャッシュメモリは、データ記憶装置と、選択信号発生器とを含み、上記データ記憶装置は、Ｎ方向セット連想式の記憶装置であり、ここで、Ｎは２のべき乗に等しい整数であり、与えられたセットは、セット選択信号によって選択され、セットにおける与えられたキャッシュラインは、物理アドレスのインデックスフィールドによって選択され、上記選択信号発生器は、インデックスフィールドによってアクセスされたＮ個のタグフィールドを供給するためのタグ記憶装置を備え、各タグフィールドは上記データ記憶装置の複数のセットの１つに保持されたデータに対応し、各コンパレータが上記物理アドレスのタグフィールドを受信するように接続された第１の入力と、上記タグ記憶装置によって供給される上記タグフィールドの各１つを受信するように接続された第２の入力とを有し、複数のコンパレータ入力におけるタグフィールドが一致したときにセットされ、複数のコンパレータ入力におけるタグフィールドが一致しないときにリセットされる出力信号を有するＮ個のコンパレータと、上記複数のコンパレータからの複数の出力信号を受信するように接続され、上記コンパレータの複数の入力におけるタグフィールドが一致することを示す出力信号を有するコンパレータの位置を符号化する選択信号を発生するためのエンコーダ手段とを備えた請求項１記載のスプリットレベルキャッシュ。