JP3431878B2 - マルチスレッド・プロセッサの命令キャッシュ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にはデジタ
ル・データ処理に関し、特にデジタル・コンピュータ・
システムの処理装置に命令を提供する命令キャッシュに
関する。

【０００２】

【従来の技術】通常、現在のコンピュータ・システム
は、中央処理装置（ＣＰＵ）と、通信バスやメモリ等、
情報の保存、検索、転送に必要なハードウェアを含む。
また、入出力コントローラ、または記憶装置コントロー
ラ等、外部との通信に必要なハードウェアや、それらに
接続されるキーボード、モニタ、テープ・ドライブ、デ
ィスク・ドライブ、ネットワークに接続される通信ライ
ン等の装置も含まれる。システムの中心はＣＰＵであ
る。ＣＰＵは、コンピュータ・プログラムを構成する命
令を実行し、他のシステム要素の操作を指示する。

【０００３】コンピュータのハードウェアの観点から
は、ほとんどのシステムは基本的には同じように動作す
る。プロセッサは、算術、論理比較、データ移動等、一
定の単純な操作を実行できる。ただし各操作は極めて高
速に実行される。こらら単純な操作を多量に実行するこ
とをコンピュータに指示するプログラムがあるため、コ
ンピュータは何か高度なことを実行しているといった幻
想が生じる。コンピュータ・システムの新しい機能や機
能の向上とユーザが認めるものは、基本的には同じ単純
な操作であっても、より高速に実行することによって実
現される。従って、コンピュータ・システムの改良を続
けるには、そうしたシステムを更に高速にする必要があ
る。

【０００４】コンピュータ・システム全体の速度（"ス
ループット"ともいう）は、おおよそ単位時間に実行さ
れる操作の回数で測られる。概念上、考えられる限りの
改良の中で最も単純な改良は、様々な構成要素のクロッ
ク速度を上げることであり、特にプロセッサのクロック
速度を上げることである。例えば、全て２倍速く動作
し、他の点では全く同じように機能する場合、そのシス
テムは、あるタスクを半分の時間で実行することにな
る。初期のコンピュータ・プロセッサは、多くの個別要
素から構成されていて、構成要素を小型化し、要素数を
減らし、最終的にはプロセッサ全体を１つのチップ上の
集積回路とすることで、かなりの高速化が可能になっ
た。小型化によりプロセッサのクロック速度を上げるこ
とができ、その結果、システムが高速になった。

【０００５】集積回路により大幅な高速化が実現したに
もかかわらず、より高速なコンピュータ・システムに対
する需要は絶えることがない。ハードウェアの設計者
は、集積度を上げる（つまり１つのチップに集積する回
路数を増やす）、回路を更に小型化する等、様々な手法
により速度を更に改良しているが、物理的な小型化を無
制限に続けることができないことはわかっており、プロ
セッサのクロック速度を上げ続ける能力にも限度があ
る。そのような背景から、コンピュータ・システム全体
の速度を上げる他のアプローチに関心が集まっている。

【０００６】クロック速度を変えずに、システムのスル
ープットを改良することは、複数のプロセッサを使用す
れば可能である。集積回路チップに組み込まれる個々の
プロセッサのコストは高くないので、これは現実的な方
法である。複数のプロセッサを使用する潜在的なメリッ
トは確かにあるが、アーキテクチャ上の問題が生じる。
こうした問題を細かく調べるのでなければ、複数のＣＰ
Ｕを使用するか１つのＣＰＵにするかにかかわらず、個
々のＣＰＵの速度を改良する理由は未だに数多くあるこ
とがわかる。ＣＰＵのクロック速度が一定の場合、個々
のＣＰＵの速度を更に上げる、つまり１秒間に実行され
る操作の回数を増やすことは、１クロック・サイクル当
たりの操作の平均回数を増やすことによって可能であ
る。

【０００７】ＣＰＵ速度を上げるために、高性能プロセ
ッサを設計する際によく行われることは、命令のパイプ
ライン化、及びキャッシュ・メモリのレベルの採用であ
る。パイプライン命令が実行されると、前に発行された
命令が終了する前に後続の命令の実行を開始できる。キ
ャッシュ・メモリは、頻繁に使用されるデータや他のデ
ータをプロセッサの近くに記憶し、命令の実行をほとん
どの場合、メイン・メモリのフル・アクセス時間を待つ
ことなく継続できる。

【０００８】パイプラインは特定の状況下では機能しな
くなる。前にディスパッチされた命令の結果に依存する
命令で、まだ完了していない命令はパイプラインが機能
を停止する原因になることがある。例えば、必要なデー
タがキャッシュにない（つまりキャッシュ・ミス）ロー
ド／ストア命令に依存する命令は、データがキャッシュ
から使用できるようになるまで実行できない。必要なデ
ータを実行を続けるために必要なキャッシュに維持し、
高いヒット率、つまりデータ・リクエスト数に対してデ
ータをキャッシュからすぐ使用できる回数、は、特に大
きいデータ構造が関係する計算では無視できない。キャ
ッシュ・ミスが起こると、パイプラインが数サイクルの
間停止することがある。そのとき、データがほとんどの
時間使用できない場合、メモリ遅延の合計は大きな問題
になる。メイン・メモリに使用されるメモリ装置は高速
になっているが、そのようなメモリ・チップとハイエン
ド・プロセッサの間の速度ギャップはますます大きくな
っている。そのため、現在設計されているハイエンド・
プロセッサのかなりの実行時間が、キャッシュ・ミスの
解決を待つ時間として費やされている。

【０００９】プロセッサが何らかのイベントを待つ時
間、例えばパイプラインのリフィルやメモリからのデー
タ検索の時間を少なくすると、１クロック・サイクル当
たりの平均操作回数が増えることがわかる。この問題を
扱うアーキテクチャ上のイノベーションとして"マルチ
スレッド"処理がある。この手法では、作業負荷がスレ
ッドと呼ばれる独立した複数の実行可能な命令シーケン
スに分けられる。ＣＰＵは、どの瞬間でも、複数のスレ
ッドの状態を維持する。その結果、スレッドを切り替え
ることは比較的簡単であり高速に行われる。

【００１０】"マルチスレッド"という用語は、コンピュ
ータ・アーキテクチャの分野では、ソフトウェアの分野
の定義とは異なり、ソフトウェア分野では、１つのタス
クを、関連する複数のスレッドに更に細分することをい
う。アーキテクチャ上の定義では、スレッドは独立でも
よい。その２つの定義を区別するために"ハードウェア
・マルチスレッド"という用語もよく用いられる。ここ
では、ハードウェア・マルチスレッドの意味で"マルチ
スレッド"という用語を用いる。

【００１１】マルチスレッドの基本的な形式は２つあ
る。従来型の形式は"ファイン・グレイン・マルチスレ
ッド"ともいい、プロセッサがＮ個のスレッドを並列に
実行するために実行をサイクル・ベースでインタリーブ
する。これにより、１つのスレッド内での各命令の実行
にギャップが生じるので、命令パイプラインのリフィル
等、プロセッサが短い遅延イベントを待機する必要がな
くなる。もう１つのマルチスレッドは、"コース・グレ
イン・マルチスレッド"ともいい、キャッシュ・ミス
等、比較的長い遅延イベントがプロセッサにより検出さ
れるまで、１つのスレッドで複数の命令が順に実行され
る。

【００１２】通常、マルチスレッドでは、複数のスレッ
ドの状態を維持するために、スレッド毎にプロセッサ・
レジスタが複製される。例えば、PowerPC（商標）とし
て販売されているアーキテクチャを実装したプロセッサ
がマルチスレッドを実現する場合、プロセッサはＮ個の
スレッドを実行するためにＮ個の状態を維持する必要が
ある。従って、汎用レジスタ、浮動小数点レジスタ、条
件レジスタ、浮動小数点ステータス／制御レジスタ、カ
ウント・レジスタ、リンク・レジスタ、例外レジスタ、
保存／復元レジスタ、及び専用レジスタはＮ回複製され
る。また、セグメント・ルックアサイド・バッファなど
の特殊なバッファが複製されるか、各エントリにスレッ
ド番号のタグが付けられることがあり、タグが付けられ
ない場合は、スレッドの切り替え毎にフラッシュする必
要がある。また、相関レジスタ、戻りスタック等の分岐
予測メカニズムも複製する必要がある。

【００１３】普通、レベル１命令キャッシュ、レベル１
データ・キャッシュ、機能ユニット、実行ユニット等、
比較的大きいハードウェア構造は複製されない。他は全
て同じで比較的大きいハードウェア構造を複製すること
には、パフォーマンス上多少とも段階的、増分的なメリ
ットがあろう。ただし、そのようなアプローチでは、こ
うした増分的なメリットと所要ハードウェアを秤にかけ
る必要がある。キャッシュは、他の用途に充てることも
できるプロセッサ・チップ上のかなりの領域を消費す
る。従って、キャッシュのサイズ、及びキャッシュの数
と機能を慎重に選択する必要がある。

【００１４】高性能設計の場合、プロセッサ・チップに
はレベル１命令キャッシュ（Ｌ１Ｉキャッシュ）がよく
採用される。Ｌ１ Ｉキャッシュは、比較的短時間のう
ちに実行される可能性があるとみなされる命令を保持す
るためのキャッシュである。

【００１５】Ｌ１ Ｉキャッシュがマルチスレッドのプ
ロセッサに用いられると、また別の問題が生じる。Ｉキ
ャッシュは、高速なスレッド切り替えをスレッド間の過
度の競合なしにサポートする必要がある。競合を避ける
方法として、スレッド毎に個別のＩキャッシュが使用さ
れるが、その場合は、貴重なハードウェアが消費される
か、１つのスレッドに対する個々のキャッシュが過度に
小さくなる。スレッド間で過度の競合が発生することな
く、１つのＬ１ Ｉキャッシュを全てのスレッドが共有
するのが望ましい。また、キャッシュ・アクセス・メカ
ニズムにより、低速なアドレス変換メカニズムは可能な
限り使用しない方が都合が良い。

【００１６】Ｌ１ Ｉキャッシュの設計は、プロセッサ
の高速動作にとって大きな課題である。Ｉキャッシュの
ミス率が高い場合、アクセスが遅すぎる場合、別々のス
レッド間で競合が過度に発生する場合、またはキャッシ
ュのコヒーレンシを維持するのが困難な場合、プロセッ
サは、次の命令の実行を待つ時間を過度に費やすことに
なる。プロセッサの改良を継続するには、Ｌ１ Ｉキャ
ッシュがこうした課題に、特にマルチスレッド環境での
課題に効率よく応える必要がある。

【００１７】

【発明が解決しようとする課題】本発明の目的は、改良
されたプロセッサ装置を提供することである。

【００１８】本発明の他の目的は、マルチスレッド・プ
ロセッサに用いられる改良された命令キャッシュ装置を
提供することである。

【００１９】本発明の他の目的は、命令キャッシュにア
クセスするマルチスレッド・プロセッサのスレッド間の
競合を少なくすることである。

【００２０】

【課題を解決するための手段】マルチスレッド・プロセ
ッサは、全てのスレッドに共有されるレベル１命令キャ
ッシュ（Ｌ１ Ｉキャッシュ）を含む。Ｌ１ Ｉキャッ
シュは、ディレクトリ・アレイ及びキャッシュ済み命令
のアレイで構成され、アレイは、両方とも全てのスレッ
ドに共有され、所望の命令の有効アドレスからハッシュ
関数を構成することによりアクセスされる。ディレクト
リ・アレイの各エントリは、キャッシュ済み命令のアレ
イの対応するキャッシュ・ラインの実アドレスの少なく
とも一部を記憶する。そこから、キャッシュ内の命令の
完全な実アドレスを導くことができる。スレッド毎に独
立したライン・フィル・シーケンサが存在するので、１
つのスレッドのキャッシュ・ライン・フィル・リクエス
トを満足しながら、別のスレッドがキャッシュ・エント
リにアクセスでき、或いは実行中のスレッドに対してラ
インをプリフェッチできるようになる。

【００２１】好適実施例の場合、これらのアレイは複数
のセットに分けられ、セットはそれぞれ１つのエントリ
がハッシュ関数の各値に対応する（Ｎウェイ連想キャッ
シュ）。この例のプロセッサは、２つの独立したスレッ
ドの状態情報を維持し、命令キャッシュ・アレイは２つ
のセットに分けられる。ただし、スレッドとキャッシュ
連想性の数は変えてもよい。各スレッドが、ハッシュ値
は同じでも属するセットが異なるキャッシュ済み命令に
独立にアクセスできるので、異なるスレッド間の競合が
少なくなる。

【００２２】Ｉキャッシュは、好適には、メイン・メモ
リのアドレス変換テーブルのキャッシュとして機能する
有効／実アドレス・テーブル（EffectiveーtoーReal Addr
essTable、ＥＲＡＴ）を含む。ＥＲＡＴは、有効アドレ
ス部とこれに対応する実アドレス部のペアを含む。ＥＲ
ＡＴのエントリは、所望の命令の有効アドレスのハッシ
ュ関数でアクセスされる。ＥＲＡＴエントリの有効アド
レス部は、次に、所望の命令の有効アドレスと比較さ
れ、ＥＲＡＴヒットが確認される。対応する実アドレス
部は、ディレクトリ・アレイの実アドレス部と比較さ
れ、キャッシュ・ヒットが確認される。

【００２３】ライン・フィル・シーケンサは、好適に
は、キャッシュ・ミスに応答して動作する。その際、要
求された有効アドレスのＥＲＡＴエントリが存在する
（ＥＲＡＴヒット）。その場合、ＥＲＡＴの有効アドレ
スと情報から所望の命令の完全実アドレスを構成できる
ので、メイン・メモリの低速なアドレス変換メカニズム
にアクセスする必要はなくなる。ライン・フィル・シー
ケンサは、構成された実アドレスを使ってメモリに直接
アクセスする。

【００２４】スレッド毎に独立したライン・フィル・シ
ーケンサがあるので、スレッドは互いに待機することな
く、キャッシュ・フィル・リクエストを独立に満足する
ことができる。また、Ｉキャッシュのインデックスは、
エントリに対応する実ページ番号を記憶するので、キャ
ッシュのコヒーレンシが簡素化される。更に、ＥＲＡＴ
を使用して有効ページ番号と実ページ番号を関連付ける
と、多くの場合、低速なメモリ変換メカニズムにアクセ
スする必要がなくなる。そして、キャッシュのＮウェイ
連想性により、全てのスレッドが、スレッドの過度の競
合なしに共通のキャッシュを使用できる。

【００２５】

【発明の実施の形態】図１は、本発明の好適実施例に従
った、命令キャッシュ・アーキテクチャを採用した単一
ＣＰＵのコンピュータ・システム１００の主なハードウ
ェア構成要素を示す。命令を処理するＣＰＵ１０１は、
独立した内部レベル１命令キャッシュ１０６（Ｌ１ Ｉ
キャッシュ）とレベル１データ・キャッシュ１０７（Ｌ
１ Ｄキャッシュ）を含む。Ｌ１ Ｉキャッシュ１０６
は、ＣＰＵ１０１により実行される命令を記憶する。Ｌ
１ Ｄキャッシュは、ＣＰＵ１０１により処理される、
命令以外のデータを記憶する。ＣＰＵ１０１はレベル２
キャッシュ（Ｌ２キャッシュ）１０８に接続され、Ｌ２
キャッシュ１０８は、命令、データの両方を保持するた
めに使用される。メモリ・バス１０９は、一方のＬ２キ
ャッシュ１０８またはＣＰＵ１０１と、他方のメイン・
メモリ１０２の間でデータを転送する。ＣＰＵ１０１、
Ｌ２キャッシュ１０８、及びメイン・メモリ１０２はま
た、バス・インタフェース１０５を介してシステム・バ
ス１１０と通信する。様々なＩ／Ｏ処理装置（ＩＯＰ）
１１１乃至１１５がシステム・バス１１０に接続され、
直接アクセス記憶装置（ＤＡＳＤ）、テープ・ドライ
ブ、ワークステーション、プリンタ、離れた装置や他の
コンピュータ・システムと通信するリモート通信ライン
等、様々な記憶装置やＩ／Ｏ装置との通信をサポートす
る。

【００２６】図１は、システム１００の主な構成要素を
概念的に示すものであり、そのような要素の数やタイプ
は必ずしも一定ではない。特に、システム１００には複
数のＣＰＵを使用できる。そのようなマルチＣＰＵシス
テムを図２に示す。図２のシステムは、４つのＣＰＵ、
１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄを備え、ＣＰ
ＵそれぞれにＬ１ Ｉキャッシュ１０６Ａ、１０６Ｂ、
１０６Ｃ、１０６Ｄ、及びＬ１ Ｄキャッシュ１０７
Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄがある。また、独立
したＬ２キャッシュ１０８Ａ、１０８Ｂ、１０８Ｃ、１
０８Ｄが各ＣＰＵに関連付けられる。

【００２７】好適実施例では、各ＣＰＵが２つのスレッ
ドの状態を維持することができ、ある遅延イベントで実
行をスレッド間で切り替える。つまり、ＣＰＵは１つの
スレッド（アクティブ・スレッド）を、ＣＰＵが待機せ
ざるを得ないような何らかの遅延イベントが検出される
まで実行する（コース・グレイン・マルチスレッドの１
形態）。ただし、本発明は、各ＣＰＵのスレッド状態の
数を変えて実施でき、また、各スレッドからの命令の実
行をサイクル・ベースでインタリーブする（ファイン・
グレイン・マルチスレッド）か、他の基準によりスレッ
ドを切り替えることも可能である。

【００２８】図３は、ＣＰＵ１０１の主な構成要素の図
である。ＣＰＵ１０１は、好適実施例に従って、図１乃
至図３よりも詳しく示してある。この例で、図３の構成
要素は、１つの半導体チップに集積される。ＣＰＵ１０
１は、命令ユニット部２０１、実行ユニット部２１１、
及び記憶制御部２２１を含む。一般に、命令ユニット２
０１はＬ１ Ｉキャッシュ１０６から命令を取得し、命
令をデコードして実行する操作を決定し、分岐条件を判
別してプログラムの流れを制御する。実行ユニット２１
１は、レジスタのデータに対して算術演算や論理演算を
行い、データをロードまたは記憶する。記憶制御装置２
２１は、Ｌ１データ・キャッシュのデータにアクセスす
るか、または命令やデータをフェッチまたは記憶する必
要のあるＣＰＵの外部のメモリまたはインタフェースを
とる。

【００２９】命令ユニット２０１は、分岐ユニット２０
２、バッファ２０３、２０４、２０５、及びデコード／
ディスパッチ・ユニット２０６を含む。Ｌ１ Ｉキャッ
シュ１０６からの命令は、Ｌ１ Ｉキャッシュ命令バス
２３２から３つのバッファの１つにロードされる。順次
バッファ２０３は、１６の命令を現在の実行シーケンス
で記憶する。分岐バッファ２０５は、分岐先からの８つ
の命令を記憶する。これらは、分岐が行われる場合に
は、分岐評価の前にバッファ２０５に投機的にロードさ
れる。スレッド切り替えバッファ２０４は、アクティブ
ではないスレッドの８つの命令を記憶する。現在アクテ
ィブなスレッドからアクティブではないスレッドへの切
り替えが必要な場合、これらの命令はすぐに使用でき
る。デコード／ディスパッチ・ユニット２０６は、バッ
ファの１つから実行される現在の命令を受け取り、デコ
ードして、実行される操作または分岐条件を確認する。
分岐ユニット２０２は、分岐条件を評価してプログラム
の流れを制御し、Ｌ１ Ｉキャッシュ・アドレス・バス
２３１の所望の命令の有効アドレスを送ることによっ
て、Ｌ１ Ｉキャッシュ１０６からバッファをリフィル
する。

【００３０】実行ユニット２１１は、Ｓパイプ２１３、
Ｍパイプ２１４、Ｒパイプ２１５、及び汎用レジスタ２
１７のバンクを含む。レジスタ２１７は２セットに分け
られ、それぞれ各スレッドに対応する。Ｒパイプ２１５
は、単純整数の算術やロジックの機能の一部を実行する
パイプライン演算装置である。Ｍパイプ２１４は、比較
的大きい操作とロジックの機能セットを実行するパイプ
ライン演算装置である。Ｓパイプ２１３は、ロードとス
トアを実行するパイプライン装置である。浮動小数点ユ
ニット（ＦＰＵ）２１２とこれに関連する浮動小数点レ
ジスタ２１６は、通常は数サイクルを必要とする複雑な
浮動小数点演算に使用される。浮動小数点レジスタ２１
６は、汎用レジスタ２１７と同様、それぞれ各スレッド
に対応する２セットに分けられる。

【００３１】記憶制御装置２２１は、メモリ管理装置２
２２、Ｌ２キャッシュ・ディレクトリ２２３、Ｌ２キャ
ッシュ・インタフェース２２４、Ｌ１データ・キャッシ
ュ１０７、メモリ・バス・インタフェース２２５を含
む。Ｌ１ Ｄキャッシュは（命令ではなく）データに使
用されるオンチップ・キャッシュである。Ｌ２キャッシ
ュ・ディレクトリ２２３は、Ｌ２キャッシュ１０８の内
容のディレクトリである。Ｌ２キャッシュ・インタフェ
ース２２４は、Ｌ２キャッシュ１０８との間で直接デー
タ転送を処理する。メモリ・バス・インタフェース２２
５は、メモリ・バス１０９のデータ転送を処理する。メ
モリ・バス１０９のデータ転送は、メイン・メモリ１０
２や、他のＣＰＵに関連付けられたＬ２キャッシュ・ユ
ニットに対する転送等である。メモリ管理装置２２２
は、様々なユニットへのデータ・アクセスをルーティン
グする役割を持つ。例えば、Ｓパイプ２１３がロード・
コマンドを処理するときに、データをレジスタにロード
する必要があると、メモリ管理装置はデータをＬ１ Ｄ
キャッシュ１０７、Ｌ２キャッシュ１０８、またはメイ
ン・メモリ１０２からフェッチすることができる。メモ
リ管理装置２２２は、データをどこから取得するかを決
定する。Ｌ１ Ｄキャッシュ１０７は、Ｌ２キャッシュ
・ディレクトリ２２３と同様に直接アクセスできるの
で、ユニット２２２は、データがＬ１ Ｄキャッシュ１
０７にあるか、Ｌ２キャッシュ１０８にあるか確認する
ことができる。データがオンチップのＬ１ Ｄキャッシ
ュ１０７にもＬ２キャッシュ１０８にもない場合は、メ
モリ・インタフェース２２５を使ってメモリ・バス１０
９からフェッチされる。

【００３２】ＣＰＵの様々な構成要素について説明して
いるが、好適実施例のＣＰＵには、ここに示していない
多くの要素を使用でき、それらは、本発明の理解に不可
欠ではない。例えば、通常の設計では、専用レジスタを
追加する必要があるが、それらのいくつかはスレッド毎
に複製する必要がある。ＣＰＵ１０１内の構成要素の
数、タイプ、配置は一定でなくてもよい。例えば、バッ
ファとキャッシュの数と構成、実行ユニット・パイプラ
インの数と機能、レジスタを構成するアレイやセット等
は変更可能であり、専用浮動小数点処理ハードウェアは
使用してもしなくてもよい。

【００３３】命令ユニット２０１は、理想的には、デコ
ード／ディスパッチ・ユニット２０６でのデコードと、
実行ユニット２１１による実行を目的に一定の命令スト
リームを提供する。Ｌ１ Ｉキャッシュ１０６は、アク
セス・リクエストに対して最小限の遅延時間で応答する
必要がある。要求された命令が実際にＬ１ Ｉキャッシ
ュにあるとき、デコード／ディスパッチ・ユニット２０
６が待機する必要なしに、応答し、対応するバッファを
埋めることができなければならない。Ｌ１ Ｉキャッシ
ュが応答できない（つまり、要求された命令がＬ１ Ｉ
キャッシュにない）ときは、キャッシュ・フィル・バス
２３３を介したメモリ管理装置２２２までの比較的長い
パスを取る必要がある。その場合、命令は、Ｌ２キャッ
シュ１０８から、メイン・メモリ１０２から、また可能
ならディスクや他の記憶装置から取得できる。また、シ
ステム１００に複数のプロセッサがある場合、命令は、
他のプロセッサのＬ２キャッシュから取得することも可
能である。いずれの場合についても、離れた場所から命
令をフェッチするときの遅延時間により、命令ユニット
２０１がスレッドを切り替えることがある。つまり、ア
クティブなスレッドはアクティブでなくなり、前にアク
ティブでなかったスレッドはアクティブになり、命令ユ
ニット２０１は、スレッド切り替えバッファ２０４に保
持された、前にアクティブでなかったスレッドの命令の
処理を開始する。

【００３４】図４は、好適実施例に従ったＬ１ Ｉキャ
ッシュ１０６の主な構成要素を、図１、図２よりも詳し
く示す。Ｌ１ Ｉキャッシュ１０６は、有効／実アドレ
ス・テーブル（ＥＲＡＴ）３０１、Ｉキャッシュ・ディ
レクトリ・アレイ３０２、Ｉキャッシュ命令アレイ３０
３を含む。Ｉキャッシュ命令アレイ３０３は、実行のた
め命令ユニット２０１に送られる実際の命令を記憶す
る。Ｉキャッシュ・ディレクトリ・アレイ３０２は、命
令アレイ３０３を管理するため、特に所望の命令が実際
に命令アレイ３０３にあるかどうかを確認するため、実
ページ番号、有効ビット等の情報の集合を記憶する。Ｅ
ＲＡＴ３０１は、有効ページ番号と実ページ番号のペア
を記憶し、有効アドレスを実アドレスに関連付けるため
に使用される。

【００３５】好適実施例のＣＰＵ１０１は、図１１にロ
ジックを示す通り、複数のアドレス変換レベルをサポー
トする。基本的なアドレス指定構造体は、有効アドレス
８０１、仮想アドレス８０２、実アドレス８０３の３つ
である。"有効アドレス"は、命令を参照するために命令
ユニット２０１により生成されるアドレスをいう。つま
り、これは、ユーザの実行可能コードの観点から見たア
ドレスである。有効アドレスは、従来の様々な方法で生
成できる。例えば、専用レジスタの上位アドレス・ビッ
ト（新しいタスクの実行開始時等、頻繁には変化しな
い）と、命令からの下位アドレス・ビットの連結、汎用
レジスタのアドレスから計算されたオフセット、現在実
行中の命令からのオフセット等として生成される。この
実施例の有効アドレスは、６４ビットで０乃至６３の番
号が付けられる（０は最上位ビット）。"仮想アドレス"
は、異なるユーザのアドレス空間を分離するために用い
られるオペレーティング・システムの構造体である。つ
まり、各ユーザが、有効アドレスの全範囲を参照できる
場合、競合を避けるために、異なるユーザの有効アドレ
ス空間を、比較的大きい仮想アドレス空間にマップする
必要がある。仮想アドレスは、レジスタに記憶されると
いう意味で物理的実体ではなく、５２ビットの仮想セグ
メントＩＤ ８１４と有効アドレスの下位２８ビットを
連結して得られる計８０ビットの論理構造である。"実
アドレス"は、命令が記憶されるメモリ１０２の物理的
位置をいう。実アドレスは４０ビットで、２４乃至６３
の番号が付けられる（２４は最上位ビット）。

【００３６】図１１に示すように、有効アドレス８０１
は、３６ビットの有効セグメントＩＤ８１１、１６ビッ
トのページ番号８１２、１２ビットのバイト・インデッ
クス８１３を含み、有効セグメントＩＤは最上位ビット
位置を占める。仮想アドレス８０２は、３６ビット有効
セグメントＩＤ８１１を５２ビット仮想セグメントＩＤ
８１４にマップし、得られる仮想セグメントＩＤ８１４
をページ番号８１２とバイト・インデックス８１３に連
結することによって、有効アドレスから構成される。実
アドレス８０３は、仮想セグメントＩＤ８１４とページ
番号８１２を５２ビット実ページ番号８１５にマップ
し、実ページ番号をバイト・インデックス８１３と連結
することで、仮想アドレスから導かれる。メイン・メモ
リのページは４Ｋ（つまり２12）バイトなので、バイト
・インデックス８１３（最下位の１２アドレス・ビッ
ト）は、ページ内のアドレスを指定し、そのアドレスが
有効アドレス、仮想アドレス、または実アドレスかどう
かにかかわらず同じである。上位ビットはページを指定
し、従って、"有効ページ番号"または"実ページ番号"と
も呼ばれる。

【００３７】コンピュータ・システム１００には、ＣＰ
Ｕ１０１により生成される有効アドレスをメモリ１０２
の実アドレスに変換するアドレス変換メカニズムがあ
る。このアドレス変換メカニズムは、有効セグメントＩ
Ｄ８１１を仮想セグメントＩＤ８１４にマップするセグ
メント・テーブル・メカニズム８２１と、仮想セグメン
トＩＤ８１４とページ番号８１２を実ページ番号８１５
にマップするページ・テーブル・メカニズム８２２を含
む。これらのメカニズムは、図１１では便宜上シングル
・エンティティとして示しているが、実際にはレベルの
異なる複数のテーブルやレジスタを含む。つまり完全な
ページ・テーブルと完全なセグメント・テーブルがメイ
ン・メモリ１０２にあり、これらのテーブルの比較的小
さい様々なデータ・キャッシュ部は、ＣＰＵ１０１自体
またはＬ２キャッシュに記憶される。また、一定の条件
下で有効アドレスから実アドレスに直接変換する変換メ
カニズムもある（図示せず）。

【００３８】ＣＰＵ１０１は、図１１のようにアドレス
変換をサポートするが、より簡単なアドレス指定もサポ
ートする。具体的には、好適実施例のＣＰＵ１０１
は、"タグ・アクティブ"・モードまたは"タグ非アクテ
ィブ"・モードのいずれかで動作する。モードが異なる
のは、アドレス指定の違いを示し、サポートするオペレ
ーティング・システムも異なる。マシン状態レジスタ
（専用レジスタ）のビットは、現在の動作モードを記録
する。上に述べた完全アドレス指定変換は"タグ非アク
ティブ"・モードで使用される。"タグ・アクティブ"・
モードでは、有効アドレスは仮想アドレスと同じである
（つまり、有効セグメントＩＤ８１１は、ルックアップ
なしに仮想セグメントＩＤ８１３に直接マップされるの
で、仮想セグメントＩＤの上位１６ビットは常に０であ
る）。ＣＰＵ１０１はまた、有効＝実アドレスのアドレ
ス指定モードでも動作する（後述）。

【００３９】有効アドレスから実アドレスへの変換に
は、複数のレベルのテーブル・ルックアップが必要であ
る。更にアドレス変換メカニズムの各部は、ＣＰＵチッ
プから離れたところに位置し、メモリ１０２に関連付け
られるのでこのメカニズムへのアクセスは、オンチップ
のキャッシュ・メモリへのアクセスよりかなり遅い。Ｅ
ＲＡＴ３０１は、アドレス変換メカニズムにより維持さ
れる情報の一部を記憶し、有効アドレスを実アドレスに
マップするので、ほとんどの場合、アドレス変換メカニ
ズムにアクセスする必要なしに、Ｌ１ Ｉキャッシュ内
で有効アドレスと実アドレスの関連付けを高速に行える
小さいキャッシュと考えることができる。

【００４０】命令ユニット２０１が、Ｉキャッシュ１０
６に命令を要求し、要求された命令の有効アドレスを提
供するとき、Ｉキャッシュは、要求された命令が実際に
キャッシュにあるかどうかを高速に判定し、存在する場
合は命令を返し、存在しない場合は命令をどこかから
（Ｌ２キャッシュ、メイン・メモリ等）取得する処理を
開始する必要がある。通常の場合、命令は実際にＬ１
Ｉキャッシュ１０６にあり、図４に示すように、Ｉキャ
ッシュ内で以下の処理が並行して発生する。 ａ）命令装置２０１からの有効アドレスにより、ＥＲＡ
Ｔ３０１のエントリがアクセスされ、有効ページ番号と
これに関連する実ページ番号が導かれる。 ｂ）命令装置２０１からの有効アドレスにより、ディレ
クトリ・アレイ３０２のエントリがアクセスされ、実ペ
ージ番号のペアが導かれる。 ｃ）命令装置２０１からの有効アドレスにより、命令ア
レイ３０３のエントリがアクセスされ、命令を含むキャ
ッシュ・ラインのペアが導かれる。

【００４１】前記のいずれの場合でも、ＥＲＡＴ３１
０、ディレクトリ・アレイ３０２、命令アレイ３０３の
いずれか１つへの入力は、これらの構成要素のうち他の
いずれか１つの出力に依存しないので、前記の処理はい
ずれも、開始する前に他の完了を待機する必要がない。
次に、ＥＲＡＴ３０１、ディレクトリ・アレイ３０２、
命令アレイ３０３の出力は以下のように処理される。

【００４２】ａ）ＥＲＡＴ３０１からの有効ページ番号
が、比較器３０４で、命令装置２０１からの有効アドレ
スの同じアドレス・ビットと比較される。一致する場合
はＥＲＡＴ"ヒット"がある。 ｂ）ＥＲＡＴ３０１からの実ページ番号が、比較器３０
５、３０６で、ディレクトリ・アレイ３０２からの実ペ
ージ番号それぞれと比較される。いずれかが一致する場
合、また、ＥＲＡＴヒットがある場合、Ｉキャッシュ
・"ヒット"がある。つまり要求された命令は実際にＩキ
ャッシュ１０６に、具体的には命令アレイ３０３にあ
る。 ｃ）ＥＲＡＴ３０１とディレクトリ・アレイ３０２から
の実ページ番号の比較の出力により、命令アレイ３０３
からのキャッシュ・ラインのペアのうち、所望の命令の
あるペアが選択される（選択マルチプレクサ３０７を使
用）。

【００４３】これらの処理を並行して実行することで、
所望の命令が実際にＩキャッシュにある場合の遅延が最
小になる。所望の命令がＩキャッシュにあるかどうかに
かかわらず、命令装置２０１へのＩキャッシュの出力に
データが多少とも存在する。独立したＩキャッシュ・ヒ
ット信号により、出力データに実際に所望の命令がある
ことが命令装置２０１に示される。Ｉキャッシュ・ヒッ
ト信号がないとき、命令装置２０１は出力データを無視
する。キャッシュ・ミスの場合にＩキャッシュ１０６に
より実行される処理については後述する。

【００４４】図５、図６は、ＥＲＡＴ３０１とこれに関
連する制御構造を詳しく示す。ＥＲＡＴ３０１は８２ビ
ット×１２８アレイである（つまり１２８のエントリが
あり、各エントリは８２ビットである）。ＥＲＡＴエン
トリはそれぞれ、有効アドレスの一部（ビット０乃至４
６）、実アドレスの一部（ビット２４乃至５１）、及び
追加ビットを含む（後述）。

【００４５】ＥＲＡＴ３０１は、制御ラインと共に、有
効アドレス（ＥＡ）のビット４５乃至５１のハッシュ関
数を構成することによってアクセスされる。制御ライン
は、マルチスレッドがアクティブかどうかを示す（好適
実施例のＣＰＵ設計では、マルチスレッドをオフにする
ことができる）マルチスレッド制御ライン（ＭＴ）と、
２つのスレッドのどちらがアクティブかを示すアクティ
ブ・スレッド・ライン（ＡｃｔＴ）の２つである。ハッ
シュ関数は以下の通りである。

【数１】

【００４６】これは７ビット関数で、ＥＲＡＴの１２８
エントリを指定するには充分である。選択ロジック４０
１は、前記のハッシュ関数に従って対応するＥＲＡＴエ
ントリを選択する。

【００４７】比較器３０４は、命令装置２０１により生
成される有効アドレスのビット０乃至４６を、選択され
たＥＲＡＴエントリの有効アドレス部と比較する。命令
装置２０１からの有効アドレスのビット４７乃至５１
は、ハッシュ関数を構成するために用いられたので、ビ
ット０乃至４６が一致すると、アドレスの完全有効ペー
ジ番号部、つまりビット０乃至５１の一致を保証するに
は充分である。これら２つのアドレス部の一致は、ＥＲ
ＡＴの実ページ番号（ＲＡ２４：５１）が、実際には、
命令装置２０１により指定される有効アドレスのページ
番号（ＥＡ０：５１）に対応する実ページ番号であるこ
とを意味する。そのため、ＥＲＡＴエントリに記憶され
た有効アドレス部は、厳密な意味ではなく有効ページ番
号と呼ばれることもある。ただし、好適実施例では、有
効ページ番号のビット０乃至４６しか含まれない。

【００４８】ＣＰＵ１０１は、場合によっては、有効＝
実モード（Ｅ＝Ｒ）等と表記される特別なアドレス指定
モードで動作する。このモードで動作しているとき、命
令装置２０１により生成される有効アドレスの下位４０
ビット（つまりＥＡ２４：６３）は実アドレス（ＲＡ２
４：６３）と同じである。通常このモードは、同じ実ア
ドレス位置に常に記憶される場合は比較的効率的に働く
低レベルのオペレーティング・システム機能用に予約さ
れている。図５、図６に示すように、制御ラインＥ＝Ｒ
がアクティブなとき、ＥＲＡＴ３０１は効果的にバイパ
スされる。つまり、選択マルチプレクサ４０２は、Ｅ＝
Ｒが偽のとき、選択されたＥＲＡＴエントリからＲＡ２
４：５１を実ページ番号（ＲＰＮ）として選択し、Ｅ＝
Ｒが真のときは、命令装置２０１からＥＡ２４：５１を
選択する。また、Ｅ＝Ｒが真なら、比較器３０４の比較
結果にかかわらず、ＥＲＡＴはヒットとみなされる。

【００４９】ＥＲＡＴは、先に図８とあわせて述べたア
ドレス変換メカニズムを効果的にバイパスするので、通
常のアドレス変換メカニズムに含まれるアクセス制御情
報を一部複製する。つまり有効アドレスから実アドレス
への変換は、通常は、セグメント・テーブル・メカニズ
ム８２１、ページ・テーブル・メカニズム８２２等に含
まれる追加情報によりアクセス権を確認する。ＥＲＡＴ
３０１は、この情報の一部をキャッシュして、これらア
ドレス変換メカニズムを参照する必要をなくす。ＥＲＡ
Ｔの動作について詳しくは、１９９７年１１月１０日付
米国特許出願第０８／９６６７０６号、"Effective-To-
Real Address Cache Managing Apparatus and Method"
を参照されたい。

【００５０】ＥＲＡＴエントリは、パリティ・ビット、
保護ビット、アクセス制御ビットを含む。特にＥＲＡＴ
エントリはそれぞれ、キャッシュ禁止ビット、問題状態
ビット、アクセス制御ビットを含む。また、個別アレイ
４０３（１ビット×１２８）は、各ＥＲＡＴエントリに
関連付けられる１つの有効ビットを含む。更に、タグ・
モード・ビットのペアが個別レジスタ４０４に記憶され
る。アレイ４０３からの有効ビットは、対応するＥＲＡ
Ｔエントリが有効かどうかを記録する。様々な条件によ
り、プロセッサ・ロジック（図示せず）が有効ビットを
リセットする結果、対応するＥＲＡＴエントリへの後の
アクセスによってエントリが再ロードされる。キャッシ
ュ禁止ビットは、要求された命令をＩキャッシュ命令ア
レイ３０３に書込むことを禁止するために用いられる。
つまり、アドレス範囲には、ＥＲＡＴのエントリが含ま
れることがあるが、このアドレス範囲でＩキャッシュに
命令をキャッシュすることを避けたい場合がある。その
場合、このアドレス範囲の命令に対するリクエストによ
って、ライン・フィル・シーケンス・ロジック（後述）
が要求された命令を取得するが、命令はアレイ３０３に
書込まれない（ディレクトリ・アレイ３０２が更新され
ることもない）。問題状態ビットは、ＥＲＡＴエントリ
がロードされる時点で、実行中のスレッド（つまりスー
パバイザかユーザ）の"問題状態"を記録する。スーパバ
イザ状態で実行中のスレッドは、一般には、問題状態の
スレッドよりもアクセス権が大きい。ある状態でＥＲＡ
Ｔエントリがロードされた場合、問題状態はその後に変
更され、現在実行中のスレッドは、ＥＲＡＴエントリの
範囲のアドレスにはアクセスできない恐れが生じ、この
情報は、ＥＲＡＴがアクセスされるときに確認する必要
がある。アクセス制御ビットはまた、ＥＲＡＴエントリ
がロードされた時点でアクセス情報を記録し、また、ア
クセスの時点でチェックされる。タグ・モード・ビット
４０４は、プロセッサのタグ・モード（タグ・アクティ
ブかタグ非アクティブ）を、ＥＲＡＴがロードされたと
き記録する。ＥＲＡＴの各半分（６４エントリ）にタグ
・モード・ビット１つが関連付けられる。これはＥＲＡ
Ｔ ＨＡＳＨ関数の０ビットを使って選択される。タグ
・モードは、有効アドレスの解釈に影響を与えるので、
タグ・モードの変更はつまり、ＥＲＡＴエントリの実ペ
ージ番号が信頼できるとみなされないことを意味する。
タグ・モードは、変更される場合は、あまり頻繁には変
更されないと想定される。従って、変更が検出された場
合、ＥＲＡＴの対応する半分の全てのエントリが無効と
マークされ、最終的には再ロードされる。

【００５１】ＥＲＡＴロジック４０５は、セレクタ３０
４の出力、有効＝実モード、先に述べた様々なビット、
及びＣＰＵのマシン状態レジスタ（図示せず）のビット
をもとに、選択マルチプレクサのＲＰＮ出力の使用状態
とＥＲＡＴのメンテナンスを制御する信号を生成する。
特に、ロジック４０５は、ＥＲＡＴヒット信号４１０、
保護例外信号４１１、ＥＲＡＴミス信号４１２、及びキ
ャッシュ禁止信号４１３を生成する。

【００５２】ＥＲＡＴヒット信号４１０は、選択マルチ
プレクサ４０２のＲＰＮ出力が、要求された有効アドレ
スに対応する真の実ページ番号として使用できることを
示す。この信号は、有効＝実のとき（ＥＲＡＴをバイパ
ス）、または比較器３０４が一致を検出し、保護例外が
なく、ＥＲＡＴミスを強制する特定条件がないときは、
アクティブである。これは以下のロジックで表せる。

【００５３】Ｍａｔｃｈ＿３０４は、比較器３０４から
の信号で命令装置２０１からのＥＡ０：４６がＥＲＡＴ
エントリのＥＡ０：４６と一致することを示し、Ｖａｌ
ｉｄはアレイ４０３からの有効ビットの値である。

【数２】

【００５４】保護例外信号４１１は、ＥＲＡＴエントリ
は有効なデータを含むが、現在実行中のプロセスは所望
の命令へのアクセスを許可されないことを示す。ＥＲＡ
Ｔミス信号４１２は、要求されたＥＲＡＴエントリに所
望の実ページ番号がないか、または信頼できるとみなさ
れないことを示し、いずれの場合も、ＥＲＡＴエントリ
を再ロードする必要がある。キャッシュ禁止信号４１３
は、要求された命令が命令アレイ３０３にキャッシュさ
れるのを防ぐ。これらの信号は以下のロジックで導かれ
る。

【数３】

【００５５】ここで、 ＥＲＡＴ（Ｐｒ）はＥＲＡＴエントリからの問題状態ビ
ット ＥＲＡＴ（ＡＣ）はＥＲＡＴエントリからのアクセス制
御ビット ＥＲＡＴ（ＣＩ）はＥＲＡＴエントリからのキャッシュ
禁止ビット ＭＳＲ（ＴＡ）はマシン状態レジスタからのタグ・アク
ティブ・ビット ＭＳＲ（Ｕｓ）はマシン状態レジスタからのユーザ状態
ビット Ｔａｇ＿４０４はレジスタ４０４からの選択済みタグ・
ビット

【００５６】図７は、Ｉキャッシュ・ディレクトリ・ア
レイ３０２とこれに関連する制御構造を詳しく示す。Ｉ
キャッシュ・ディレクトリ・アレイは、実ページ番号と
特定の制御ビットを保持する６６ビット×５１２アレイ
５０２と、ＭＲＵ（most-recently-used）ビットを記憶
する１ビット×５１２アレイ５０３を含む。アレイ５０
２及び５０３は物理的に独立しているが、論理的には１
つのアレイとして扱える。アレイ５０２は、論理的に２
セットに分けられる。各アレイ・エントリの最初の３３
ビットは最初のセット（セット０）に属し、各エントリ
の最後の３３ビットは第２セット（セット１）に属す
る。アレイ５０２の各エントリは、セット０に対応する
２８ビットの実ページ番号（つまり実アドレス・ビット
２４乃至５１）、セット０の４つの有効ビット、セット
０のパリティ・ビット、セット１の２８ビットの実ペー
ジ番号、セット１の４つの有効ビット、及びセット１の
パリティ・ビットを含む。

【００５７】図８は、Ｉキャッシュ命令アレイ３０３と
これに関連する制御構造を詳しく示す。Ｉキャッシュ命
令アレイ３０３は、６４バイト×２０４８アレイを含
み、これは、ディレクトリ・アレイ５０２と同様、論理
的に２つのセットに分けられる。各アレイ・エントリの
最初の３２バイトはセット０に属し、残り３２バイトは
セット１に属する。命令アレイ３０３の各エントリは、
セット０に対応しプロセッサで実行できる８つの命令
（それぞれ４バイト）と、セット１に対応しプロセッサ
で実行できる８つの命令（それぞれ４バイト）を含む。

【００５８】ディレクトリ・アレイ５０２の各エントリ
は、命令アレイ３０３の４つのエントリで構成される連
続したグループに関連付けられる。１つのセット（セッ
ト０または１）に含まれる４エントリのこの連続グルー
プは、キャッシュ・ラインと呼ばれ、いずれかのセット
に含まれるシングル・エントリはキャッシュ・サブライ
ンと呼ばれる。選択ロジック６０１は、各エントリ（つ
まり、キャッシュ・サブラインのペアで、セット０、及
びセット１それぞれから１つ）に独立にアクセスできる
が、各キャッシュ・ラインまたは４つのサブラインのグ
ループに対応する、ディレクトリ・アレイ５０２の実ペ
ージ番号は１つだけである。そのため、キャッシュ・ラ
インを構成する４つのキャッシュ・サブラインは、１回
のキャッシュ・ライン・フィル動作でグループとして埋
められる（後述）。

【００５９】好適実施例では、命令アレイ３０３のキャ
ッシュ・ラインは、１２８バイトを含み、キャッシュ・
ラインの空間内でバイトを指定するために７アドレス・
ビット（アドレス・ビット５７乃至６３）を必要とす
る。アドレス・ビット５７及び５８は、キャッシュ・ラ
イン内の４つのキャッシュ・サブラインのうち１つを指
定する。キャッシュ・ラインの実アドレスは、実アドレ
ス・ビット２４乃至５６で指定される。有効アドレス・
ビット４８乃至５６（キャッシュ・ラインの下位アドレ
ス・ビットに対応する）は、アレイ５０２及び５０３の
エントリを選択するのに用いられる。選択ロジック５０
１は、これらアドレス・ビットの直接デコードである。
事実上これは簡単なハッシュ関数である。つまり、有効
アドレス・ビット４８乃至５６に可能な組み合わせは２
9あるが、キャッシュ・ラインに可能な実アドレス２33
個（実アドレス・ビット２４乃至５６の組み合わせ）が
このアレイにマップされる。同様に、有効アドレス・ビ
ット４８乃至５８（キャッシュ・サブラインの下位アド
レス・ビットに対応する）は、命令アレイ３０３のエン
トリを選択するのに用いられ、選択ロジック６０１は、
これらアドレス・ビットの直接デコードである。命令ア
レイ３０３のキャッシュ・サブラインの実アドレスは、
有効アドレス・ビット５２乃至５８（ＥＡ５２：５８）
と連結された、ディレクトリ・アレイ５０２の対応する
エントリとセットの実ページ番号（ＲＡ２４：５１）で
ある。

【００６０】各エントリに２つの実ページ番号（セット
０及びセット１から）があるので、Ｉキャッシュ・ディ
レクトリには、有効アドレス・ビット４８乃至５６のそ
れぞれ９ビットの組み合わせに対応する２つの実ページ
番号（及び命令アレイ３０３に２つのキャッシュ・ライ
ン）がある。この特性から、スレッド間のＩキャッシュ
の競合を避けることができる。

【００６１】選択ロジック５０１は、疎なハッシュ関数
として機能するのでアレイ５０２のエントリに含まれる
実ページ番号のいずれかが、所望の命令の完全有効アド
レス・ページ番号に対応することの保証はない。対応を
確認するため、選択された両方の実ページ番号が、比較
器３０５及び３０６を使って、ＥＲＡＴ３０１のページ
番号出力４１１と同時に比較される。この比較と同時に
有効アドレス・ビット５７、５８により、アレイ５０２
の選択されたエントリから、セット０の４つの有効ビッ
トのうち対応する１つ（セレクタ５０４）と、セット１
の４つの有効ビットのうち１つ（セレクタ５０５）が選
択される。選択される有効ビットは、所望の命令のキャ
ッシュ・サブラインに対応する。これらは、対応する比
較器３０５、３０６の出力とのＡＮＤが取られ、それぞ
れのセットの一致を示す信号のペアが生成される。これ
らの信号の論理ＯＲは、ＥＲＡＴヒット信号４１０との
ＡＮＤが取られ、所望の命令が実際にＬ１ Ｉキャッシ
ュにあることを示すＩキャッシュ・ヒット信号５１０が
生成される。

【００６２】先に説明したように、選択ロジック６０１
は、命令装置により与えられる所望の命令の有効アドレ
スを使用して、命令アレイ３０３のエントリ（"サブラ
イン"のペア）にアクセスする。セレクタ６０２は、ア
レイ３０３のセット０からのサブラインか、または、キ
ャッシュ書込みバス６０４からのバイパス・サブライン
値を選択する。バイパス・サブライン値は、キャッシュ
・ラインがキャッシュ・ミスの後に埋められているとき
に使用される。その場合、新しいキャッシュ・サブライ
ン値が外部ソースから使用できるとすぐにキャッシュ書
込みバス６０４から得られるので、最初に命令アレイ３
０３に書込む必要がない。従って、キャッシュ・フィル
動作中に命令アレイをバイパスすることで、少しの時間
が節約される。バイパス・サブライン値はまた、キャッ
シュ禁止ライン４１３がアクティブなときにも使用され
る。

【００６３】セレクタ６０３は、セット選択ライン５１
１の値に応じて、セレクタ６０２の出力かまたはアレイ
３０３のセット１からのサブラインを選択する。セット
選択ライン５１１は、キャッシュのセット１の半分でキ
ャッシュ・ヒットがあった場合はＨＩＧＨである。つま
り比較器３０６は、ＥＲＡＴからの実ページ番号４１１
とディレクトリ・アレイ５０２の選択されたエントリか
らのセット１実ページ番号との一致を検出する。セレク
タ５０５により選択される対応するサブライン有効ビッ
トは有効で、セット選択ライン５１１はＨＩＧＨにな
り、セレクタ６０３は、アレイ３０３のセット１からサ
ブラインを選択する。他の場合では（キャッシュ・ミス
を含む）、セレクタ６０２の出力が選択される。セレク
タ６０３の出力は、連続メモリ位置からの８つの命令を
表す３２バイトのデータである。これは、順次バッファ
２０３、スレッド・バッファ２０４、または分岐バッフ
ァに書込むために命令装置２０１に送られる。キャッシ
ュ・ミスが生じた場合、Ｉキャッシュ・ヒット・ライン
５１０はＬＯＷになり、セレクタ６０３の出力は無視さ
れる（つまり、命令装置２０１のバッファの１つに書込
まれない）。キャッシュ・ヒットがあった場合（ライン
５１０がアクティブ）、選択されたディレクトリ・エン
トリに対応するアレイのＭＲＵビットが、セット選択ラ
イン５１１の値で更新される。

【００６４】上の説明は、検索される命令が実際にＩキ
ャッシュにある状況に関する。Ｉキャッシュ・ミスがあ
るとき、可能性は２つある。ａ）ＥＲＡＴヒットがある
が、命令は命令アレイにないか、ｂ）ＥＲＡＴミスがあ
る。ＥＲＡＴヒットがある場合、所望のキャッシュ・ラ
インをかなり高速に埋めることができる。実ページ番号
はＥＲＡＴにあるので、所望のデータはメイン・メモリ
にあることがわかる（また、Ｌ２キャッシュにある可能
性もある）。Ｌ１ Ｉキャッシュ１０６のロジックで、
ＥＲＡＴデータから所望の命令の完全実アドレスを構成
することは、外部のアドレス変換メカニズムにアクセス
することなしに可能であり、このデータはＬ２キャッシ
ュまたはメモリから直接フェッチすることもできる。Ｅ
ＲＡＴミスがあった場合、所望の命令の実アドレスを構
成するために、また必要に応じて新しい実ページ番号で
ＥＲＡＴを更新するために、外部のアドレス変換メカニ
ズムにアクセスする必要がある。その場合、所望のデー
タはメイン・メモリには全く存在しない可能性があり、
ディスク・ドライブ等の２次記憶装置から読出す必要が
ある。理論的には、所望の命令が実際に命令アレイ３０
３にあるときにＥＲＡＴミスの可能性があるが、これは
希な事例とみなされる。従って、ＥＲＡＴミスがあった
ときには、命令アレイのライン・フィルが同時に開始さ
れる。

【００６５】図９、図１０は、主な高速ライン・フィル
・シーケンサのロジック、つまり、ＥＲＡＴヒットがあ
ったとき、また、キャッシュ・ミスの場合にキャッシュ
・ライン・フィルを生成する制御ロジックを示す。高速
ライン・フィル・シーケンサ・ロジックは、ライン・フ
ィル開始ロジック７０１と、ライン・フィル操作の完了
を保留するライン・フィル・リクエスト・パラメータを
記憶するレジスタ７１０、７１１のペア（それぞれＬＦ
Ａｄｄｒ０、ＬＦＡｄｄｒ１と示す）を含む。

【００６６】ＬＦＡｄｄｒレジスタ７１０、７１１はそ
れぞれ２つのスレッドの一方に対応する。つまりＬＦＡ
ｄｄｒ０ ７１０はスレッド０に、ＬＦＡｄｄｒ１ ７
１１はスレッド１に対応する。命令装置２０１が、スレ
ッド０の実行中に命令リクエストを出すと、リクエスト
・パラメータがＬＦＡｄｄｒ０レジスタ７１０に記憶さ
れ、同様に、スレッド１の実行中のリクエストはＬＦＡ
ｄｄｒ１レジスタ７１１に記憶される。（マルチスレッ
ドがオフの場合、ＬＦＡｄｄｒ０レジスタ７１０しか用
いられない。）ＬＦＡｄｄｒレジスタ７１０、７１１は
それぞれ、１つのライン・フィル・リクエストしか記憶
しない。従って、あるスレッドで、同じスレッドについ
て未決のライン・フィル・リクエストが保留されている
間、ＥＲＡＴヒットとＩキャッシュ・ミスがあった場
合、２つ目のリクエストは遅らせる必要がある。

【００６７】ＬＦＡｄｄｒレジスタはそれぞれ、有効ア
ドレス・ビット４８乃至５８（ＥＡ４８：５８）、実ア
ドレス・ビット２４乃至５１（ＲＡ２４：５１）、セッ
ト・ビット、及びリクエスト未決（"Ｒ"）ビットを含
む。アドレス・ビットは、埋められるキャッシュ・ライ
ンのメモリの実アドレスを生成し、キャッシュ・ライン
が返されたときにディレクトリ・アレイ５０２と命令ア
レイ３０３に書込むために用いられる。セット・ビット
は、ディレクトリ・アレイ５０２と命令アレイ３０３の
いずれのセット（セット０またはセット１）に書込まれ
るかを判定する。リクエスト未決（"Ｒ"）ビットは、Ｌ
ＦＡｄｄｒレジスタに未決リクエストが入ったときに１
に設定され、ライン・フィル・リクエストが完了すると
リセットされる（リセット・ロジックは図示せず）。

【００６８】ライン・フィル開始ロジック７０１は、入
力としてＥＲＡＴヒット・ライン４１０、Ｉキャッシュ
・ヒット・ライン５１０、どのスレッドがアクティブか
を指定するアクティブ・スレッド制御ライン（Ａｃｔ
Ｔ）、及びＬＦＡｄｄｒ０レジスタ７１０とＬＦＡｄｄ
ｒ１レジスタ７１１からのリクエスト未決ビット（それ
ぞれ"Ｒ０"、"Ｒ１"と示す）を受け取る。ライン・フィ
ル・リクエストは、ＥＲＡＴヒットがあるとき、Ｉキャ
ッシュ・ミスがあるとき、また、現在アクティブなスレ
ッドに対応するＬＦＡｄｄｒレジスタにライン・フィル
・リクエストが現在保留されていないときに開始される
（ライン・フィル・リクエスト・ライン７０３がアクテ
ィブになる）。ＥＲＡＴヒットとＩキャッシュ・ミスが
あり、現在アクティブなスレッドに対応するＬＦＡｄｄ
ｒレジスタにライン・フィル・リクエストが保留されて
いる場合、Ｉキャッシュは、保留中のライン・フィル・
リクエストが完了する（"Ｒ"ビットをリセットする）ま
で待機してから、新しいライン・フィル・リクエストを
開始する。これらの入力と出力の論理関係は以下のよう
に表せる。

【数４】

【００６９】ライン・フィル・リクエストが開始される
と、ライン・フィル開始ロジックが、書込み信号７０
４、７０５を生成し、リクエスト・パラメータがＬＦＡ
ｄｄｒレジスタ７１０、７１１に書込まれる。書込み信
号７０４、７０５のいずれか１つは常にアクティブであ
り得る。書込み信号７０４、７０５のいずれか１つがア
クティブになると、ＥＡ４８：５８（Ｌ１ Ｉキャッシ
ュ・アドレス・バス２３１から）、ＲＡ２４：５１（パ
ス４１１、ＥＲＡＴ３０１から）、及びセット・ロジッ
ク７２０からのセット・ビットが、現在アクティブなス
レッドに対応するＬＦＡｄｄｒレジスタに記憶される。
同時に、レジスタのリクエスト未決ビットが１に設定さ
れる。書込み信号は、論理的には以下のように導かれ
る。

【数５】

【００７０】ディレクトリ・アレイ５０２と命令アレイ
３０３は２セット（セット０とセット１）に分けられ、
それぞれ同じハッシュ関数で索引が付けられるので、ラ
イン・フィル・リクエストからのキャッシュ・ライン
は、論理的にいずれかのセットに書込める。キャッシュ
・ラインが書込まれるセットは、ライン・フィル・リク
エストが出された時点でセット・ロジック７２０により
判定され、対応するＬＦＡｄｄｒレジスタのセット・ビ
ットに記憶される。一般に、選択されるセットは、埋め
られるキャッシュ・ラインのＬＲＵセットである。つま
りセットは、ハッシュ関数により索引が付けられるディ
レクトリ・アレイ５０２のエントリに対応するＭＲＵビ
ットの反転である。ただし、アクティブではないスレッ
ドで未決ライン・フィル・リクエストがあり、この未決
ライン・フィルで同じキャッシュ・ラインが埋められる
特別な場合では、選択されるセットは、アクティブでは
ないスレッドに対する未決ライン・フィル・リクエスト
に選択されるセットとは反対である。従って、ライン・
フィル・リクエストが開始される時点でセットを固定す
ると、ライブ・ロック（つまり、２つの未決ライン・フ
ィル・リクエストが同じセットに書込もうとする状況）
が発生する可能性は回避される。

【００７１】図９、図１０は、レジスタ７１０に記憶さ
れる情報の使用方法を示す。便宜上、レジスタ７１１か
らの同様のデータ・パスは図示していない。要求された
命令を含むキャッシュ・サブラインのアドレスは、対応
するＬＲＡｄｄｒレジスタに記憶されたアドレス情報か
ら導かれる。具体的には、実ページ番号（ＲＡ２４：５
１）がビットＥＡ５２：５８と連結されて、キャッシュ
・サブラインの実アドレスが得られる。これは図９、図
１０ではフィーチャ７１２として示してある。これは必
ずしも個別レジスタではなく、ＬＦＡｄｄｒレジスタの
１つの対応するビットからのアドレスの組み合わせの表
現にすぎない。ライン・フィル・リクエスト・ライン７
０３は、メモリ管理装置２２２に対するデータ・リクエ
ストを開始し、キャッシュ・フィル・バス２３３で７１
２として示したアドレスを転送する。スレッド・タグ・
ビットも転送され、Ｌ１ Ｉキャッシュ制御ロジックは
その後、返された命令に関連付けるＬＦＡｄｄｒレジス
タを判定できる。次に、メモリ管理装置は、要求された
命令をＬ２キャッシュ１０８、メイン・メモリ１０２、
または他のソースのいずれから取得するかを判定する。
要求された命令がメモリ管理装置２２２から使用できる
場合は、バス２３３でＬ１ Ｉキャッシュに、スレッド
・タグ・ビットと共に転送される。

【００７２】バス２３３で要求された命令が返される
と、制御信号が生成され、データがディレクトリ・アレ
イ５０２と命令アレイ３０３に書込まれる。具体的に
は、対応するＬＦＡｄｄｒレジスタ７１０、７１１から
のＥＡ４８：５６は、アレイ５０２のエントリを選択す
るために使用される。ＬＦＡｄｄｒレジスタからのセッ
ト・ビットは、制御信号と共に、書込み信号ライン７０
６、７０７の１つのアレイ５０２の半分に対して書込み
信号を生成するために使用され、セット・ビットの状態
は、アレイ５０２のどちらか半分に書込まれるか（つま
り、書込み信号ライン７０６、７０７のどちらがアクテ
ィブか）を決定する。ＬＦＡｄｄｒレジスタからの実ペ
ージ番号（ＲＡ２４：５１）は、セット・ビットで決定
されるアレイ５０２の半分の、ＥＡ４８：５１により選
択されるエントリに書込まれる。ディレクトリ・アレイ
のＭＲＵビットは同時に更新される。

【００７３】上の操作と並行して、ＬＦＡｄｄｒレジス
タからのＥＡ４８：５６は、命令アレイ３０３のエント
リを選択するために用いられ、ＬＦＡｄｄｒレジスタか
らのセット・ビットは、同様に、アレイの半分に対する
書込み信号を生成するために用いられる。この場所に書
込まれるデータは、バス２３３からのデータ（一連の命
令）であり、図８に示すＬＦデータ・バス６０４に送ら
れる。ただし、命令アレイ３０３を埋める場合には、一
度に１つのサブラインしか書込めない。ＬＦデータ・バ
ス６０４は、一度に１つのサブライン（３２バイト）を
送る。完全なサブラインは、選択ロジック６０１により
ＬＦＡｄｄｒレジスタからのＥＡ４８：５６と、シーケ
ンス・ロジック（図示せず）により与えられる２つのア
ドレス・ビット５７、５８を使って選択される。従っ
て、キャッシュ・ライン全体を埋めるには４回の書込み
サイクルが必要である。

【００７４】更新された命令アレイ・エントリの実ペー
ジ番号がディレクトリ・アレイ５０２に書込まれると、
４つの有効ビット（各サブラインに１つ）が最初は無効
と設定される。連続したサブラインがそれぞれ命令アレ
イ３０３に書込まれるとき、ディレクトリ・アレイ５０
２の対応する有効ビットが更新されてデータが有効にな
ったことが示される。上に述べたように連続した書込み
サイクルでのキャッシュ・ラインの書込みを、どのよう
な理由であれ解釈する必要がある場合、ディレクトリ・
アレイ５０２は正しい情報を含む。

【００７５】ＥＲＡＴミスの場合、選択マルチプレクサ
４０２の実ページ番号出力は信頼性がない。他の何らか
の処理を行う前に、命令装置２０１からの有効アドレス
のページ番号部を、実ページ番号に変換する必要があ
る。ＥＲＡＴ＿Ｍｉｓｓライン４１２は、図１１に示し
たアドレス変換メカニズムをトリガする。実際にこの変
換を行うハードウェアは、Ｉキャッシュ１０６の一部で
はない。ハードウェアの一部はＣＰＵ２０１に組み込
め、他のハードウェアはメイン・メモリ１０２等に置け
る。このアドレス変換は、通常、先に述べたライン・フ
ィル操作よりも多くのサイクルを必要とする。ＥＲＡＴ
ミスに続いて、変換された実ページ番号が返されると、
これと並行して実ページ番号がＥＲＡＴ３０１の更新に
使用され、対応するＬＦＡｄｄｒレジスタ（７１０また
は７１１）に書込まれ、ライン・フィル操作が開始され
る。その場合、理論上、要求された命令は、ＥＲＡＴミ
スにかかわらず既にキャッシュにあるが、これは充分に
希な事例とみなされ、ＥＲＡＴエントリの埋め込みを待
つのではなく、ライン・フィル操作をすぐに要求するこ
とでパフォーマンスが改良される。

【００７６】本発明の理解に必要不可欠ではないロジッ
ク回路の図や説明は、ここでは便宜上省略してある。例
えば、アレイ５０２にＭＲＵビットを維持するロジッ
ク、パリティ・エラーを検出して補正処置を取るロジッ
ク等は省略してある。

【００７７】好適実施例では、キャッシュ・ヒットを確
認する目的で、ディレクトリ・アレイの実ページ番号と
比較するよう実アドレス（実ページ番号の一部）を提供
するためにＥＲＡＴが用いられる。この設計が望ましい
のは、ＥＲＡＴが実ページ番号への高速変換を行うから
である。高速変換は、基本的なアドレス変換メカニズム
の応答時間に依存しない。これにより、システム設計者
は一定の制約を免れる。つまり、Ｉキャッシュで１サイ
クルの応答時間をサポートするため必要な高速度でアド
レスを変換するための基本アドレス変換メカニズムは不
要になる。ただし、別の実施例では、ここで説明してい
る通り、ＥＲＡＴなしに命令キャッシュを構成すること
も可能である。その場合、ディレクトリ・アレイの実ペ
ージ番号と比較する実ページ番号を提供するために、基
本アドレス変換メカニズムが用いられる。また別の実施
例では、Ｌ１ Ｉキャッシュの内部または外部の別のメ
カニズムを使用して実ページ番号を提供することもでき
よう。

【００７８】キャッシュ連想性の数は、好適実施例では
スレッド数と同じである。これは、共通のキャッシュに
対するスレッドの競合を避けるのに有益である。ただ
し、これに代えて、ここで述べているように、スレッド
数がキャッシュ連想性と同じではないキャッシュを設計
することも可能である。例えば、プロセッサによりサポ
ートされるスレッド数が多い場合、スレッド数と同じ程
度のキャッシュ連想性は、競合を避けるためには必ずし
も必要ない。その場合、理論上、連想性がスレッド数よ
りも少ないときに競合の可能性はあるが、その可能性は
充分に小さいと考えられるので、キャッシュ連想性を少
なくすることも許容範囲内である。更に、何らかの競合
の可能性はあるとしても、キャッシュ連想性を１として
も許容できる場合がある。

【００７９】

【００８０】

【図面の簡単な説明】

【図１】本発明の好適実施例に従った、ＣＰＵが１つの
コンピュータ・システムの主なハードウェア構成要素の
図である。

【図２】本発明の好適実施例に従った、ＣＰＵが複数の
コンピュータ・システムの主なハードウェア構成要素の
図である。

【図３】好適実施例に従ったコンピュータ・システムの
中央処理装置の図である。

【図４】好適実施例に従ったＬ１命令キャッシュの主な
構成要素の図である。

【図５】好適実施例に従った有効／実アドレス・テーブ
ルとこれに関連する制御構造の図である。

【図６】好適実施例に従った有効／実アドレス・テーブ
ルとこれに関連する制御構造の図である。

【図７】好適実施例に従ったＬ１命令キャッシュとこれ
に関連する制御構造の図である。

【図８】好適実施例に従ったＬ１命令キャッシュの命令
アレイとこれに関連する制御構造の図である。

【図９】好適実施例に従ってキャッシュ・ライン・フィ
ルを生成する主な制御ロジックの図である。

【図１０】好適実施例に従ってキャッシュ・ライン・フ
ィルを生成する主な制御ロジックの図である。

【図１１】好適実施例に従ったアドレス変換の図であ
る。

【符号の説明】

１００ システム １０１、１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄ Ｃ
ＰＵ １０２ メイン・メモリ １０５ バス・インタフェース １０６、１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ レ
ベル１命令キャッシュ（Ｌ１ Ｉキャッシュ） １０７、１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ レ
ベル１データ・キャッシュ（Ｌ１ Ｄキャッシュ） １０８、１０８Ａ、１０８Ｂ、１０８Ｃ、１０８Ｄ レ
ベル２キャッシュ（Ｌ２キャッシュ） １０９ メモリ・バス １１０ システム・バス １１１、１１２、１１３、１１４、１１５ Ｉ／Ｏ処理
装置（ＩＯＰ） ２０１ 命令ユニット ２０２ 分岐ユニット ２０３ 順次バッファ ２０４ 切り換えバッファ ２０５ 分岐バッファ ２０６ デコード／ディスパッチ・ユニット ２１１ 実行ユニット ２１２ 浮動小数点ユニット（ＦＰＵ） ２１３ Ｓパイプ ２１４ Ｍパイプ ２１５ Ｒパイプ ２１６ 浮動小数点レジスタ ２１７ 汎用レジスタ ２２１ 記憶制御装置 ２２２ メモリ管理装置 ２２３ Ｌ２キャッシュ・ディレクトリ ２２４ Ｌ２キャッシュ・インタフェース ２２５ メモリ・バス・インタフェース ２３２ Ｌ１ Ｉキャッシュ命令バス ２３３ キャッシュ・フィル・バス ３０１ 有効／実アドレス・テーブル（ＥＲＡＴ） ３０２ Ｉキャッシュ・ディレクトリ・アレイ ３０３ Ｉキャッシュ命令アレイ ３０４、３０５、３０６ 比較器 ３１０ ＥＲＡＴ３１０ ４０３ 個別アレイ ４０４ 個別レジスタ ４０５ ＥＲＡＴロジック ４１０ ＥＲＡＴヒット信号 ４１１ 保護例外信号 ４１２ ＥＲＡＴミス信号 ４１３ キャッシュ禁止信号 ５０１、６０１ 選択ロジック ５０２ ６６ビット×５１２アレイ ５０３ １ビット×５１２アレイ ５０５、６０２ セレクタ ５１０ Ｉキャッシュ・ヒット信号 ５１１ セット選択ライン ６０４ キャッシュ書込みバス ８０１ 有効アドレス ７０１ ライン・フィル開始ロジック ７０４、７０５ 書込み信号 ７１０、７１１ ＬＦＡｄｄｒレジスタ ７２０ セット・ロジック ８０２ 仮想アドレス ８０３ 実アドレス ８１４ 仮想セグメントＩＤ ８１１ ３６ビットの有効セグメントＩＤ ８１２ １６ビットのページ番号 ８１３ １２ビットのバイト・インデックス ８１４ ５２ビット仮想セグメントＩＤ ８１５ ５２ビット実ページ番号 ８２１ セグメント・テーブル・メカニズム ８２２ ページ・テーブル・メカニズム

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０６Ｆ 12/08 ５６５ Ｇ０６Ｆ 12/08 ５６５ 12/10 ５０９ 12/10 ５０９Ｚ (72)発明者 ロナルド・ニック・カーラ アメリカ合衆国55991、ミネソタ州ザン ブロ・フォールス、イースト・ライアン ズ・ベイ・ロード、ボックス 77エイ、 レイルロード １ (72)発明者 ステファン・ジョセフ・シュワイン アメリカ合衆国55044、ミネソタ州レイ クビル、ジュビリー・ウェイ 17902− エイ (56)参考文献 特開 平３−216744（ＪＰ，Ａ) 特開 平３−20847（ＪＰ，Ａ) 特開 昭59−75483（ＪＰ，Ａ) 特開 昭58−182180（ＪＰ，Ａ) 特開 昭56−140575（ＪＰ，Ａ) 特開 平６−161900（ＪＰ，Ａ) 特開 平４−205636（ＪＰ，Ａ) 特開 平３−235143（ＪＰ，Ａ) 特開 平２−5173（ＪＰ，Ａ) 特開 昭63−284648（ＪＰ，Ａ) 特開 昭63−254544（ＪＰ，Ａ) 特開 昭56−77965（ＪＰ，Ａ) 特開 昭54−75938（ＪＰ，Ａ) 特表 平６−502033（ＪＰ，Ａ) 木村浩三、他５名，マルチスレッドプ ロセッサのデータキャッシュ制御方式, 映像情報メディア学会誌，日本，社団法 人映像情報メディア学会，1998年 ５月 20日，第52巻，第５号，ｐ．742−749 伊藤英治、他３名，関数型プログラム の実行に適したマルチスレッド型プロセ ッサ・アーキテクチャの提案，情報処理 学会研究報告，日本，社団法人情報処理 学会，1996年12月12日，第96巻，第121 号，（96−ＡＲＣ−121），ｐ．81−88 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】マルチスレッドのコンピュータ処理装置で
   あって、 複数のスレッドの実行をサポートし、それぞれ該複数の
   スレッドのそれぞれに対応する複数のレジスタ・セット
   と、 命令をデコードするデコード・ロジックと、実行される
   命令の有効アドレスを生成するシーケンス・ロジックを
   含む命令装置と、 前記命令装置により生成される所望の有効アドレスに応
   答して命令を提供する、命令キャッシュとを含み、該命
   令キャッシュは、 ａ）複数のエントリがあり、それぞれ命令の実アドレス
   の一部を含み、前記所望の有効アドレスを使ってエント
   リが選択される、ディレクトリ・アレイと、 ｂ）複数のエントリがあり、それぞれ前記ディレクトリ
   ・アレイのエントリに関連付けられ、少なくとも１つの
   命令を含み、前記ディレクトリ・アレイのエントリが前
   記所望の有効アドレスを使って選択される、命令アレイ
   と、 ｃ）それぞれ前記複数のスレッドに対応し、命令キャッ
   シュ・ミスに応答して検索される所望の命令の実アドレ
   スの少なくとも一部を記憶する、複数のライン・フィル
   ・レジスタとを含む、マルチスレッド・コンピュータ処
   理装置。
2. 【請求項２】前記命令キャッシュは、 ｄ）複数のエントリを含み、各エントリが有効アドレス
   の一部と実アドレスの一部を含み、前記所望の有効アド
   レスを使ってエントリが選択される、有効／実アドレス
   変換アレイを含み、 前記ライン・フィル・レジスタに記憶される所望の命令
   の実アドレスの前記一部は、前記有効／実アドレス変換
   アレイのエントリから取得される、 請求項１記載のマルチスレッド・コンピュータ処理装
   置。
3. 【請求項３】前記命令キャッシュは、 ｅ）前記有効／実アドレス変換アレイのエントリからの
   有効アドレスの前記一部を、前記所望の有効アドレスの
   対応する一部と比較して、有効／実アドレス変換アレイ
   ・ヒットを判定する比較器を含む、 請求項２記載のマルチスレッド・コンピュータ処理装
   置。
4. 【請求項４】前記ディレクトリ・アレイはＮセット（Ｎ
   ＞１）に分けられ、前記ディレクトリ・アレイ・エント
   リはそれぞれ、命令の複数の実アドレスの一部を含み、
   該実アドレス部はそれぞれ、前記ディレクトリ・アレイ
   の該Ｎセットのうち対応するセットに属し、 前記命令アレイはＮセットに分けられ、各セットは前記
   ディレクトリ・アレイのセットに対応し、前記命令アレ
   イ・エントリはそれぞれ複数の命令を含み、各命令はそ
   れぞれ前記命令アレイの該Ｎセットのうち対応するセッ
   トに属する、 請求項１記載のマルチスレッド・コンピュータ処理装
   置。
5. 【請求項５】前記マルチスレッド・コンピュータ処理装
   置はＮスレッドの実行をサポートする、請求項４記載の
   マルチスレッド・コンピュータ処理装置。
6. 【請求項６】前記ライン・フィル・レジスタはそれぞれ
   セット・フィールドを含み、該セット・フィールドは、
   検索される所望の命令が検索後に記憶される前記Ｎセッ
   トのうちのセットを指定する、請求項４記載のマルチス
   レッド・コンピュータ処理装置。
7. 【請求項７】前記命令キャッシュは、 ｅ）それぞれ前記ディレクトリ・アレイのセットに関連
   付けられ、前記ディレクトリ・アレイの選択されたエン
   トリの関連付けられた部分からの命令の実アドレスの前
   記一部を、前記所望の有効アドレスに関連付けられた実
   アドレスの対応する一部と比較して、キャッシュ・ヒッ
   トを判定する、Ｎ個の比較器を含む、 請求項４記載のマルチスレッド・コンピュータ処理装
   置。
8. 【請求項８】前記命令キャッシュは、 ｄ）複数のエントリがあり、各エントリは、有効アドレ
   スの一部と実アドレスの一部を含み、前記所望の有効ア
   ドレスを使ってエントリが選択される、有効／実アドレ
   ス変換アレイを含み、 前記ライン・フィル・レジスタに記憶された所望の命令
   の実アドレスの前記少なくとも一部が、前記有効／実ア
   ドレス変換アレイのエントリから取得される、請求項４
   記載のマルチスレッド・コンピュータ処理装置。
9. 【請求項９】前記命令キャッシュは、 ｅ）それぞれ前記ディレクトリ・アレイのセットに関連
   付けられ、前記ディレクトリ・アレイの選択されたエン
   トリの関連付けられた部分からの命令の実アドレスの前
   記一部を、前記所望の有効アドレスに関連付けられた実
   アドレスの対応する一部と比較して、キャッシュ・ヒッ
   トを判定し、キャッシュ・ヒットを判定するために比較
   される前記所望の有効アドレスに関連付けられた実アド
   レスの前記対応する一部は、前記有効／実アドレス変換
   アレイのエントリから取得される、Ｎ個の比較器を含
   む、 請求項８記載のマルチスレッド・コンピュータ処理装
   置。