JP3245125B2 - 垂直キャッシュのための擬似精細ｉ−キャッシュ包含性 - Google Patents

垂直キャッシュのための擬似精細ｉ−キャッシュ包含性

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JP3245125B2
JP3245125B2 JP03158699A JP3158699A JP3245125B2 JP 3245125 B2 JP3245125 B2 JP 3245125B2 JP 03158699 A JP03158699 A JP 03158699A JP 3158699 A JP3158699 A JP 3158699A JP 3245125 B2 JP3245125 B2 JP 3245125B2
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概していえば、垂
直キャッシュ・ハイアラーキにおける包含性（ｉｎｃｌ
ｕｓｉｖｉｔｙ）に係り、詳しくいえば、キャッシュさ
れた命令に関する選択的包含性に係るものである。更に
詳しくいえば、本発明は、キャッシュされた命令が低い
キャッシュ・レベルにおける割振り解除によって廃棄さ
れることのないようにするための選択的包含性に関する
ものである。
【０００２】
【従来の技術】スーパスカラ縮小命令セット（ＲＩＳ
Ｃ）プロセッサは、一般に、記憶ハイアラーキの少なく
ともレベル１（Ｌ１）層においてデータ・キャッシュ及
び命令キャッシュに分離したキャッシュを含んでいる。
命令フェッチ及びデータ参照がプロセッサ・サイクル当
たり複数のキャッシュ・アクセスに及び易い現用のスー
パスカラ・プロセッサにおいては帯域幅が要求されるた
め、データ・キャッシュ及び命令キャッシュを分離する
ことが必要である。従って、Ｌ１キャッシュは、一般に
プロセッサ・ハードウエア内に組み込まれ且つ１プロセ
ッサ・サイクル又はそれ以下の待ち時間となるように設
計されており、命令及びデータ参照が同じプロセッサ・
サイクル中に別々のキャッシュに発せられるように、分
離構造になっているのが一般的である。
【０００３】多くのデータ処理システムは、論理的には
イン・ラインであるマルチレベル・キャッシュ・ハイア
ラーキ、すなわち、高いレベルにあるキャッシュが先ず
チェックされ、高いレベルにおけるミスヒットが低いレ
ベルにおけるキャッシュへのアクセスを促すというマル
チレベル・キャッシュ・ハイアラーキを含み得るもので
ある。マルチレベル・キャッシュは、一般に、プロセッ
サに対してデータをステージ化してアクセス待ち時間を
縮小されたものにするために利用される。小型且つ高速
のキャッシュはキャッシュ・ハイアラーキの高いレベル
で使用され、一方、大型且つ低速のキャッシュは低いレ
ベルにおいて見られる。一般的には、垂直キャッシュ構
成は包含的（ｉｎｃｌｕｓｉｖｅ）であると考えられ
る。すなわち、各キャッシュの内容は、キャッシュ・ハ
イアラーキにおけるそれのすぐ上のレベルのキャッシュ
の内容を含んでいる。
【０００４】システム・メモリから読み取られた新しい
命令又はデータのためのスペースがキャッシュ内に必要
とされる時、キャッシュはそのキャッシュのための実装
された特定の置換ポリシに従って１つの犠牲を選択す
る。複数のキャッシュに含まれた或るキャッシュ・ロケ
ーションが１つのキャッシュにおいて割振り解除される
場合、論理的にイン・ラインのキャッシュの包含性は、
他のキャッシュにおける同じロケーションを割振り解除
することによって維持される。しかし、これが望ましく
ない結果を引き起こすという状況がある。例えば、命令
を含むキャッシュ・ロケーションがレベル３（Ｌ３）キ
ャッシュにおいて割振り解除される場合、一般には同じ
スペースがレベル２（Ｌ２）キャッシュにおいても割振
り解除されるであろう。その後、プロセッサ／Ｌ１キャ
ッシュがＬ２キャッシュから命令を再ロードしようとす
る場合、それはＬ２キャッシュ及びＬ３キャッシュにお
いてミスヒットすることがあり、（キャッシュ・ハイア
ラーキにおいてそれ以上のレベルがないと仮定すれば）
システム・メモリから所望の命令をアクセスする必要が
ある。命令の再ロードは、例えば、予測誤りのブランチ
が実行される時に必要となることがある。一般に、シス
テム・メモリからの読取りと関連した待ち時間はＬ２及
びＬ３キャッシュと関連した待ち時間よりもずっと大き
いので、大きなパフォーマンス遅延が惹起されることが
ある。
【０００５】キャッシュ・ロケーションが割振り解除さ
れる時に命令が廃棄されることを防ぐ場合の１つの問題
点は、キャッシュ内のデータと命令とを区別するための
完全な機構が存在しないことである。システム・メモリ
内のプログラム・ソース・コードは、命令及びデータの
区別不可能な混合体を含むことがある。これは、例え
ば、ローダ・プログラムが、コードをシステム・メモリ
にロードした後のコード・リンケージを解決するという
場合に生じ得るものである。従って、置換ポリシが別の
犠牲を選択すべく設計されるように１つの犠牲が選択さ
れる時、命令を確実に識別するための手段は存在しな
い。更に、すべてのキャッシュ・レベルがＬ１命令キャ
ッシュを包含することは必要ない。命令の再ロードの待
ち時間を最小にするためには、Ｌ２キャッシュがＬ１命
令キャッシュの現在及び最近の内容を包含していること
が望ましいだけである。キャッシュ・ハイアラーキのす
べてのレベルにおいて同様の包含性を必要とすること
は、キャッシュ全体の効率を損なうものである。
【０００６】従って、キャッシュ・ハイアラーキの高い
レベルでは命令に関して選択的包含性を維持するための
機構を設けることが望ましいであろう。その機構が低い
キャッシュ・レベルにおける割振り解除による影響を受
けず、従って、命令キャッシュ包含性がすべてのキャッ
シュ・レベルにおいて必要とされないならば、それは更
に有利なことであろう。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、垂直キャッシュ・ハイアラーキにおける包含性の改
良されたシステムを提供することにある。
【０００８】本発明のもう１つの目的は、垂直キャッシ
ュ・ハイアラーキにおいてキャッシュされた命令に関し
て選択的な包含性を提供する方法及びシステムを提供す
ることにある。
【０００９】本発明の更にもう１つの目的は、キャッシ
ュされた命令が低いキャッシュ・レベルにおける割振り
解除のために廃棄されないようにするための選択的な包
含性を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的は、次に説明
するようにして達成される。分離したレベル１（Ｌ１）
データ・キャッシュ及び命令キャッシュを持ったプロセ
ッサにとってアクセス可能であるレベル２（Ｌ２）キャ
ッシュ内に、変形ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルが実装される。変形ＭＥＳＩキャッシュ・プ
ロトコルは共用状態に関する２つのサブ状態を含む。そ
れらのサブ状態は、共用状態と同じコヒーレンシ情報及
び当該キャッシュ・エントリの内容／コヒーレンシに関
する付加情報を表す。１つのサブ状態ＳIC0 は、内容が
命令フェッチ・オペレーションの結果としてシステム・
メモリから検索されたので、キャッシュ・エントリが命
令を含むものと仮定されることを表す。第２のサブ状態
ＳIC1 は同じ情報を表す他に、そのコヒーレンシが第１
の共用サブ状態にあった時、１つのスヌープされたフラ
ッシュ・オペレーションが当該キャッシュ・エントリを
ヒットしたということを表す。
【００１１】低いレベル（例えば、Ｌ３）キャッシュ内
の共用コヒーレンシ状態に関する第１のサブ状態におけ
るキャッシュ・エントリを割振り解除することは、Ｌ２
キャッシュにおける同じキャッシュ・エントリの内容が
無効にされるという結果を生じない。一旦第１のサブ状
態に入ると、命令を無効にするように設計されたオペレ
ーションを受け取らない限り、コヒーレンシ状態は無効
状態に遷移しない。内容が命令を含むという推測を否定
するローカル・プロセッサからのオペレーションは、コ
ヒーレンシ状態を通常の共用状態に遷移させることがで
きる。２つのコヒーレンシ・サブ状態におけるキャッシ
ュ・エントリの内容はデータではなく命令であると推測
されるので、Ｌ２キャッシュにおける命令はスヌープさ
れたフラッシュの結果として廃棄されず、生じ得る再ロ
ードのためにローカル・プロセッサによって保持され
る。
【００１２】上記の及び更なる本発明の目的、特徴、及
び利点は、以下の詳細な記述から明らかとなるであろ
う。
【００１３】
【発明の実施の形態】図面、特に、図１を参照すると、
本発明の望ましい実施例によるマルチプロセッサ・デー
タ処理システムが示される。データ処理システム１００
は、複数のプロセッサ１０２及び１０４を含む対称マル
チプロセッサ（ＳＭＰ）システムである。それらのプロ
セッサは、米国ニューヨーク州アーモンクのインターナ
ショナル・ビジネス・マシーンズ・コーポレイション
（ＩＢＭ社）から入手可能なプロセッサのうちのＰｏｗ
ｅｒＰＣ（商標）ファミリの１つを含むものが望まし
い。その例示的実施例には、２つのプロセッサしか示さ
れていないけれども、更なるプロセッサが本発明による
マルチプロセッサ・データ処理システムにおいて利用可
能であることは当業者には明らかであろう。
【００１４】各プロセッサ１０２及び１０４は、それぞ
れ、レベル１（Ｌ１）データ・キャッシュ１０６及び１
０８、並びにＬ１命令キャッシュ１１０及び１１２を含
む。例示的な実施例では、命令キャッシュ及びデータ・
キャッシュが分離して示されているけれども、単一の一
体化したＬ１キャッシュが実施可能であることは当業者
には明らかであろう。データ・アクセス待ち時間を最小
にするために、レベル２（Ｌ２）キャッシュ１１４及び
１１６並びにレベル３（Ｌ３）キャッシュ１１８及び１
１９のような１つ又は複数の更なるレベルのキャッシュ
・メモリがデータ処理システム１００において実装可能
である。低いキャッシュ・レベルＬ２及びＬ３はＬ１キ
ャッシュに対するデータをステージ化するために使用さ
れるが、一般に、漸進的に大きい記憶容量を持つが長い
アクセス待ち時間を有する。例えば、データ・キャッシ
ュ１０６及び１０８、並びに命令キャッシュ１１０及び
１１２は、それぞれ、３２ＫＢの記憶容量及び約１−２
プロセッサ・サイクルのアクセス待ち時間を持つもので
よい。Ｌ２キャッシュ１１４及び１１６は５１２ＫＢの
記憶容量及び５プロセッサ・サイクルのアクセス待ち時
間を有し、一方、Ｌ３キャッシュ１１８及び１１９は４
ＭＢの記憶容量及び１５プロセッサ・サイクルよりも大
きいアクセス待ち時間を有するものでよい。従って、Ｌ
２キャッシュ１１４及び１１６並びにＬ３キャッシュ１
１８及び１１９は、プロセッサ１０２及び１０４とシス
テム・メモリ１２０との間の中間記憶装置として働く。
システム・メモリ１２０は、一般に、ずっと大きい記憶
容量を持つが、５０プロセッサ・サイクルよりも大きい
アクセス待ち時間を持つものでよい。
【００１５】キャッシュ・ハイアラーキにおけるレベル
の数及びデータ処理システム１００において使用される
キャッシュ・ハイアラーキ構成は共に変更可能である。
図示の例におけるＬ２キャッシュ１１４及び１１６は、
それぞれのプロセッサ１０２及び１０４とシステム・メ
モリ１２０との間に（システム・バス１２２を介して）
接続された専用のキャッシュである。Ｌ３キャッシュ１
１８及び１１９は、Ｌ２キャッシュ１１４及び１１６と
共に論理的に垂直なルックアサイド・キャッシュとして
示される。その結果、データ又は命令は、キャッシュ１
１４又は１１６の一方及びＬ３キャッシュ１１８又は１
１９の一方を同時にルックアップされる。しかし、それ
ぞれのＬ２キャッシュ１１４又は１１６がミスヒット
し、一方、Ｌ３キャッシュ１１８又は１１９がヒットす
る場合、データ又は命令はＬ３キャッシュ１１８又は１
１９から検索されるだけであろう。図示のレベル及び構
成の種々の変更が実施可能であることは当業者には明ら
かであろう。
【００１６】Ｌ２キャッシュ１１４及び１１６並びにＬ
３キャッシュ１１８及び１１９は、システム・バス１２
２を介してシステム・メモリ１２０に接続される。シス
テム・バス１２２には、更に、ディスプレイ（図示され
ていない）のための接続線を提供するグラフィックス・
アダプタのようなメモリ・マップされたデバイス１２４
及び入出力（Ｉ／Ｏ）バス・ブリッジ１２６が接続され
る。Ｉ／Ｏバス・ブリッジ１２６はシステム・バス１２
２をＩ／Ｏバス１２８接続し、Ｉ／Ｏバス１２８はＩ／
Ｏデバイス１３０及び不揮発性メモリ１３２のための接
続線を提供することができる。従って、システム・バス
１２２、Ｉ／Ｏバス・ブリッジ１２６、及びＩ／Ｏバス
１２８は付属のデバイスを結合する相互接続線を形成す
る。なお、その相互接続線に対する代替えの実施方法は
その分野において知られていることである。
【００１７】Ｉ／Ｏデバイス１３０は、キーボード、マ
ウス又はトラックボールのようなグラフィカル・ポイン
ティング・デバイス、ディスプレイ、及びプリンタを含
む通常の周辺装置を含み、それらの周辺装置は通常のア
ダプタを介してＩ／Ｏバス１２８にインターフェースさ
れる。不揮発性メモリ１３２はハードディスク・ドライ
ブを含むものでよく、システム１００のオペレーション
を制御するオペレーティング・システム及び他のソフト
ウエアを記憶する。それらは、システム１００がパワー
・オンされることに応答して揮発性のシステム・メモリ
１２０にロードされる。データ処理システム１００が、
シリアル及びパラレル・ポート、ネットワーク又は付属
のデバイスに対する接続線、システム・メモリ１２０へ
のアクセスを調整するメモリ・コントローラ等のような
図１に示されていない多くの更なるコンポーネントを含
み得ることは当業者には明らかであろう。そのような修
正及び変更は本発明の精神及び技術的範囲内である。
【００１８】システム・バス１２２を介する代表的なコ
ミュニケーション・トランザクションは、そのトランザ
クションのソースを表すソース・タグ、そのトランザク
ションの意図された受信者を指定する宛先タグ、アドレ
ス、及び／又は、データを含む。システム・バス１２２
に接続された各デバイスは、システム・バス１２２にお
けるすべてのコミュニケーション・トランザクションを
スヌープすることが望ましく、他の受信者に対して意図
されたコミュニケーション・トランザクションに必要に
応じて介入し、そのデバイスにおける複写されたシステ
ム・メモリのデータに対する変更を、それが実行可能で
あり且つ適正である時に再生することが望ましい。
【００１９】図２を参照すると、本発明の望ましい実施
例によるＬ２キャッシュのブロック図が示される。本発
明は、図３に示された状態図と関連して説明されるＭＥ
ＳＩキャッシュ・コヒーレンシ・プロトコルの変形バー
ジョンを実施することによって、図１に示されたＬ２キ
ャッシュ１１４及び１１６のようなＬ２キャッシュ内の
擬似精度の命令キャッシュ包含性をサポートする。Ｌ２
キャッシュ２００は、３２ビット・アドレスを利用する
ｎウェイ・セット連想キャッシュであってもよい。従っ
て、Ｌ２キャッシュ２００におけるキャッシュ・メモリ
又はデータ・アレイ２０２は、各々がｎ個のキャッシュ
・ラインを記憶するための十分なメモリを含む複数のコ
ングルーエンス・クラス又は行を含む。キャッシュ・ラ
インはキャッシュ・ブロックとも呼ばれ、コヒーレンシ
状態が記述するキャッシュ・メモリの単位である。一般
的には、キャッシュ・ラインは、現在のデータ処理シス
テムでは、３２、６４、又は１２８バイトの長さであ
る。
【００２０】キャッシュ・ディレクトリ２０４は複数の
行を含み、各行はｎ個のディレクトリ・エントリを含
み、各ディレクトリ・エントリはキャッシュ・メモリ２
０２の同等の行における対応するキャッシュ・ラインと
関連づけられる。各ディレクトリ・エントリはタグ・フ
ィールド２０６、コヒーレンシ状態フィールド２０８、
ＬＲＵフィールド２１０、及び包含（Ｉ）フィールド２
１２を含む。タグ・フィールド２０６は、関連のキャッ
シュ・ラインに記憶されたデータのシステム・メモリ・
アドレスのタグ・フィールド（例えば、ビット［０−１
９］）を記憶するために利用される。コヒーレンシ状態
フィールド２０８は、事前定義されたビットの組合せを
通して関連のキャッシュ・ラインに記憶されたデータの
コヒーレンシ状態を定義する。ＬＲＵフィールド２１０
は、どの程度最近その関連のキャッシュ・ラインがコン
グルーエンス・クラスにおける他のキャッシュ・ライン
に関してアクセスされたかを表し、従って、キャッシュ
・ラインを置換する必要が生じた場合、どのキャッシュ
・ラインがコングルーエンス・クラスからキャスト・ア
ウトされなければならないかを表す。最後に、包含フィ
ールド２１２は、関連のキャッシュ・ラインが、図１に
示されたＬ１データ・キャッシュ１０６及び１０８並び
にＬ１命令キャッシュ１１０及び１１２のような論理的
にイン・ラインのＬ１キャッシュにも記憶されるかどう
かを表す。
【００２１】更に、図２を参照すると、Ｌ２キャッシュ
２００はキャッシュ・コントローラ２１４も含む。キャ
ッシュ・コントローラ２１４は、キャッシュ・メモリ２
０２からのキャッシュ・ラインの記憶及び検索を管理
し、キャッシュ・ディレクトリ２０４を更新する。キャ
ッシュ・コントローラ２１４は、図１に示されたプロセ
ッサ１０２又は１０４のような関連のプロセッサから受
け取った信号に応答して、又はシステム・バスからスヌ
ープされたトランザクションに応答して作用する。従っ
て、キャッシュ・コントローラ２１４は、資源が使用可
能になるまで遂行されるべきアクションが置かれている
読取りキュー２１６及び書込みキュー２１８を含む複数
のキューを含んでいる。例えば、ローカル・プロセッサ
は、ロード命令を実行した結果として、Ｌ２キャッシュ
２００に読取りリクエストを発生することがある。キャ
ッシュ・コントローラ２１４は読取りキュー２１６にお
けるエントリにその読取りリクエストを入れ、リクエス
トされたデータをローカル・プロセッサに供給すること
によってそのリクエストをサービスし、しかる後、その
読取りリクエストを読取りキュー２１６から除去する。
キャッシュ・コントローラ２１４は、リクエストされた
データを含むキャッシュ・ラインと関連したＬＲＵフィ
ールド２１０及び包含フィールド２１２を更新するため
に、書込みキュー２１８に書込みリクエストを入れるこ
とも可能である。別の例として、リモート・プロセッサ
は、それのローカル・キャッシュにおける指定されたキ
ャッシュ・ラインを変更する意図を表すシステム・バス
・トランザクションを開始させてもよい。
【００２２】キャッシュ・コントローラ２１４は、この
トランザクションをシステム・バスからスヌープするこ
とに応答して、キャッシュ・ディレクトリ２０４を読み
取るというリクエストを読取りキュー２１６に入れ、そ
の指定されたキャッシュ・ラインがキャッシュ・メモリ
２０４内に存在するかどうかを決定することができる。
それが肯定される場合、キャッシュ・コントローラ２１
４はシステム・バス上に適切な応答を開始し、必要な場
合には、サービスされる時、指定されたキャッシュ・ラ
インと関連したキャッシュ・ディレクトリ２０４におけ
るコヒーレンシ・フィールド２０８を更新する書込みリ
クエストを書込みキュー２１８に入れる。図２の例示的
実施例には、１つの読取りキュー２１６及び１つの書込
みキュー２１８だけが示されるけれども、キャッシュ・
コントローラ２１４によって使用されるキューの数は設
計選択の問題であること、及びキャッシュ・メモリ・ア
クセスと対照したものとしてのキャッシュ・ディレクト
リ・アクセスに対して又はシステム・バスからスヌープ
されたトランザクションではなくローカル・プロセッサ
から受け取った信号に対して、或いはそれらの両方に対
して、実施可能であることは当業者には明らかであろ
う。
【００２３】１つの望ましい実施例では、キャッシュ・
ディレクトリ２０４における各エントリのコヒーレンシ
状態フィールド２０８はシステムのパワー・オン時に無
効（Ｉ）状態に初期設定されて、タグ・フィールド２０
６及びキャッシュ・メモリ２０２における関連のキャッ
シュ・ラインに記憶されたデータの両方が無効であるこ
とを表す。しかる後、コヒーレンシ状態フィールド２０
８は、詳しく後述される変形ＭＥＳＩコヒーレンシ・プ
ロトコルにおけるコヒーレンシ状態に更新可能である。
コヒーレンシ状態フィールド２０８が遷移する状態は、
更に詳しく後述されるように、そのシステムにおけるプ
ロセッサによって行われるメモリ・アクセスのタイプ及
びそれらのアクセスに対する記憶コヒーレンシの応答の
両方に依存する。リクエストされたキャッシュ・ライン
のコヒーレンシ状態フィールド２０８において表された
コヒーレンシ状態に基づいて、キャッシュ・コントロー
ラ２１４はスヌープされたシステム・バス・オペレーシ
ョンに種々に応答して、図１に示されたＬ３キャッシュ
１１８のようなＬ３キャッシュがそれのキャッシュ・メ
モリにおける指定のキャッシュ・ラインを割振り解除し
ようとしていることを表す。
【００２４】次に図３を参照すると、本発明の望ましい
実施例による変形ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルの状態図が示される。変形ＭＥＳＩプロトコ
ルはＬ２キャッシュにおいてのみ実施される。通常のＭ
ＥＳＩプロトコルは低いキャッシュ・レベルで実施され
る。変形ＭＥＳＩプロトコルは、通常のＭＥＳＩプロト
コルにおいて利用される同じ４つの基本状態、すなわ
ち、キャッシュ・ラインが、システム・メモリのデータ
も変更するということなくシステム・メモリにおける対
応するデータに関して変更され、従って、そのデータの
有効コピーだけがその変更されたキャッシュ・ライン又
はセクタを記憶するキャッシュ・エントリ内にあるとい
うことを表す変更（Ｍ）状態３０２、キャッシュ・エン
トリはシステム・メモリと整合しているが、主題のキャ
ッシュにおいて記憶ハイアラーキのそのレベルにおける
すべてのキャッシュ内で見られるだけであることを表す
排他的（Ｅ）状態３０４、そのデータのすべてのコピー
がシステム・メモリにおける対応するデータと整合して
いる場合、キャッシュ・エントリが当該キャッシュにお
いて及び記憶ハイアラーキの同じレベルにおける少なく
とも１つの他のキャッシュにおいて見られるということ
を表す共用（Ｓ）状態３０６、及び所与のキャッシュ内
のキャッシュ・エントリ、すなわち、データ及びアドレ
ス・タグが最早システム・メモリとコヒーレントではな
く、或いは記憶ハイアラーキにおける他のキャッシュと
コヒーレントではないことを表す無効（Ｉ）状態３０８
を含んでいる。
【００２５】変更状態３０２及び排他的状態３０４がサ
ポートされるけれども、本発明はデータよりもむしろ命
令を含むものと思われるキャッシュ・ロケーションに関
するものである。従って、これらの状態は関連のキャッ
シュ・ロケーションに適用可能である必要はなく、本願
ではこれを十分には説明しないことにする。
【００２６】変形ＭＥＳＩプロトコルは、共用状態３０
６の変形又はサブ状態である２つの更なる状態も含む。
ＳIC0 状態３１０は、そのキャッシュ・エントリのすべ
てのコピーがシステム・メモリと整合している場合、キ
ャッシュ・エントリが当該キャッシュにおいて及び記憶
ハイアラーキにおいて同じレベルにある少なくとも１つ
の他のキャッシュにおいて見られるということを表し、
当該キャッシュ・エントリが命令フェッチの結果として
ロードされたことも表す。ＳIC1 状態３１２は、そのキ
ャッシュ・エントリのすべてのコピーがシステム・メモ
リと整合している場合、キャッシュ・エントリが当該キ
ャッシュにおいて及び記憶ハイアラーキの同じレベルに
おける少なくとも１つの他のキャッシュにおいて見られ
るということを表し、更に、当該キャッシュ・エントリ
が命令フェッチの結果としてロードされたこと及び同じ
キャッシュ・エントリが記憶ハイアラーキの低いレベル
において割振り解除されてしまったことも表す。低いレ
ベルのキャッシュによる割振り解除にも関わらず、Ｌ２
キャッシュ・エントリにおける命令は、Ｌ１キャッシュ
によって生じ得るアクセスのために維持される。
【００２７】変形ＭＥＳＩプロトコルにおける状態遷移
は、キャッシュ・エントリがロードされることを指示し
たメモリ・アクセスの性質及び現在のメモリ・アクセス
の性質の両方に依存する。データがローカル・プロセッ
サによるデータ読取り（すなわち、ロード命令によって
指示されたデータ読取りオペレーション）の結果として
キャッシュ・ロケーションに記憶される場合、キャッシ
ュ・ラインの内容はデータを含み、コヒーレンシ状態は
無効状態３０８から共用状態３０６に遷移するものと仮
定する。一方、キャッシュ・ブロックの内容が命令フェ
ッチの結果として検索された場合、そのキャッシュ・ロ
ケーションの内容は命令を含み、コヒーレンシ状態は無
効状態３０８からＳIC0 ３１０に遷移するものと仮定す
る。ＳIC 0 状態３１０におけるキャッシュ・ロケーショ
ンがローカル・プロセッサによって開始されたその後の
データ読取りオペレーションの対称である場合、命令を
含むキャッシュ内容に関する元の仮定は否定され、コヒ
ーレンシ状態遷移はＳIC0から共用状態３０６に遷移す
る。しかし、そうでなく、ＳCI0 状態３１０におけるキ
ャッシュ・エントリが、低いレベルのキャッシュによる
割振り解除に起因するようなスヌープされたフラッシュ
・オペレーションによってヒットされる場合、コヒーレ
ンシ状態はＳIC0 ３１０からＳIC1 ３１２に遷移する。
【００２８】一旦、コヒーレンシ状態がＳIC1 ３１２に
遷移すると、同じロケーションに対するその後のスヌー
プされたフラッシュ・ヒットは無視され、ローカル・プ
ロセッサからのデータ読取りオペレーション又は「変更
をする意図を持った読取り」（ｒｗｉｔｍ）オペレーシ
ョンはミスヒットしたものとして扱われる。コヒーレン
シ状態は、命令キャッシュ・ブロック無効化（ｉｃｂ
ｉ）オペレーション又は同等のオペレーションの結果と
してのみ、ＳIC0 状態３１０又はＳIC1 状態３１２から
無効状態３０８に遷移する。図３に示された変形ＭＥＳ
Ｉプロトコルにおいて行われ得る状態遷移が下記の表１
において要約される。
【表１】
【００２９】コヒーレンシ状態遷移は、記憶ハイアラー
キにおける更なる低いキャッシュ・レベルを有するデー
タ処理システムのＬ２キャッシュにおいて生じるだけで
ある。同じオペレーションが、通常のＭＥＳＩプロトコ
ルに続く低いレベルのキャッシュに種々のコヒーレンシ
状態遷移を受けされる。特定のキャッシュ・エントリに
関する種々の共通オペレーションに起因するＬ２及びＬ
３キャッシュにおける種々のコヒーレンシ状態遷移が下
記の表２において比較される。
【表２】
【００３０】表２における重要な相違点は、スヌープさ
れたフラッシュの結果として、Ｌ２及びＬ３キャッシュ
におけるコヒーレンシ状態遷移の違いである。Ｌ３キャ
ッシュは、従来技術において考えられたようなキャッシ
ュ・エントリを割振り解除する。しかし、Ｌ２キャッシ
ュはキャッシュ・エントリを保持し、コヒーレンシ状態
に対する遷移は、そのキャッシュ・エントリが命令を含
むものと仮定されること及び低いレベルのキャッシュに
おける同じキャッシュ・エントリが割振り解除されてし
まったことを表す。従って、Ｌ２キャッシュは、ローカ
ル・プロセッサによるその後に生じ得る再ロードのため
の予測される命令を保持する。Ｌ２キャッシュはローカ
ル・プロセッサのＬ１命令キャッシュの現在及び最近の
内容を含んでいるが、Ｌ３キャッシュは同じ内容を含ん
でいる必要はない。従って、命令に関する選択的な包含
性はキャッシュ・ハイアラーキの高いレベルにおいて維
持され、一方、キャッシュ全体の効率は完全な垂直包含
性を必要とすることによって低下するものではない。従
って、本発明は、低いレベルのキャッシュにおける割振
り解除に起因する逆方向フラッシュによってＬ２キャッ
シュにおける命令が廃棄されないようにする。更なるコ
ヒーレンシ状態はオーバヘッドの実質的な増加を必要と
せず、変更はマルチレベル・キャッシュ・ハイアラーキ
におけるＬ２キャッシュにおいて実施される必要がある
だけである。
【００３１】通常のＭＥＳＩプロトコルの変更だけを上
述したけれども、本発明は、共用状態の本質的には別の
変形である最近（Ｒ）状態が、（１）キャッシュ・エン
トリが対象のキャッシュと、記憶ハイアラーキにおいて
同じレベルにある少なくとも１つの他のキャッシュとの
両方において見られるかもしれないこと、並びに、対象
のキャッシュ及び他のキャッシュにおけるデータのすべ
てのコピーがシステム・メモリにおける対応するデータ
と整合していること、及び、（２）共用データを含むす
べてのキャッシュのうち、対象のキャッシュがシステム
・メモリからの読取りのようなシステム・バス・トラン
ザクションにおいてデータを最も最近受け取ったこと、
を表す。Ｒ状態は、米国特許出願番号０８／８３９,５
５７の未決出願において更に十分に説明されている。キ
ャッシュ・エントリがデータよりもむしろ命令を含むも
のと仮定されること、及び／又は、同じキャッシュ・エ
ントリが低いレベルのキャッシュにおいて割振り解除さ
れていることを表す最近状態のサブ状態は、ＳIC0 及び
ＳIC1 状態に同等の方法で実施可能である。
【００３２】本発明を望ましい実施例に関連して図示
し、説明したけれども、本発明の精神及び技術的範囲か
ら逸脱することなく、形態及び詳細における種々の変更
を行い得ることは当業者には明らかであろう。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）システム・メモリ及び複数のキャッ
シュを含むデータ処理システムにおいてキャッシュ・コ
ヒーレンシを維持する方法にして、データ項目を第１キ
ャッシュに検索する命令フェッチ・オペレーションを遂
行するステップと、前記データ項目が前記第１キャッシ
ュ及び少なくとも１つの他のキャッシュにおいて検出可
能であること、前記データ項目を含むすべてのキャッシ
ュがシステム・メモリとコヒーレントであること、及び
前記データ項目が命令フェッチ・オペレーションによっ
て検索されたものであることを表す第１状態に、前記デ
ータ項目に対するコヒーレンシ・インディケータをセッ
トするステップと、を含む方法。 （２）前記第１状態は前記データ項目が命令を含むもの
と仮定されていることを表す上記（１）に記載の方法。 （３）前記第１状態は命令フェッチ・オペレーションに
起因した共用状態である上記（１）に記載の方法。 （４）命令キャッシュ・ロケーションを無効にするオペ
レーションを検出すること及び前記コヒーレンシ・イン
ディケータが前記第１状態にある間、前記データ項目と
関連したアドレス・タグを含んでいることに応答して、
前記データ項目が無効であることを表す第３状態に前記
コヒーレンシ・インディケータを更新するステップを更
に含む上記（１）に記載の方法。 （５）前記コヒーレンシ・インディケータが前記第１状
態にある間、前記データ項目と関連したアドレス・タグ
を含むデータ読取りオペレーションを検出することに応
答して、前記データ項目が前記第１キャッシュ及び少な
くとも１つの他のキャッシュにおいて検出され得るある
こと、前記データ項目を含むすべてのキャッシュが前記
システム・メモリとコヒーレントであること、及び前記
データ項目が命令を含むものと仮定されないことを表す
第２状態に前記コヒーレンシ・インディケータを更新す
るステップを更に含む上記（１）に記載の方法。 （６）前記第２状態は共用状態である上記（５）に記載
の方法。 （７）前記コヒーレンシ・インディケータが前記第１状
態にある間、前記データ項目と関連したアドレス・タグ
を含むスヌープされたフラッシュ・オペレーションを検
出することに応答して、前記データ項目が前記第１キャ
ッシュにおいて検出され得ること、前記第１キャッシュ
が前記システム・メモリとコヒーレントであること、及
び論理的にイン・ラインであり且つ前記第１キャッシュ
の下にある他のキャッシュが前記データ項目を含まない
ことを表す第２状態に前記コヒーレンシ・インディケー
タを更新するステップを更に含む上記（１）に記載の方
法。 （８）前記第２状態への遷移は、論理的にイン・ライン
であり且つ前記第１キャッシュの下にある第２キャッシ
ュ内の前記データ項目を含むキャッシュ・ロケーション
の割振り解除に起因する上記（７）に記載の方法。 （９）命令キャッシュ・ロケーションを無効にするオペ
レーションを検出すること及び前記コヒーレンシ・イン
ディケータが前記第２状態にある間、前記データ項目と
関連したアドレス・タグを含んでいることに応答して、
前記データ項目が無効であることを表す第３状態に前記
コヒーレンシ・インディケータを更新するステップを更
に含む上記（７）に記載の方法。 （１０）第１キャッシュを有するプロセッサと、前記プ
ロセッサに接続された第２キャッシュと、前記第２キャ
ッシュに接続され、論理的には前記第２キャッシュの下
にある第３キャッシュと、前記第２キャッシュ内にある
データ項目と関連付けられ、前記データ項目が前記第２
キャッシュ及び少なくとも１つの他のキャッシュにおい
て検出可能であること、前記データ項目を含むすべての
キャッシュがシステム・メモリとコヒーレントであるこ
と、及び前記データ項目が命令フェッチ・オペレーショ
ンによって検索されたものであることを表す第１状態を
有するコヒーレンシ・インディケータと、を含むデータ
処理システム。 （１１）前記コヒーレンシ・インディケータは前記デー
タ項目が前記第２キャッシュにおいて検出可能であるが
前記第３キャッシュにおいては検出可能でないことを表
す第２状態を有する上記（１０）に記載のデータ処理シ
ステム。 （１２）前記第１キャッシュは前記プロセッサにおいて
データ・キャッシュとは別個に命令キャッシュを含み、
前記コヒーレンシ・インディケータは前記データ項目が
無効であることを表す第３状態を有し、前記第１キャッ
シュにおけるキャッシュ・ロケーションを無効にするオ
ペレーションに応答して前記第２状態から前記第３状態
に遷移する上記（１１）に記載のデータ処理システム。 （１３）前記第１キャッシュは前記プロセッサにおいて
キャッシュ・メモリとは別個に命令キャッシュを含み、
前記コヒーレンシ・インディケータは前記データ項目が
無効であることを表す第２状態を有し、前記第１キャッ
シュにおけるキャッシュ・ロケーションを無効にするオ
ペレーションに応答して前記第１状態から前記第２状態
に遷移する上記（１０）に記載のデータ処理システム。 （１４）前記第１状態は前記データ項目が命令を含むも
のと仮定されることを表す上記（１０）に記載のデータ
処理システム。 （１５）前記コヒーレンシ・インディケータは、前記デ
ータ項目が前記第２キャッシュ及び少なくとも１つの他
のキャッシュにおいて検出可能であること、前記データ
項目を含むすべてのキャッシュが前記システム・メモリ
とコヒーレントであること、及び前記データ項目が命令
を含むものと仮定されないことを表す第２状態を有する
上記（１０）に記載のデータ処理システム。 （１６）前記コヒーレンシ・インディケータは前記デー
タ項目を前記プロセッサにおける別のデータ・キャッシ
ュに検索するオペレーションに応答して前記第１状態か
ら前記第２状態に遷移する上記（１０）に記載のデータ
処理システム。 （１７）データ処理システムにおいてキャッシュ・コヒ
ーレンシ・プロトコルをサポートするキャッシュにし
て、複数のキャッシュ・ロケーションを含むデータ記憶
装置と、各々が前記複数のキャッシュ・ロケーションに
おける１つのキャッシュ・ロケーションと一意的に関連
付けられる複数のディレクトリ・エントリを含むキャッ
シュ・ディレクトリと、少なくとも１つのディレクトリ
・エントリ内にあって、関連するキャッシュ・ロケーシ
ョンにおけるデータ項目がシステム・メモリとコヒーレ
ントであり且つ命令フェッチ・オペレーションによって
検索されたことを表す第１状態を有するコヒーレンシ・
インディケータと、を含むキャッシュ。 （１８）前記第１状態は前記キャッシュ・ロケーション
が命令を含むものと仮定されることを表す上記（１７）
に記載のキャッシュ。 （１９）前記コヒーレンシ・インディケータは、前記関
連するキャッシュ・ロケーションにおけるデータ項目が
前記キャッシュと論理的にイン・ラインにあり且つ前記
キャッシュの下にある他のキャッシュにおいて検出され
得ないことを表す第２状態を有する上記（１７）に記載
のキャッシュ。 （２０）前記コヒーレンシ・インディケータは前記デー
タ項目が命令を含むものと仮定されないことを表す第２
状態を有する上記（１７）に記載のキャッシュ。
【図面の簡単な説明】
【図１】本発明の望ましい実施例に従ってマルチプロセ
ッサ・データ処理システムを示す。
【図２】本発明の望ましい実施例に従ってＬ２キャッシ
ュのブロック図を示す。
【図３】本発明の望ましい実施例に従って変形ＭＥＳＩ
キャッシュ・コヒーレンシ・プロトコルの状態図を示
す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドットソン アメリカ合衆国78660、テキサス州フル ゲールヴィッレ、ベル・ロック・サーク ル 1205 (56)参考文献 特開 平10−289154（ＪＰ，Ａ) 特開 平７−121442（ＪＰ，Ａ) 特開 平８−235061（ＪＰ，Ａ) 特開 平２−253356（ＪＰ，Ａ) 特開 平４−174042（ＪＰ，Ａ) 特開 平５−324466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 15/16 - 15/177

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】システム・メモリ（１２０）及び３以上に
    階層化された複数のキャッシュ（１０６〜１１９）を含
    むデータ処理システムにおいてキャッシュ・コヒーレン
    シを維持する方法にして、 データ項目を第１キャッシュ（１０６〜１１２）に検索
    する命令フェッチ・オペレーションを遂行するステップ
    と、 前記データ項目のコヒーレンシ・インディケータ（２０
    ８）を第１状態（３１０）に設定するステップとを含
    み、 前記第１状態は、前記データ項目が前記第１キャッシュ
    と少なくとも他のいずれかのキャッシュ（１１４〜１１
    ９）とに記憶され、前記データ項目を記憶するキャッシ
    ュの全てとシステム・メモリとがコヒーレントであり、
    前記データ項目が命令フェッチ・オペレーションによっ
    て検索されたことを表す方法。
  2. 【請求項２】前記第１状態は、前記データ項目が命令を
    含むものと仮定されていることを表す請求項１に記載の
    方法。
  3. 【請求項３】前記第１状態は、命令フェッチ・オペレー
    ションに起因した共用状態である請求項１に記載の方
    法。
  4. 【請求項４】前記コヒーレンシ・インディケータが前記
    第１状態にある間、前記データ項目と関連したアドレス
    ・タグを含むオペレーションであって、命令キャッシュ
    ・ロケーションを無効にするオペレーションの検出に応
    答して、前記データ項目が無効であることを表す第３状
    態（３０８）に前記コヒーレンシ・インディケータを更
    新するステップを更に含む請求項１に記載の方法。
  5. 【請求項５】前記コヒーレンシ・インディケータが前記
    第１状態にある間、前記データ項目と関連したアドレス
    ・タグを含むデータ読取りオペレーションの検出に応答
    して、第２状態（３０６）に前記コヒーレンシ・インデ
    ィケータを更新するステップを更に含み、 前記第２状態は、前記データ項目が前記第１キャッシュ
    と少なくとも他いずれかのキャッシュとに記憶され得る
    こと、前記データ項目を含むすべてのキャッシュと前記
    システム・メモリとがコヒーレントであること、及び前
    記データ項目が命令を含むものと仮定されないことを表
    す請求項１に記載の方法。
  6. 【請求項６】前記第２状態は共用状態である請求項５に
    記載の方法。
  7. 【請求項７】前記コヒーレンシ・インディケータが前記
    第１状態にある間、前記データ項目と関連したアドレス
    ・タグを含むスヌープされたフラッシュ・オペレーショ
    ンの検出に応答して、前記コヒーレンシ・インディケー
    タを第２’状態（３１２）に更新するステップを更に含
    み、 前記第２’状態は、前記データ項目が前記第１キャッシ
    ュに記憶されている可能性があり、前記第１キャッシュ
    が前記システム・メモリとコヒーレントであり、論理的
    にイン・ラインであり、前記第１キャッシュの下にある
    他のキャッシュが前記データ項目を含まないことを表す
    請求項１に記載の方法。
  8. 【請求項８】前記第２’状態への遷移は、論理的にイン
    ・ラインであり、前記第１キャッシュの下にある第２キ
    ャッシュ内の前記データ項目を含むキャッシュ・ロケー
    ションの割振り解除に起因する請求項７に記載の方法。
  9. 【請求項９】前記コヒーレンシ・インディケータが前記
    第１状態にある間、前記データ項目と関連したアドレス
    ・タグを含むオペレーションであって、命令キャッシュ
    ・ロケーションを無効にするオペレーションの検出に応
    答して、前記データ項目が無効であることを表す第３状
    態（３０８）に前記コヒーレンシ・インディケータを更
    新するステップを更に含む請求項７に記載の方法。
  10. 【請求項１０】第１キャッシュ（１０６〜１１２）を有
    するプロセッサと、 前記プロセッサに接続された第２キャッシュ（１１４，
    １１６）と、 前記第２キャッシュに接続され、論理的には前記第２キ
    ャッシュの下にある第３キャッシュ（１１８，１１９）
    と、 第１状態（３１０）を有するコヒーレンシ・インディケ
    ータ（２０８）とを含み、 前記第１状態は、前記データ項目が前記第１キャッシュ
    と少なくとも他のいずれかのキャッシュとに記憶され、
    前記データ項目を記憶するキャッシュの全てとシステム
    ・メモリ（１２０）とがコヒーレントであり、前記デー
    タ項目が命令フェッチ・オペレーションによって検索さ
    れたことを表すデータ処理システム。
  11. 【請求項１１】前記コヒーレンシ・インディケータは、
    第２’状態（３１２）を有し、 前記第２’状態は、前記データ項目が前記第２キャッシ
    ュに記憶されているが、前記第３キャッシュには記憶さ
    れていないことを表す請求項１０に記載のデータ処理シ
    ステム。
  12. 【請求項１２】前記第１キャッシュは、前記プロセッサ
    においてデータ・キャッシュとは別個に命令キャッシュ
    を含み、 前記コヒーレンシ・インディケータは、前記データ項目
    が無効であることを表す第３状態（３０８）を有し、前
    記第１キャッシュにおけるキャッシュ・ロケーションを
    無効にするオペレーションに応答して前記第２’状態か
    ら前記第３状態に遷移する請求項１１に記載のデータ処
    理システム。
  13. 【請求項１３】前記第１キャッシュは、前記プロセッサ
    においてキャッシュ・メモリとは別個に命令キャッシュ
    を含み、 前記コヒーレンシ・インディケータは、前記データ項目
    が無効であることを表す第３状態（３０８）を有し、前
    記第１キャッシュにおけるキャッシュ・ロケーションを
    無効にするオペレーションに応答して前記第１状態から
    前記第３状態に遷移する請求項１０に記載のデータ処理
    システム。
  14. 【請求項１４】前記第１状態は、前記データ項目が命令
    を含むものと仮定されることを表す請求項１０に記載の
    データ処理システム。
  15. 【請求項１５】前記コヒーレンシ・インディケータは第
    ２状態（３０６）を有し、 前記第２状態は、前記データ項目が前記第２キャッシュ
    と、少なくとも他のいずれかのキャッシュとに記憶さ
    れ、前記データ項目を含むすべてのキャッシュが前記シ
    ステム・メモリとコヒーレントであること、及び前記デ
    ータ項目が命令を含むものと仮定されないことを表す請
    求項１０に記載のデータ処理システム。
  16. 【請求項１６】前記データ項目を前記プロセッサにおけ
    る別のデータ・キャッシュに検索するオペレーションに
    応答して、前記コヒーレンシ・インディケータは、前記
    第１状態から前記第２状態に遷移する請求項１５に記載
    のデータ処理システム。
  17. 【請求項１７】データ処理システムにおいてキャッシュ
    ・コヒーレンシ・プロトコルをサポートする３以上に階
    層化されたキャッシュにして、 複数のキャッシュ・ロケーション（１０６〜１１９）を
    含むデータ記憶装置と、 各々が前記複数のキャッシュ・ロケーションにおける１
    つのキャッシュ・ロケーションと一意的に関連付けられ
    る複数のディレクトリ・エントリを含むキャッシュ・デ
    ィレクトリ（２０４）と、 少なくとも１つのディレクトリ・エントリ内のコヒーレ
    ンシ・インディケータ（２０８）とを含み、 前記コヒーレンシ・インディケータは、第１状態（３１
    ０）を有し、 前記第１状態は、関連するキャッシュ・ロケーションに
    おけるデータ項目がシステム・メモリとコヒーレントで
    あり、命令フェッチ・オペレーションによって検索され
    たことを表すキャッシュ。
  18. 【請求項１８】前記第１状態は、前記キャッシュ・ロケ
    ーションが命令を含むものと仮定されることを表す請求
    項１７に記載のキャッシュ。
  19. 【請求項１９】前記コヒーレンシ・インディケータは第
    ２’状態（３１２）を有し、 前記第２’状態は、前記関連するキャッシュ・ロケーシ
    ョンにおけるデータ項目が、前記キャッシュと論理的に
    イン・ラインにあり、前記キャッシュの下にある他のキ
    ャッシュに記憶されていないことを表す請求項１７に記
    載のキャッシュ。
  20. 【請求項２０】前記コヒーレンシ・インディケータは、
    前記データ項目が命令を含むものと仮定されないことを
    表す第２状態（３０６）を有する請求項１７に記載のキ
    ャッシュ。
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