JPS5975483A - バツフア・ストレ−ジ制御方式 - Google Patents
バツフア・ストレ−ジ制御方式Info
- Publication number
- JPS5975483A JPS5975483A JP57185528A JP18552882A JPS5975483A JP S5975483 A JPS5975483 A JP S5975483A JP 57185528 A JP57185528 A JP 57185528A JP 18552882 A JP18552882 A JP 18552882A JP S5975483 A JPS5975483 A JP S5975483A
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- JP
- Japan
- Prior art keywords
- buffer
- address
- buffer storage
- storage
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は変換索引ハソファ、アドレスアレイ。
バッファ ストレージを有し、該変換索引バッファ、ア
ドレスアレイ、バッファ・ストレージを同時にアクセス
する機能を備えた情報処理装置に係り、特にバッファ・
ス１−レージを高速６．：アクセス出来るバッファ・ス
ｉ・レージ制御方式に関する。
ドレスアレイ、バッファ・ストレージを同時にアクセス
する機能を備えた情報処理装置に係り、特にバッファ・
ス１−レージを高速６．：アクセス出来るバッファ・ス
ｉ・レージ制御方式に関する。
（１））従来技術と問題点
ｉ＆来、ａｌｅ索引バッファ、アルスアレイ、バッファ
・スＩ・レージを有する仮想アドレス方式の情報処理装
置はセグメント番号、ページ番号及びページ内変位から
構成される論理アｌ−レスを用いてバッファ・ストレー
ジをアクセスしてい乙。
・スＩ・レージを有する仮想アドレス方式の情報処理装
置はセグメント番号、ページ番号及びページ内変位から
構成される論理アｌ−レスを用いてバッファ・ストレー
ジをアクセスしてい乙。
前記情報処理装置のバッファ・スｊレーノのアクセス制
御力式としては変換索引バッファ、アドレスアレイ及び
バッファ・ストレージを順次アクセスする方式又は一部
を同時にアクセスする方式と、総てを同時にアクセスす
る方式とかあるか。
御力式としては変換索引バッファ、アドレスアレイ及び
バッファ・ストレージを順次アクセスする方式又は一部
を同時にアクセスする方式と、総てを同時にアクセスす
る方式とかあるか。
前者はアクセスに必要なマシンサイクル数が多くなり、
後者は論理アドレスのうら物理アドレスで構成されるペ
ージ内変位でバッファ・ストレージをアクセスする必要
があるため直接的に指定出来るバッファ・ストレージの
容量が限定されるので１・−タルバッファ・ストレージ
の容量を大きくするためにはウェイ数を増す必要があり
バーＩ・量か多くなると言う欠点がある。
後者は論理アドレスのうら物理アドレスで構成されるペ
ージ内変位でバッファ・ストレージをアクセスする必要
があるため直接的に指定出来るバッファ・ストレージの
容量が限定されるので１・−タルバッファ・ストレージ
の容量を大きくするためにはウェイ数を増す必要があり
バーＩ・量か多くなると言う欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、変換索引ハソファ
、アドレスアレイ及びバッファ・ス１−レージを同時に
アクセスするバッファ・ストレージ制御方式に於て、指
定された論理アドレスに前回へソファ・ストレージをア
クセスした時の物理アドレスの一部を付加することによ
り、論理アドレスで指定可能以上の容量を有するバッフ
ァ・ストレージを高速且つ効率的にアクセス出来るバッ
ファ・ストレージ制御方式を提供するごとにある。
、アドレスアレイ及びバッファ・ス１−レージを同時に
アクセスするバッファ・ストレージ制御方式に於て、指
定された論理アドレスに前回へソファ・ストレージをア
クセスした時の物理アドレスの一部を付加することによ
り、論理アドレスで指定可能以上の容量を有するバッフ
ァ・ストレージを高速且つ効率的にアクセス出来るバッ
ファ・ストレージ制御方式を提供するごとにある。
（ｄ）発明の構成
本発明の構成は変換索引バッファ、アルスアレイ、ハソ
ファ・ストレージを有し、該変換索引バッファ、アドレ
スアレイ、バッファ・ス）・レージを同時にアクセスす
る機能を備えた情＋し処理装置に於て、バッファ・ス］
・レージをアクセスした最新の物理アドレスの一部をア
クセスソース及び機能毎に別々に保持する回路と、新た
に与えられたセフメン１番号、ページ番号及びページ内
変位から構成される論理アドレスのページ内変位とそれ
に対応する該アクセスソース及び機能毎に保持した物理
ア１−レスの一部とを用いてアドレスアレイ及びバッフ
ァ・ストレージをアクセスする回路とを設げ、バッファ
・ストレージ１ウェイ当りの容量を与えられる論理アド
レスのページ内変位部で表現出来るもの以上に増大させ
、且つ１回目のアクセス−ζヒントする確率を向」ニさ
せる様にしたものである。
ファ・ストレージを有し、該変換索引バッファ、アドレ
スアレイ、バッファ・ス）・レージを同時にアクセスす
る機能を備えた情＋し処理装置に於て、バッファ・ス］
・レージをアクセスした最新の物理アドレスの一部をア
クセスソース及び機能毎に別々に保持する回路と、新た
に与えられたセフメン１番号、ページ番号及びページ内
変位から構成される論理アドレスのページ内変位とそれ
に対応する該アクセスソース及び機能毎に保持した物理
ア１−レスの一部とを用いてアドレスアレイ及びバッフ
ァ・ストレージをアクセスする回路とを設げ、バッファ
・ストレージ１ウェイ当りの容量を与えられる論理アド
レスのページ内変位部で表現出来るもの以上に増大させ
、且つ１回目のアクセス−ζヒントする確率を向」ニさ
せる様にしたものである。
（ｅ）発明の実施例
本発明は参照の局地性により、前回アクセスしたバッフ
ァ・ストレージのブロックが次に再びアクセスされる可
能性が高いと言）ことを利用し。
ァ・ストレージのブロックが次に再びアクセスされる可
能性が高いと言）ことを利用し。
より効果的な物理アドレスの想定手段として、アクセス
ソースおよび機能毎にバッファ・ストレージをアクセス
した時の最新の物理アドレスの一部を保持し１次にアク
セスする場合、対応する保持した物理アドレスを利用し
てバッファ・スＩ−レージをアクセスする様にしたもの
である。
ソースおよび機能毎にバッファ・ストレージをアクセス
した時の最新の物理アドレスの一部を保持し１次にアク
セスする場合、対応する保持した物理アドレスを利用し
てバッファ・スＩ−レージをアクセスする様にしたもの
である。
図は本発明の一実施例を示す回路のブロック図である。
本実施例ば４キロハ・イ１／ページ、バッファ・ストレ
ージ５３は２ウエイ、６４キロハイド、ブロックサイズ
が６４ハイドのフェッチ系の動作を示したものである。
ージ５３は２ウエイ、６４キロハイド、ブロックサイズ
が６４ハイドのフェッチ系の動作を示したものである。
論理アドレスは論理アドレスレジスタ４１にセットされ
る。該論理ア）−レスレジスタ４１のビット０〜１９は
セグメン１、番号及びページ番号から構成される論理ア
ドレスであり、ビット２０〜３１はページ内変位である
。
る。該論理ア）−レスレジスタ４１のビット０〜１９は
セグメン１、番号及びページ番号から構成される論理ア
ドレスであり、ビット２０〜３１はページ内変位である
。
命令フェッチの場合につき説明する。論理アトレスレジ
スフ４１のビット１２〜１９を用いて変換索引バッファ
４２を索引し、変換索引バッファ４２内の論理アドレス
ビット０〜１１と論理アトレスレジスフ４１のビット０
〜１１を比較器４３で比較し、一致した場合変換索引バ
ッファヒントとし選択回路５２に送る。又変換索引バッ
ファ４２内の物理ア１−レスのヒツト１７〜１９を比較
器４８に送り、前回命令フェッチでバッファ・スＩ−レ
ージ５３を゛アクセスした時の物理アルレスを保持して
いるレジスタ４５のヒフＩ １７〜１９を選択回路４７
を経て比較ｐ：Ｉ４８に送り夫々比較する。
スフ４１のビット１２〜１９を用いて変換索引バッファ
４２を索引し、変換索引バッファ４２内の論理アドレス
ビット０〜１１と論理アトレスレジスフ４１のビット０
〜１１を比較器４３で比較し、一致した場合変換索引バ
ッファヒントとし選択回路５２に送る。又変換索引バッ
ファ４２内の物理ア１−レスのヒツト１７〜１９を比較
器４８に送り、前回命令フェッチでバッファ・スＩ−レ
ージ５３を゛アクセスした時の物理アルレスを保持して
いるレジスタ４５のヒフＩ １７〜１９を選択回路４７
を経て比較ｐ：Ｉ４８に送り夫々比較する。
該比較値が一致していれば、端子Δを経て同時に実行し
ているアルスアし・イ４９とハノソア・ストレージ５３
のフェッチを有効とする。不一致ならば無効とし、変換
索引バッファ４２内の物理アドレスヒント１７〜１９を
レジスタ４５にセットすると共に選択回路４７を経てア
ドレスアレイ４９に送る。アドレスアレイ４９は該物理
アトレスピッ１１７〜１９と論理ア）レスレジスタ４１
のヒーノｌ−２０〜２５を用いてウコニイＯ，ウコニイ
１カ・両刀同時にフェッチされる。両ウェーｆのアルレ
スアレイ４９内の物理アトレスヒフＩ−６〜１つは変換
索引バッファ４２内の物理アルレスヒソ１６〜１９とウ
ェー（０は比較器５０でウェイＩは比較器５１で夫々比
較され、どちらかが一致すると該一致したウェイに対応
するバッファ・スｌ−レージ５３のウェイが選択回路５
２の出力により動作する選択回路５４により有効となる
。バッファ・ストレージ５３はレジスタ４５のビット１
７〜１９と論理アドレスレジスタ４１のピッ）・２０〜
２９を用いてウェイ０．ウェイ１両方同時にフエツチさ
れアドレスアレイ４９で一致したウェイの情報がフェッ
チ情報として選択され端子Ｂより送出される。
ているアルスアし・イ４９とハノソア・ストレージ５３
のフェッチを有効とする。不一致ならば無効とし、変換
索引バッファ４２内の物理アドレスヒント１７〜１９を
レジスタ４５にセットすると共に選択回路４７を経てア
ドレスアレイ４９に送る。アドレスアレイ４９は該物理
アトレスピッ１１７〜１９と論理ア）レスレジスタ４１
のヒーノｌ−２０〜２５を用いてウコニイＯ，ウコニイ
１カ・両刀同時にフェッチされる。両ウェーｆのアルレ
スアレイ４９内の物理アトレスヒフＩ−６〜１つは変換
索引バッファ４２内の物理アルレスヒソ１６〜１９とウ
ェー（０は比較器５０でウェイＩは比較器５１で夫々比
較され、どちらかが一致すると該一致したウェイに対応
するバッファ・スｌ−レージ５３のウェイが選択回路５
２の出力により動作する選択回路５４により有効となる
。バッファ・ストレージ５３はレジスタ４５のビット１
７〜１９と論理アドレスレジスタ４１のピッ）・２０〜
２９を用いてウェイ０．ウェイ１両方同時にフエツチさ
れアドレスアレイ４９で一致したウェイの情報がフェッ
チ情報として選択され端子Ｂより送出される。
オペランド及びヂャネルのバッファ・ス１−レージ５３
にたいするアクセスも、命令フェッチの場合と同じであ
り、前回バッファ・ス１−レージ５３をアクセスした時
の物理アドレスを保持するレジスタが夫々４４と４６に
なるのめである。
にたいするアクセスも、命令フェッチの場合と同じであ
り、前回バッファ・ス１−レージ５３をアクセスした時
の物理アドレスを保持するレジスタが夫々４４と４６に
なるのめである。
（ｆ）発明の詳細
な説明した如（本発明はバッファ・ストレージの１ウェ
イ当りの容量を与えられる論理アＩ−レスのページ内変
位部で表現出来るもの以上に増すこ也が出来、且つ効率
的にアクセスすることが出来るためメモリ素子の使用効
率を高めることか出来、経済的で小型の高速なバッファ
・ス］・レージが得られる効果がある。
イ当りの容量を与えられる論理アＩ−レスのページ内変
位部で表現出来るもの以上に増すこ也が出来、且つ効率
的にアクセスすることが出来るためメモリ素子の使用効
率を高めることか出来、経済的で小型の高速なバッファ
・ス］・レージが得られる効果がある。
図は本発明の一実施例を示す回路のブロック図である。
４１は論理アドレスレジスタ、４２は変換索引バッファ
、４３，４８．５０．５１は比較器、４４．４５．４６
はレジスタ、４７．５２．５４は選択回路１４９ばアド
レスアレイ、５３はバッファ・ノ、トレーンである。
、４３，４８．５０．５１は比較器、４４．４５．４６
はレジスタ、４７．５２．５４は選択回路１４９ばアド
レスアレイ、５３はバッファ・ノ、トレーンである。
Claims (1)
- 【特許請求の範囲】 変換索引ハソファ、アＩＳレスアレイ、バッファ・ス１
−レージを自し、該変換索引バッファ、アドレスアレイ
、バッファ・スＩ・レージを同時にアクセスする機能を
備えた情報処理装置に於て、ハ。 ファ・ストレージをアクセスした最新の物理ア１：レス
の一部をアクセスソース及び機能毎に別々に保持する回
路と、新たに与えられたセグノン（・番号、ページ番号
及びページ内変位から構成される論理アドレスのページ
内変位とそれに対応する該アクセスソース及び機能毎に
保持した物理アルレスの一部とを用いてアドレスアレイ
及びバッファ・ストレージをアクセスする回路とを設り
、バッファ・ストレージ１ウェイ当りの容量を与えられ
る論理アドレスのページ内変位部で表現出来るもの以上
に増大させ、且つ１回目のアクセスでヒントする確率を
向」ニさせる事を特徴とするバッファ・ストレージ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185528A JPS5975483A (ja) | 1982-10-22 | 1982-10-22 | バツフア・ストレ−ジ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185528A JPS5975483A (ja) | 1982-10-22 | 1982-10-22 | バツフア・ストレ−ジ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975483A true JPS5975483A (ja) | 1984-04-28 |
Family
ID=16172372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185528A Pending JPS5975483A (ja) | 1982-10-22 | 1982-10-22 | バツフア・ストレ−ジ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199250A (ja) * | 1987-10-02 | 1989-08-10 | Hitachi Ltd | データ処理装置 |
| JP2000259498A (ja) * | 1999-03-10 | 2000-09-22 | Internatl Business Mach Corp <Ibm> | マルチスレッド・プロセッサの命令キャッシュ |
-
1982
- 1982-10-22 JP JP57185528A patent/JPS5975483A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199250A (ja) * | 1987-10-02 | 1989-08-10 | Hitachi Ltd | データ処理装置 |
| JP2000259498A (ja) * | 1999-03-10 | 2000-09-22 | Internatl Business Mach Corp <Ibm> | マルチスレッド・プロセッサの命令キャッシュ |
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