JPH03217953A - アドレス変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野１ この発明は、アドレス変換方式に関するものであり、特
に、データ処理装置における命令フェッチを行うときに
好適なアドレス変換方式に関するものである。

［従来の技術］ 第３図は、従来のアドレス変換方式を示すプロ・ソク図
である。この第３図において、（１）はオペランドアド
レスレジスタ（Ｏ　Ｐ　Ｒと省略）、（２）はＯＰＲ（
１）のページ内アドレス部、（３）はＯＰＲ（１）の仮
想ページアドレス部、（４）は命令カウンタ（ＩＣと省
略）、（５）はＩＣ（４）のページ内アドレス部、（６
）はＩＣ（４）の仮想ページアドレス部、（７）はアド
レス変換バッファ（Ｔ　Ｌ　Ｂと省略）、（８）はアド
レス変換を行うためのトランスレータ、くっ）はＩＣ（
４）をカウントアップするための加算器、（１０）はア
ドレス変換後の実オペランドアドレスを保持するための
実オペランドアドレスレジスタ（Ｒ　Ｏ　Ｐ　Ｒと省略
）、（１１）はＲＯＰＲ（１０）のページ内アドレス部
、（１２）はＲＯＰＲ（１０）の実ページアドレス部、
（２０）はオペランドキャッシュ、（２１）はオペラン
ドキャッシュ（２０）からの読み出しデータを一時的に
蓄積しておくオペランドバッファ、（２２）は命令キャ
ッシュ、（２３）は命令キャッシュ（２２）からの読み
出しデータを一時的に蓄積しておく命令バッファ、（２
５）は■Ｃ（４）のアドレス変換の結果を格納する実命
令アドレスレジスタ（ＲＩＡＲと省略）、（２６）はＲ
ＩＡＲ（２５）のページ内アドレス部、（２７）はＲＩ
ＡＲ（２５）の実ページアドレス部である。

次に、上記された構成を有する従来例の動作について説
明する。

ＩＣ（４）内の仮想命令のアドレス変換をしようとする
ときには、まずＴ　Ｌ　Ｂ　（７　’）を引き、該当す
るエントリがこのＴ　Ｌ　Ｂ　（７　）に存在するか否
かを調べる。この調査の結果として、該当するエントリ
がＴ　Ｌ　Ｂ　（７　）に存在することが判明したとき
には、即座に対応の実アドレスが求められて、ＲＩＡＲ
（２５）の実ページアドレス部（２７）に格納される。

また、Ｒ　Ｉ　ＡＲ（２　５）のページ内アドレス部（
２６）には、ＩＣ（４）のページ内アドレス部（５）の
内容がそのまま格納され、命令キャッシュ（２２〉から
の命令が命令バッファ（２３）に読み出される。

これに対して、該当するエントリがＴ　Ｌ　Ｂ　（７　
）に存在しないことが判明したときには、トランスレー
タ（８）によって所要のアドレス変換を実行して、その
結果としての実ページアドレスを、ＴＬＢ（７）および
ＲＩＡＲ（２５）の実ページアドレス部（２７）に格納
する。

このアドレス変換が一旦完了した後で、ＩＣ（４）にお
けるカウントアップの結果として、仮想ページアドレス
部（６）がカウントアップされるまで、ＲＩＡＲ（２５
）の実ページアドレス部（２７）が、そのままで命令キ
ャッシュ（２２）のアクセスのために使用されて、Ｔ　
Ｌ　Ｂ　（７　）やトランスレータ（８）によるアドレ
ス変換は実行されない。そして、ＩＣ（４）における仮
想ページアドレス部（６）のカウントアップによりペー
ジクロスが検出されると、ＩＣ（４）における仮想ペー
ジアドレス部（６）により、アドレス変換が再度実行さ
れる。

オペランドアクセスについては、命令アクセスとは異な
り、アドレスに連続性がないことから、常に、ＯＰＲ（
１）の仮想ページアドレス部（３）から、Ｔ　Ｌ　Ｂ　
（７　’）およびトランスレータ（８）を用いてアドレ
ス変換を実行し、その結果としての実アドレスをＲＯＰ
Ｒ（ｔｏ）の実ページアドレス部（１２）に格納するよ
うにされている。ここで、ＲＯＰＲ（１０）のページ内
アドレス部（１１）には、ＯＰＲ（１）のページ内アド
レス部（２）の内容がそのまま格納されており、実ペー
ジアドレス部（１２）の内容とともに、オペランドキャ
ッシュ（２０）からのオペランドデータを、オペランド
バツファ（２１》に読み出すようにされる。

［発明か解決しようとする課題１ 従来のデータ処理装置におけるアドレス変換方式は以上
のように構成されているものであり、命令フェッチリク
エストのアドレスに基づくページクロスが生じる場合に
は、アドレス変換の間は命令フェッチが待たされるとい
う問題点があった。

また、ＴＬＢをオペランドリクエストと共用しているた
めに、命令フェッチにおけるアドレス変換が待たされた
り、オペランドリクエストが妨害を受けたりするという
問題点もあった。

この発明は上記のような問題点を解決するためになされ
たものであって、１回のアドレス変換処理により複数ペ
ージ分のアドレス変換をすることが可能なアドレス変換
方式を得ることを目的とする。

［課題を解決するための手段］ この発明に係るアドレス変換方式は、複数個の連続した
ページテーブルエントリを同時に実アドレスレジスタに
格納し、ページクロスが生じる度に順次選択して使用す
るように構成されているものである。

［作用１ この発明においては、命令フェッチのためのアドレス変
換回数が、複数個の実アドレスレジスタを用いることに
より削減されて、命令フェッチとオペランドリクエスト
との競合状態が低減される。

「実施例１ 第１図は、この発明の一実施例であるアドレス変換方式
を示すブロック図である。この第１図において、（１）
はオペランドアドレスレジスタ（ＯＰＲと省略）、（２
）はＯＰＲ（１）のページ内アドレス部、（３）はＯＰ
Ｒ（１）の仮想ページアドレス部、（４）は命令カウン
タ（ＩＣと省略）、（５）は■Ｃ（４〉のページ内アド
レス部、（６）はＩＣ（４）の仮想ページアドレス部、
（７）はアドレス変換バツファ（Ｔ　Ｌ　Ｂと省略）、
（８）はアドレス変換を行うためのトランスレータ、（
９）はＩＣ（４）をカウントアッズするための加算器、
（１０》はアドレス変換後の実オペランドアドレスを保
持するための実オペランドアドレスレジスタ（ＲＯＰＲ
と省略〉、（１１）はＲＯＰＲ（１０）のページ内アド
レス部、（１２）はＲＯＰＲ＜１０）の実ページアドレ
ス部、（１３）は＃０実アドレスレジスタ（ＲＡＲＯと
省略）、く１４）は＃１実アドレスレジスタ（ＲＡＲＩ
と省略）、（１５）は＃２実アドレスレジスタ（ＲＡＲ
２と省略〉、（１６）は実アドレスセレクタであって、
ＲＡＲＯ（１３＞からＲＡＲ２（１５）までのいずれか
を命令キャッシュアクセスのために選択するためのもの
、（１７）は実アドレスセレクタ（１６）の選択情報を
保持するためのセレクトカウンタ（Ｓ　Ｃ　Ｎ　Ｔと省
略）、（１８）は有効な実アドレスレジスタの個数に関
する情報を保持するためのレジスタカウンタ（ＲＣＮＴ
と省略）、（１９》は比較器であって、ＳＣＮＴ（１．
７＞における値とＲＣＮＴ（１　８）における値とを比
較して両者が一致したことを検出するためのもの、（２
０）はオペランドキャッシュ、（２１》はオペランドキ
ャッシュ（２０）からの読み出しデータを一時的に蓄積
しておくオペランドバッファ、（２２）は命令キャッシ
ュ、（２３）は命令キャッシュ（２２）からの読み出し
データを一時的に蓄積しておく命令バツファ、（２４〉
はアドレス変換要求信号線であって、ＳＣＮＴ（１　７
）における値とＲＣＮＴ（１８）における値とが一致し
たことを示すとともに、アドレス変換の開始を要求する
信号を伝送する機能を果たすものである。

第２図は、この発明のアドレス変換方式において、所要
のアドレス変換を実行することに関する説明図である、 次に、上記された構成を有する実施例の動作について，
第１図および第２図を適宜参照しながらいま、ＩＣ（４
）の仮想ページアドレス部（６）における仮想アドレス
を、トランスレータ（８）に送ることによって対応の実
アドレスに変換しているとすると、ここでは命令フエツ
チがなされていることから、前記トランスレータ（８）
においては、ページテーブルく３３）上の目的エントリ
を起点として、更に２エントリ分のフエツチをすること
になる。

トランスレータ（８）は、セグメントテーブルオリジン
（３１）からセグメントテーブル（３２）の開始アドレ
スを知り、ページアドレス部（３４）のセグメントイン
デックス部（３５）に示されている値だけ、前記セグメ
ントテーブル（３２）上を進んだアドレスにあるセグメ
ントエントリから、ページテーブル（３３）の開始アド
レスを求める。

次に、前記されたページテーブル（３３）の開始アドレ
スから、ページアドレス部（３４）のページインデック
ス部（３６）に示されている値だけ、ページテーブル（
３３）上を進んだアドレスにあるべ一リエント１１め７
，．９手をオス−通堂　このページエントリのフェッチ
は主記憶（図示されない）からのフェッチであるために
、キャッシュブロックのバイト数に対応するだけの分を
一度にフエツチすることが可能である。そのために、ト
ランスレータ（８｝においては、これらのバイト数の中
から複数ページ（この実施例では３ページ）に対応する
ページェントリ部分を容易に取り出すことができる。

そして、このトランスレータ（８》においては、フェッ
チした３個のページェントリについて、これらを順次Ｒ
ＡＲＯ（１３）からＲＡＲ２（１５）へとロードしてい
く。その一方で、ＳＣＮＴ（１７）に゛０′′をセット
することにより、実アドレスセレクタ（１６）がＲＡＲ
Ｏ（１３）を選択するようにされる。このとき、トラン
スレータ（８）は、フェッチしたページテーブルエント
リの有効性について調べる。そして、例えば１番目のペ
ージェントリが無効であったときには、変換例外なるプ
ログラム割り込みを要求する。また、２番目以降のペー
ジェントリが無効であったときには、有効なベージエン
トリ数をＲＣＮＴ（１８）にロードする。そして、全ペ
ージェントリが有効であるときには、前記ＲＣＮＴ（１
８）には３がロードされることになる。以下は、ＲＣＮ
Ｔ（１８）に３がロードされている場合について説明し
ていく。

まず、実アドレスセレクタ（１６）から目的の実アドレ
ス部が出力されて、ＩＣ（４）のページ内アドレス部（
５）と結合した結果により、ＩＣ（４）で示される命令
が、命令キャッシュ（２２）から命令バッファ（２３）
に読み出される。

命令の実行が進んでＩＣ（４）のカウントアップがなさ
れるが、その結果として前記ＩＣ（４）の仮想ページア
ドレス部（６）がインクレメントされて、ページクロス
が検出されることがある。そして、この検出に基づく所
定の信号によりＳＣＮＴ（１７）がインクレメントされ
る。次いで、ＲＡＲ［１４）に格納されている次ページ
の実アドレスを実アドレスセレクタ（１６）によって選
択する、かくして、アドレス変換を実行することなく、
次ページからの命令フェッチが連続的に実行される。

更に、ＲＡＲ２（１５）が使用されていてページクロス
が生じたときには、ＳＣＮＴ（１７）のインクレメント
値が３となり、これはＲＣＮＴ（１８）の値と一致する
。そして、比較器（１９）はこの一致を検出してアドレ
ス変換要求をアドレス変換要求信号線（２４）に対して
出力させる。これを受けて、ＩＣ（４）のページアドレ
ス部（５）におけるアドレス変換を実行するとともに、
ＲＡＲＯ（１３）〜ＲＡＲＩ（１５）、ＳＣＮＴ（１７
）およびＲＣＮＴ（１８）の再設定をする。

［発明の効果］ 以上説明されたように、この発明によれば、連続したペ
ージェントリを、複数個の実アドレスレジスタに対して
、１回のアドレス変換だけで格納することができるよう
にされており、それだけ効率的なアドレス変換がなされ
るという効果が奏せられる。また、ＴＬＢの共用を回避
できることから、命令フェッチとオペランドリクエスト
との独立性が高くなり、双方の利用性が向上するといつ
効果も奏せられる。

【図面の簡単な説明】

第１図は、この発明の一実施例であるアドレス変換方式
を示すブロック図、第２図は、上記実施例において、所
要のアドレス変換を実行することに関する説明図、第３
図は、従来のアドレス変換方式を示すブロック図である
。 （１３）は＃０実アドレスレジスタ、 （１４）は＃１実アドレスレジスタ、 （１５）は＃２実アドレスレジスタ、 （１６）は実アドレスセレクタ、 （１７）はセレクトカウンタ、 （１８）はレジスタカウンタ、 〈１９）は比較器。 なお、図中において、同一の符号が付されたものは同一
または相当の部分を示すものである。

Claims (1)

1. 【特許請求の範囲】 命令キャッシュとオペランド・キャッシュとを備えたデ
   ータ処理装置のためのアドレス変換方式において： 連続したページテーブルエントリを保持している複数個
   の実アドレスレジスタ； 上記実アドレスレジスタ内の実アドレスを上記命令キャ
   ッシュのアクセスのために選択する実アクセスセレクタ
   ； 上記実アドレスの選択情報を保持するためのセレクトカ
   ウンタ； 上記実アドレスレジスタの有効なレジスタ数を保持する
   ためのレジスタカウンタ； 上記セレクトカウンタにおける値が上記レジスタカウン
   タにおける値に到達したことを検出するための比較器； が設けられており： 命令フェッチによるアドレス変換がなされているときに
   、連続したページテーブルエントリの内容をそれぞれの
   実アドレスレジスタに格納して、セレクトカウンタのリ
   セットをし、レジスタカウンタに有効なページテーブル
   エントリ数を設定すること； 命令カウンタのカウントアップによりページクロスを検
   出したときにセレクトカウンタをインクリメントするこ
   と； セレクトカウンタのインクリメント値とレジスタカウン
   タの値との一致の検出に基づいてアドレス変換を開始す
   ること； を特徴とするアドレス変換方式。