JPH04213135A

JPH04213135A - 外部メモリアクセスシステム

Info

Publication number: JPH04213135A
Application number: JP3008505A
Authority: JP
Inventors: William M Johnson; ウィリアム・マイケル・ジョンソン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-01-30
Filing date: 1991-01-28
Publication date: 1992-08-04
Also published as: ATE182997T1; US5210841A; DE69033233T2; DE69033233D1; EP0439924A2; EP0439924A3; EP0439924B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は、包括的に、改善された外部
メモリアクセスシステムに関するものであり、より特定
的には、レジスタ間接アドレッシングおよび外部メモリ
を用いる縮小命令セット（ＲＩＳＣ）プロセッサのため
の外部メモリアクセスシステムに関するものである。

【０００２】マイクロプロセッサは技術分野において周
知である。マイクロプロセッサの１つのタイプは、パイ
プライン化されたアーキテクチュアを有する縮小命令セ
ット（ＲＩＳＣ）プロセッサである。そのようなプロセ
ッサは、たとえば、命令取出し段階、デコード段階、実
行段階および書戻し段階を含む、一連の段階を介して直
列命令を処理する。そのようなプロセッサは非常に高速
度で演算し、かつ、そのパイプライン化されたアーキテ
クチュアのために、最小のハードウェアで効率よく命令
を実行することができる。

【０００３】そのようなプロセッサにおいて、各命令は
前述の段階を介して処理される。ゆえに、第２の、また
は次の命令が取出されている間に、第１の命令はデコー
ド段階にあるかもしれない。次のサイクルにおいて、両
方の命令は、第２の命令がデコードされている間に第１
の命令が目下実行されている、１段階だけパイプライン
を下に移動する。

【０００４】このタイプのプロセッサが命令によってデ
ータについて実行することを要求されれば、それは、レ
ジスタファイルに含まれるオペランドに基づいて作用す
ることによりそれを行なう。ゆえに、そのような命令を
実行するためには、プロセッサがデータまたはオペラン
ドをレジスタファイルにロードすることがまず必要であ
る。結果として、この目的のために、ロード命令がその
ようなプロセッサにおいて共通する。

【０００５】データを外部メモリからレジスタファイル
へロードするために、外部メモリがまずアクセスされな
ければならない。外部メモリにアクセスするために、先
行技術のプロセッサは、まず外部メモリのアドレスを計
算し、それからそのアドレスを外部メモリの物理的アド
レスに変換しなければならない。この処理には時間がか
かり、かつ、プロセッサの効率に悪影響を及ぼし得る。他のプロセッサは、外部メモリアドレスをロード命令の
前に計算し、かつそのアドレスを後の利用のために記憶
する。しかしながら、そのようなプロセッサはロード命
令の後にそのアドレスをさらに変換しなければならない
。このタイプのプロセッサは、最初に述べられたプロセ
ッサを超える改善を示すが、この処理についての改善は
、なおも望ましい。

【０００６】高性能プロセッサはその潜在的性能を達成
するために外部メモリへの低い待ち時間アクセスを必要
とする。好ましくは、メモリはプロセッサがそれを要求
した後１つのサイクルのうちにデータの項目を提供すべ
きである。用語“ゼロ待ち状態”が通常この能力を有す
るメモリシステムに与えられる。これは、アクセスが常
に敏速に完了されるので、プロセッサはメモリアクセス
が完了するのを待たなくてもよいという事実に当てはま
る。

【０００７】不幸にも、ゼロ待ち状態のメモリに対する
技術要件は、それを大変困難にし、かつ、実現するのに
費用がかかるようにさせる。このことは、ＲＩＳＣプロ
セッサを特徴付ける非常に高い動作周波数においては特
に真実である。ゼロ待ち状態のメモリおよび非常に高い
動作周波数に対する組合わされた要件は、これらのタイ
プのプロセッサの性能への厳しい障害を提供する。

【０００８】この発明は、外部メモリのアクセスに関す
る前述の問題を克服する。この発明は、１待ち状態のメ
モリシステムを利用するが、ゼロ待ち状態のメモリの性
能を達成することができる。

【０００９】

【発明の概要】この発明は、外部メモリに記憶されたデ
ータに効率よくアクセスし、かつデータについての実行
を容易にするためにデータをレジスタに与えるための、
新しいかつ改善されたシステムを提供する。外部メモリ
アクセスシステムは、命令取出し段階、デコード段階、
実行段階および書戻し段階を含む直列段階において命令
を処理し、かつ実行されるべきデータを記憶するための
外部メモリを含むタイプのプロセッサにおいて使用する
のに適用され、外部メモリは各記憶位置が独特な物理的
記憶アドレスを有する複数個の記憶位置を含み、プロセ
ッサは、第１複数個のレジスタをさらに含み、第１複数
個のレジスタの各々のものは独特なアドレスを有し、か
つ外部メモリ記憶位置のうちの１つに対応する変換され
ないアドレスを記憶するために配列され、前記プロセッ
サは第２複数個のレジスタをさらに含み、第２複数個の
レジスタの各々のものは独特なアドレスを有し、かつプ
ロセッサにより実行されるべきデータを記憶するために
配列される。第１複数個のレジスタに記憶されたアドレ
スは、外部メモリ記憶位置がアクセスされるのを可能に
するために、物理的外部メモリ記憶位置アドレスへの変
換を必要とする。外部メモリアクセスシステムは、第１
複数個のレジスタのうちの１個のアドレスを含む現在取
出されたロード命令に応答するように配列され、かつ、
第１複数個のレジスタのアドレスおよび第１複数個のレ
ジスタのうち先のロード命令の実行のために使われたも
ののための対応する変換された外部メモリアドレス記憶
位置を含む複数個のエントリを記憶するための物理的ア
ドレスキャッシュと、現在取出されたロード命令に応答
し、ロード命令のデコード段階の間に、現在取出された
ロード命令に含まれる第１複数個のレジスタのうちの１
個のアドレスが物理的アドレスキャッシュに記憶される
かどうかを決定するための手段と、もし第１複数個のレ
ジスタのうちの１個のアドレスが物理的アドレスキャッ
シュに含まれれば、第１複数個のレジスタのうちの１個
のアドレスに対応するメモリ記憶位置の先行して変換さ
れた物理的アドレスをロード命令の実行段階の初めに外
部メモリに伝えるための手段とを含む。

【００１０】この発明は、ベースアドレスおよびオフセ
ットアドレスに応答して多重ビット変換された外部メモ
リ物理的アドレスを発生するための、プロセッサにおい
て使用するためのアドレス発生器をさらに提供する。ア
ドレス発生器は複数個のテーブルを含み、各テーブルは
複数個の外部メモリ物理的アドレスを含み、アドレス発
生器は多重ビットの仮想アドレスを発生するためのベー
スアドレスおよびオフセットアドレスを算術的に処理す
るための演算手段をさらに含む。演算手段は多重ビット
の仮想アドレスを一度に１ビット発生し、かつテーブル
に最初に発生された所与の数のビットを与えるように配
列される。演算手段が多重ビットの仮想アドレスの他の
ビットを発生する間に、テーブルは最初に発生されたビ
ットに応答して各テーブルから１個の潜在的な変換され
た物理的アドレスを抽出する。アドレス発生器は、演算
手段およびテーブルの各々に結合され、潜在的な変換さ
れた物理的アドレスのうちのどれが多重ビット変換され
た外部メモリ物理的アドレスかを決定するために、発生
された多重ビットの仮想アドレスを潜在的な変換された
物理的アドレスと比較するための手段をさらに含む。

【００１１】新規であると信じられるこの発明の特徴は
、添付の特許請求の範囲の中で特に述べられる。この発
明は、そのさらなる利点および目的と共に、図１におい
て同じ参照番号が同一の要素を識別する添付の図面と関
連してなされる次の説明を参照することにより、よりよ
く理解されるであろう。

【００１２】

【好ましい実施例の説明】今、図１を参照して、図１は
、概略ブロック図形式で、この発明を実施する外部メモ
リアクセスシステム１０を示す。外部メモリアクセスシ
ステムは一般的に、アドレス発生器１２、物理的アドレ
スキャッシュ１４、選択回路１６および走査手段２６を
含む。外部メモリアクセスシステム１０は、ここでロー
ドレジスタとして参照される第１複数個のレジスタ２０
と、ここで実行レジスタとして参照される第２複数個の
レジスタ２２と、プロセッサにより実行されるべき多重
ビットの命令を含む命令レジスタ２４とを含むマイクロ
プロセッサのための外部メモリ１８内の物理的メモリ記
憶位置をアクセスするように適合させられる。説明の目
的上別に図示されるが、ロードレジスタ２０および実行
レジスタ２２は、当業者により認められるであろうよう
に、１組のレジスタであり得る。外部メモリアクセスシ
ステム１０はロード命令に応答して、ロード命令の実行
段階初めに、外部メモリにおいてアクセスされるべきメ
モリ記憶位置の変換された物理的アドレスを外部メモリ
に伝えることにより、外部メモリ１８内の特定された物
理的メモリ記憶位置をアクセスする。一度アクセスされ
ると、外部メモリはそれから、特定の物理的メモリ記憶
位置に記憶されたデータをオペランドデータとして実行
レジスタ２２のうちの１個に転送することができ、プロ
セッサがそのオペランドデータに基づいて作用するのを
可能にする。

【００１３】１つのそのようなロード命令が命令レジス
タ２４の中に図示される。ロード命令は、命令をロード
命令として識別する第１の組のビット２８と、そこでオ
ペランドデータがロードされるべき実行レジスタを識別
する第２の組のビット３０と、アクセスされるべき外部
メモリ１８の物理的アドレス記憶位置に対応する変換さ
れないメモリアドレスを含むロードレジスタを識別する
第３の組のビット３２とを含む。ロード命令は、この発
明には重要でない関数情報のような情報のビットをさら
に含んでもよい。以下に見られるように、システム１０
は、オペランドデータが第２の組のビット３０により識
別される実行レジスタに転送されてもよいように、第３
の組のビット３２により識別されるレジスタに含まれる
アドレスに対応する外部メモリ１８の物理的メモリ記憶
位置にアクセスすることにより、ロード命令に応答する
。

【００１４】アドレス発生器１２は、加算器３４、アド
レス変換論理３６および複数個のテーブル３７および３
８を含む。加算器３４は第１の入力４０および第２の入
力４２を含む。第１の入力４０はベースアドレスを受け
るようにバス４４に結合され、入力４２はオフセットア
ドレスを受けるように別のバス４６に結合される。アド
レス発生器１２は、入力４０におけるベースアドレスお
よび入力４２におけるオフセットアドレスの受取りに応
答して変換された外部メモリ物理的アドレスを発生する
。技術分野において周知のように、このようなアドレス
発生は、オフセットアドレスがベースアドレスに加えら
れる、加算命令に応答して与えられ得る。オフセットは
、正の数または負の数を表わしてもよい。アドレス発生
器はそれゆえに、新しい外部メモリ物理的アドレスが必
要とされたときに、変換された外部メモリ物理的アドレ
スを発生する。

【００１５】テーブル３７および３８はそれぞれ複数個
の外部メモリ物理的アドレスを含む。加算器３４が新し
い外部メモリ仮想アドレスを計算するにつれ、それはテ
ーブル３７および３８に、出力４３においてここではテ
ーブルエントリ選択ビットとして参照される所与の数の
その最初に発生されたビットを与える。好ましい実施例
に従って、加算器３４は、テーブル３７および３８に、
それが発生する最初の１０ビットのうち最上位からの５
ビットを与える。加算器３４によるエントリ選択ビット
の受取りに応答して、テーブル３７および３８の各々は
、アドレス変換論理に潜在的な変換された外部メモリ物
理的アドレスを与える。システム１０は２個のこのよう
なテーブルを含むので、アドレス変換論理には２個のこ
のような潜在的な変換された外部メモリ物理的アドレス
が与えられる。テーブル３７および３８はアクセスされ
、潜在的なアドレスをアドレス変換論理３６に与えるが
、加算器３４は、並行して、外部メモリ仮想アドレスの
残りのビットを発生する。この好ましい実施例に従って
、残りのビットは、完全な外部メモリ仮想アドレスが３
２ビットを含むように、２２ビットを含む。残りのビッ
トは出力４５で与えられる。

【００１６】加算器が外部メモリ仮想アドレスのすべて
のビットを計算した後、アドレス変換論理はそれから、
発生されたアドレスを２個の潜在的な変換された外部メ
モリ物理的アドレスと比較する。そうする際に、それは
加算器３４により発生されたアドレスに対応する潜在的
な変換された外部メモリ物理的アドレスを選択し、かつ
そのアドレスを変換された外部メモリ物理的アドレスと
して選択する。それはその後変換された外部メモリ物理
的アドレスを選択回路１６に与える。それはまた変換さ
れたアドレスを、以下で詳しく説明される物理的アドレ
スキャッシュ１４に伝える。

【００１７】新しいアドレスがアドレス発生器により発
生されることが必要とされなければ、換言すれば、変換
されないアドレスがロードレジスタ２０のうちの１個に
あれば、加算器３４は、ロードレジスタからのアドレス
を、そのアドレスに作用することなくアドレス変換論理
に通すであろう。変換されないアドレスはその後変換論
理において変換され、変換論理はその後変換された外部
メモリ物理的アドレスを選択回路１６に与える。

【００１８】物理的アドレスキャッシュ１４は、絶対レ
ジスタ番号によりアクセスされる、完全な連想キャッシ
ュである。それは、ロードレジスタ番号と、先行するロ
ード命令に応じて先行して変換された対応する変換され
た外部メモリ物理的アドレスとを含む、複数個のエント
リを含む。アドレス発生器１２が新しい変換された外部
メモリ物理的アドレスを発生すると、それはそのアドレ
スを、キャッシュを更新する目的でキャッシュ１４に伝
える。キャッシュはまた対応するロードレジスタ番号を
記憶する。キャッシュ１４はまた、ロードレジスタ２０
のうちの１個から加算器３４を介する変換されないアド
レスの通過の結果として生じ、かつその後変換論理３６
により変換された外部メモリ物理的アドレスにより更新
されてもよい。

【００１９】プロセッサが、外部メモリ１８がアクセス
されることを必要とするロード命令を取出せば、走査手
段２６は、ロード命令のデコード段階の間に、ロード命
令の第３の組のビット３２に含まれるロードレジスタ番
号に対する物理的アドレスキャッシュ１４を走査する。走査手段２６がロード命令において識別されたレジスタ
番号の位置を見つければ、それによって物理的アドレス
キャッシュ１４は、先行して変換された外部メモリ物理
的アドレスを選択回路１６に伝えるであろう。この態様
で、変換された外部メモリ物理的アドレスは、ロード命
令の実行段階の間に外部メモリに与えられ得る。結果と
して、メモリシステムに、メモリアクセスを行なうため
の付加的なサイクルが与えられる。

【００２０】走査手段２６がロード命令において識別さ
れたレジスタ番号を物理的アドレスキャッシュ１４に見
出さなければ、物理的アドレスキャッシュ１４は、その
後先に説明されたアドレス発生器１２を利用して更新さ
れる。テーブル３７および３８は、加算器３４が新しい
物理アドレスの計算を完了中の間にアクセスされるので
、外部メモリアクセスシステム１０は、外部メモリ１８
に、能率的な態様で、適当な物理的メモリアドレスをさ
らに与えることができる。先に述べられたように、新し
い変換された外部メモリ物理的アドレスはまた、更新さ
れたエントリが必要なものとして再利用されてもよいよ
うに、物理的アドレスキャッシュ１４を更新するために
、物理的アドレスキャッシュ１４に伝えられる。ゆえに
、物理的アドレスキャッシュ１４が更新することを必要
とすれば、どのサイクル上の物理的アドレスキャッシュ
においても２つの連想サーチがある。一方のサーチは起
こり得るロードのためであり、他方は起こり得るアドレ
ス更新のためである。

【００２１】前述から見られるように、物理的アドレス
キャッシュは、絶対レジスタ番号によりアクセスされる
完全連想キャッシュである。それは、物理的アドレスお
よび変換に関するほかの情報を記憶する。キャッシュは
、物理的アドレスを含むための複数個のエントリ、たと
えば、４個のエントリを組入れる。物理的アドレスキャ
ッシュはこのように、命令ストリームにおいて遭遇する
かもしれないいかなるロードに対しても有用なアドレス
変換の１組を含む。キャッシュは、ロード命令のデコー
ドの間にサーチされる。ロードに対するアドレスレジス
タがキャッシュにおいて正当な変換を有すれば、アドレ
スは、ロード命令の実行段階の初めに外部メモリにおい
て現われ得る。物理的アドレスキャッシュはこのように
、有用な変換されたアドレスの高い部分を保持する。

【００２２】前述からまた見られるように、物理的アド
レスキャッシュの内容が正常の命令実行の間に相応じて
更新されることを必要として、アドレスは、レジスタに
おいて更新され得る。いかなる命令の実行の間でも、物
理的アドレスキャッシュは命令の行き先レジスタに関連
するエントリのために走査手段２６によりサーチされる
。行先レジスタがキャッシュにおいて変換を有せば、か
つ、関連するアドレスがうまく変換されれば、現在のエ
ントリは新しいアドレスを反映するように更新される。先に述べられたように、更新条件は、すべてのサイクル
の物理的アドレスキャッシュにおける２つの連想サーチ
を必要とする。１つのサーチは起こり得るロード（読取
り）のためであり、他方は起こり得るアドレス更新（書
込み）のためである。

【００２３】さらに前述から見られるように、この発明
は、アドレス変換論理３６ならびにテーブル３７および
３８と密接に関連して作動する加算器３４によってアド
レス発生を早く提供する。加算器３４は、たとえば１０
ビットの小さい変位で、たとえば即時ロード、加算およ
び減算のような小さいサブセットの命令によって、新し
いアドレスの計算を実行する。

【００２４】アドレス発生器は、それが計算するいかな
るアドレスも、アドレス計算の終わりまでに変換されて
いるように実現される。特に、それを発生するテーブル
エントリ選択ビットは、テーブル３７および３８のアク
セスが、新しいアドレスの残りのビットが計算される間
に第１の半サイクルにさらに進むことを許容する。アド
レス発生器はどの命令の実行段階の間でも作動する。そ
れは、物理的アドレスキャッシュにおける変換されたア
ドレスを更新し、かつ／または外部メモリに変換された
アドレスを直接与える。ゆえに、それは、ロード命令の
実行の間にだけ作動する先行技術のアドレス発生器を超
える明瞭な利点を示す。

【００２５】前述から、それゆえに、この発明が新しい
かつ改善された外部メモリアクセスシステムを提供する
ことが見られる。この発明のシステムはレジスタ間接ア
ドレッシングを利用するので、すべてのアドレス計算は
ロードが行なわれる前に命令により明示的に行なわれて
もよい。結果として、アドレス計算による新しいアドレ
スは、ロードの実行の初めに外部メモリに利用でき、か
つロードの実行を改善するのに用いられ得る。さらに、
物理的アドレスキャッシュは、アドレス変換を必要とし
ないロードに対するアドレス変換の不利益を除去する。さらに、アドレス計算がロード命令の前に必要とされれ
ば、アドレスはロード命令がデコード段階にあるときに
計算されてもよい。新しいアドレスはロード命令のデコ
ード段階の間に計算されるので、新しい変換された物理
的アドレスは、変換された外部メモリ物理的アドレスが
さらに命令の実行段階の初めに外部メモリに伝えられる
ように、アドレス変換を行なうためのロード命令の実行
を待ち続ける代わりに、より先に利用されてもよい。変
換されたアドレスはまた後の再利用のために物理的アド
レスキャッシュ１４に置かれてもよい。これは、メモリ
アクセスに対する付加的なサイクルを許容する。

【００２６】この発明の特定の実施例が示されかつ説明
されたが、修正がなされてもよく、かつ、それゆえ前掲
の特許請求の範囲において、発明の真の精神および範囲
に含まれるそのような変更および修正のすべてを包括す
ることが意図される。

【図面の簡単な説明】

【図１】この発明を実施する、外部メモリアクセスシス
テムの概略ブロック図である。

【符号の説明】

１０は外部メモリアクセスシステム、１２はアドレス発
生器、１４は物理的アドレスキャッシュ、１６は選択回
路、１８は外部メモリ、２０はロードレジスタ、２２は
実行レジスタ、２４は命令レジスタ、２６は走査手段、
３４は加算器、３６はアドレス変換論理、３７および３
８はテーブルである。

Claims

【特許請求の範囲】

【請求項１】　　命令取出し段階、デコード段階、実行
段階および書戻し段階を含む直列段階において命令を処
理し、かつ実行されるべきデータを記憶するための外部
メモリを含み、前記外部メモリは、複数個の記憶位置を
含み、各前記記憶位置は独特な物理的記憶アドレスを有
する、そのようなタイプのプロセッサにおいて、前記プ
ロセッサは第１複数個のレジスタをさらに含み、各前記
第１複数個のレジスタは独特なアドレスを有し、かつ前
記外部メモリ記憶位置の１つに対応する変換されないア
ドレスを記憶するように配列され、前記プロセッサは第
２複数個のレジスタをさらに含み、各前記第２複数個の
レジスタは独特なアドレスを有し、かつ前記プロセッサ
により実行されるべきデータを記憶するように配列され
、前記第１複数個のレジスタに記憶されたアドレスは、
前記外部メモリ記憶位置がアクセスされることを許容す
るために前記物理的外部メモリ記憶位置アドレスへの変
換を必要とする、そのような前記タイプのプロセッサに
おいて、前記外部メモリ記憶位置のうちの１つに記憶さ
れたデータに効率よくアクセスし、かつ前記第１複数個
のレジスタのうちの１個のアドレスを含む現在取出され
たロード命令に応答して前記データを前記第２複数個の
レジスタの１個に与えるための新しいかつ改善されたシ
ステムであって、前記第１複数個のレジスタのアドレス
と、前記第１複数個のレジスタのうち先行するロード命
令の実行に用いられたもののための対応する変換された
外部メモリアドレス記憶位置とを含む、複数個のエント
リを記憶するための物理的アドレスキャッシュと、前記
現在取出されたロード命令に応答し、前記ロード命令の
前記デコード段階の間に、前記現在取出されたロード命
令に含まれる前記第１複数個のレジスタのうちの前記１
個のアドレスが前記物理的アドレスキャッシュに記憶さ
れるかどうかを決定するための手段と、前記第１複数個
のレジスタのうちの前記１個の前記アドレスが前記物理
的アドレスキャッシュに含まれれば、前記第１複数個の
レジスタのうちの前記１個の前記アドレスに対応する前
記メモリ記憶位置の先行して変換された物理的アドレス
を、前記ロード命令の前記実行段階の初めに前記外部メ
モリに伝えるための手段とを含む、システム。
【請求項２】　　前記物理的アドレスキャッシュの前記
エントリを更新するための更新手段をさらに含む、請求
項１に記載のシステム。
【請求項３】　　前記更新手段は、ロード命令に含まれ
る前記第１複数個のレジスタのうちの１個のアドレスが
前記物理的アドレスキャッシュに見出されないときに、
前記物理的アドレスキャッシュを更新するために配列さ
れる、請求項２に記載のシステム。
【請求項４】　　前記更新手段は、すぐ後に続くそれぞ
れのロード命令の前に、アドレス計算命令の実行に従う
前記第１複数個のレジスタのうちの対応する１個に関連
する新しい変換された物理的アドレスを発生するために
前記物理的アドレスキャッシュに結合されたアドレス発
生器を含む、請求項２に記載のシステム。
【請求項５】　　前記アドレス発生器は、前記外部メモ
リに結合されて前記すぐ後に続くそれぞれのロード命令
の実行段階の前に前記新しい変換された物理的アドレス
を前記外部メモリに伝える、請求項４に記載のシステム
。
【請求項６】　　前記アドレス発生器は、前記新しい変
換された物理的アドレスを、前記第１複数個のレジスタ
のうちの前記対応する１個のアドレスを有する前記物理
的アドレスキャッシュに伝えるように配列された、請求
項５に記載のシステム。
【請求項７】　　前記アドレス発生器は、多重ビットの
新しい仮想アドレスを駆動するために、ベースアドレス
およびオフセットアドレスを算術的に処理することによ
り新しい物理的アドレスを計算するように配列された、
請求項４に記載のシステム。
【請求項８】　　前記アドレス発生器は、複数個のテー
ブルを含み、各前記テーブルは複数個の外部メモリ物理
的アドレスを含み、前記アドレス発生器は前記多重ビッ
トの仮想アドレスを一度に１ビット発生するための計算
手段をさらに含み、前記計算手段は前記計算手段が前記
多重ビットのうち他のものを発生する間に各前記テーブ
ルから１個の潜在的な物理的アドレスを抽出するために
前記テーブルに最初の所与の数の前記発生されたビット
を与えるように配列され、前記アドレス発生器は、前記
計算手段および前記テーブルに結合され、前記潜在的な
物理的アドレスのうちのどちらが前記新しい変換された
物理的アドレスであるかを決定するために前記発生され
た多重ビットのアドレスを前記潜在的な物理的アドレス
と比較するための変換手段をさらに含む、請求項７に記
載のシステム。
【請求項９】　　前記変換手段は、前記外部メモリに結
合されて前記外部メモリに前記新しい変換された物理的
アドレスを与える、請求項８に記載のシステム。
【請求項１０】　　前記変換手段は、前記物理的アドレ
スキャッシュにさらに結合されて前記物理的アドレスキ
ャッシュに前記新しい変換された物理的アドレスを与え
る、請求項９に記載のシステム。
【請求項１１】　　選択手段をさらに含み、かつ、前記
物理的アドレスキャッシュおよび前記変換手段は前記選
択手段を介して前記外部メモリに結合される、請求項１
０に記載のシステム。
【請求項１２】　　前記計算手段は１個の加算器を含む
、請求項８に記載のシステム。
【請求項１３】　　プロセッサにおいて、ベースアドレ
スおよびオフセットアドレスに応答する多重ビット変換
された外部メモリ物理的アドレスを発生するためのアド
レス発生器であって、複数個のテーブルを含み、各前記
テーブルは複数個の外部メモリ物理的アドレスを含み、
多重ビットの仮想アドレスを発生するために前記ベース
アドレスおよび前記オフセットアドレスを算術的に処理
するための計算手段をさらに含み、前記計算手段は、前
記多重ビットの仮想アドレスを一度に１ビット発生し、
かつ前記テーブルに所与の数の最初に発生されたビット
を与えるように配列され、前記テーブルは前記第１の発
生されたビットに応答して、前記計算手段が前記多重ビ
ットの仮想アドレスの他のビットを発生する間に各前記
テーブルから１個の潜在的な変換された物理的アドレス
を抽出し、かつ、前記計算手段および前記テーブルの各
々に結合され、前記潜在的な変換された物理的アドレス
のうちどちらが前記多重ビットの変換された外部メモリ
物理的アドレスであるかを決定するために、前記発生さ
れた多重ビットの仮想アドレスを前記潜在的な変換され
た物理的アドレスと比較するための変換手段をさらに含
む、アドレス発生器。
【請求項１４】　　前記複数個のテーブルは２個のテー
ブルを含む、請求項１３に記載のアドレス発生器。
【請求項１５】　　前記計算手段は１個の加算器を含む
、請求項１３に記載のアドレス発生器。
【請求項１６】　　前記加算器は、前記ベースアドレス
を受けるための第１の入力と、前記オフセットアドレス
を受けるための第２の入力とを含む、請求項１５に記載
のアドレス発生器。
【請求項１７】　　前記所与の数の最初に発生されたビ
ットは、前記アドレス発生器により発生された最初の１
０ビットのうち最上位からの５ビットを含む、請求項１
３に記載のアドレス発生器。
【請求項１８】　　前記計算手段は、前記テーブルに結
合されて前記テーブルに前記所与の数の最初に発生され
たビットを与える第１の出力と、前記変換手段に結合さ
れて前記変換手段に前記多重ビットの仮想アドレスの前
記他のビットを与える第２の出力とを含む、請求項１３
に記載のアドレス発生器。
【請求項１９】　　前記変換手段は、前記潜在的な変換
された物理的アドレスのうちのどちらが前記多重ビット
変換された外部メモリ物理的アドレスであるかを決定す
るために、前記多重ビットの仮想アドレスの前記他のビ
ットを用いるように配列される、請求項１８に記載のア
ドレス発生器。
【請求項２０】　　前記多重ビット変換された外部メモ
リ物理的アドレスは３２ビットを含む、請求項１９に記
載のアドレス発生器。