JP2000020311A - 情報処理装置 - Google Patents
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- 230000010365 information processing Effects 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 18
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- 238000004364 calculation method Methods 0.000 description 5
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- 238000001514 detection method Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
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- 238000013519 translation Methods 0.000 description 2
- 102100025071 Potassium voltage-gated channel subfamily H member 5 Human genes 0.000 description 1
- 108050000076 Potassium voltage-gated channel subfamily H member 5 Proteins 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/383—Operand prefetching
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】 先行命令によって更新されるレジスタを、後
続命令が例えばオペランドアドレスの生成に使用するレ
ジスタ干渉状態が生じた場合の処理の遅れを防止する。 【解決手段】 該レジスタ干渉状態が検出されたとき、
後続命令の実行時に生成されたオペランドアドレスを該
後続命令のアドレスと関連づけて記憶する手段２を備
え、さらに後のフェッチ命令のアドレスが手段２内で検
索されたときに対応するオペランドアドレスを予測値と
して該後のフェッチ命令の実行を開始する。
続命令が例えばオペランドアドレスの生成に使用するレ
ジスタ干渉状態が生じた場合の処理の遅れを防止する。 【解決手段】 該レジスタ干渉状態が検出されたとき、
後続命令の実行時に生成されたオペランドアドレスを該
後続命令のアドレスと関連づけて記憶する手段２を備
え、さらに後のフェッチ命令のアドレスが手段２内で検
索されたときに対応するオペランドアドレスを予測値と
して該後のフェッチ命令の実行を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、更に詳しくはパイプライン処理やアウトオブオーダ
処理などを取り入れて、命令の並列実行処理によって高
性能を実現しようとする情報処理装置に関する。
し、更に詳しくはパイプライン処理やアウトオブオーダ
処理などを取り入れて、命令の並列実行処理によって高
性能を実現しようとする情報処理装置に関する。
【０００２】
【従来の技術】情報処理装置において命令のオペランド
の干渉関係、すなわち先行する命令によって更新される
資源の内容が後続の命令で参照される関係がある場合に
は、先行する命令の処理が終了するまで後続の命令を実
行できないというように、先行命令が後続命令の実行に
影響を与える状態が発生する。命令のプログラムによっ
て指示される実行順序に従って逐次実行された時と同じ
結果を保証する必要がある場合には、命令の並列実行処
理が不可能となり、高性能を実現するためのハードウェ
アの性能を十分に発揮することができず、情報処理装置
全体としての性能低下の原因となる。
の干渉関係、すなわち先行する命令によって更新される
資源の内容が後続の命令で参照される関係がある場合に
は、先行する命令の処理が終了するまで後続の命令を実
行できないというように、先行命令が後続命令の実行に
影響を与える状態が発生する。命令のプログラムによっ
て指示される実行順序に従って逐次実行された時と同じ
結果を保証する必要がある場合には、命令の並列実行処
理が不可能となり、高性能を実現するためのハードウェ
アの性能を十分に発揮することができず、情報処理装置
全体としての性能低下の原因となる。
【０００３】このようなオペランドの干渉関係のうち
で、先行する命令によって更新されるレジスタの内容を
後続の命令が参照し、例えば主記憶オペランドアドレス
の生成に使用する場合に生じるレジスタ干渉状態がエク
セキュートジェネレートインターロック（ＥＧＩ）であ
り、情報処理装置の性能を低下させる大きな要因となっ
ている。
で、先行する命令によって更新されるレジスタの内容を
後続の命令が参照し、例えば主記憶オペランドアドレス
の生成に使用する場合に生じるレジスタ干渉状態がエク
セキュートジェネレートインターロック（ＥＧＩ）であ
り、情報処理装置の性能を低下させる大きな要因となっ
ている。
【０００４】このようにレジスタ干渉が生ずる原因は、
一般的に先行の命令によってレジスタの内容更新が行わ
れる時期は命令処理の完了時であり、一方後続の命令に
おいてオペランドアドレスの生成が行われるのは命令処
理の比較的早い段階であることによる。
一般的に先行の命令によってレジスタの内容更新が行わ
れる時期は命令処理の完了時であり、一方後続の命令に
おいてオペランドアドレスの生成が行われるのは命令処
理の比較的早い段階であることによる。
【０００５】これを緩和するための手段として、従来に
おいてもレジスタ格納前のデータを直接オペランドアド
レス生成のための加算器、すなわちエフェクティブアド
レスジェネレータ（ＥＡＧ）にバイパスする方法が実施
されている。図１０はこのような場合のパイプライン動
作の説明図である。
おいてもレジスタ格納前のデータを直接オペランドアド
レス生成のための加算器、すなわちエフェクティブアド
レスジェネレータ（ＥＡＧ）にバイパスする方法が実施
されている。図１０はこのような場合のパイプライン動
作の説明図である。
【０００６】図１０において上段はレジスタ干渉状態、
すなわちＥＧＩが起こらずに命令処理が行われる場合の
実行動作を示す。このパイプライン動作は、命令のデコ
ードサイクルＤ、アドレス生成サイクルＡ、トランスレ
ーションルックアサイドバッファとタグへのアクセスに
よるアドレス変換サイクルＴ、バッファからのオペラン
ド読出しサイクルＢ、例えば演算実行とレジスタアップ
デートバッファ（ＲＵＢ）の更新サイクルＵ、および演
算結果の汎用レジスタＧＲへの書込みサイクルＷから成
っている。そして演算用のオペランドは、サイクルＢに
おいてローカルバッファストレージ（ＬＢＳ）からロー
ドデータレジスタ（ＬＲ）に格納され、サイクルＵにお
ける演算実行に使用される。
すなわちＥＧＩが起こらずに命令処理が行われる場合の
実行動作を示す。このパイプライン動作は、命令のデコ
ードサイクルＤ、アドレス生成サイクルＡ、トランスレ
ーションルックアサイドバッファとタグへのアクセスに
よるアドレス変換サイクルＴ、バッファからのオペラン
ド読出しサイクルＢ、例えば演算実行とレジスタアップ
デートバッファ（ＲＵＢ）の更新サイクルＵ、および演
算結果の汎用レジスタＧＲへの書込みサイクルＷから成
っている。そして演算用のオペランドは、サイクルＢに
おいてローカルバッファストレージ（ＬＢＳ）からロー
ドデータレジスタ（ＬＲ）に格納され、サイクルＵにお
ける演算実行に使用される。
【０００７】図１０の下段はレジスタ干渉が起こった場
合のパイプライン動作の説明図である。命令デコードの
結果に対応して、図示しないＥＧＩ検出回路によってレ
ジスタ干渉状態としてのＥＧＩが検出され、アドレス計
算は基本的に主記憶オペランドのアドレス計算に必要な
レジスタとしてのベースレジスタ（ＢＲ）、インデック
スレジスタ（ＸＲ）、およびディスプレイスメントレジ
スタ（ＤＲ）の内容が確定する（サイクルＡ）まで延期
される。そしてアドレス計算のプライオリティサイクル
Ｐａにおいて、ＢＲおよびＸＲに格納すべきデータがロ
ーカルバッファストレージＬＢＳから、ＢＲおよびＸＲ
をバイパスして、ＥＡ１，ＥＡ２として与えられ、また
ディスプレイスメントレジスタ（ＤＲ）の値がＥＡ３と
して与えられて、アドレス生成サイクルＡにおいてＥＡ
Ｇによってオペランドアドレスの生成が行われる。な
お、ここでは演算実行のサイクルＸは更新サイクルＵと
は独立してサイクルＵの前におかれ、演算結果は一旦リ
ザルトレジスタ（ＲＲ）に格納される。
合のパイプライン動作の説明図である。命令デコードの
結果に対応して、図示しないＥＧＩ検出回路によってレ
ジスタ干渉状態としてのＥＧＩが検出され、アドレス計
算は基本的に主記憶オペランドのアドレス計算に必要な
レジスタとしてのベースレジスタ（ＢＲ）、インデック
スレジスタ（ＸＲ）、およびディスプレイスメントレジ
スタ（ＤＲ）の内容が確定する（サイクルＡ）まで延期
される。そしてアドレス計算のプライオリティサイクル
Ｐａにおいて、ＢＲおよびＸＲに格納すべきデータがロ
ーカルバッファストレージＬＢＳから、ＢＲおよびＸＲ
をバイパスして、ＥＡ１，ＥＡ２として与えられ、また
ディスプレイスメントレジスタ（ＤＲ）の値がＥＡ３と
して与えられて、アドレス生成サイクルＡにおいてＥＡ
Ｇによってオペランドアドレスの生成が行われる。な
お、ここでは演算実行のサイクルＸは更新サイクルＵと
は独立してサイクルＵの前におかれ、演算結果は一旦リ
ザルトレジスタ（ＲＲ）に格納される。
【０００８】
【発明が解決しようとする課題】図１０で説明したよう
に、アドレス計算に使用されるべきレジスタの内容がレ
ジスタに格納される前にバイパスされてアドレス計算に
用いられるとしても、先行する命令によって更新される
べきレジスタ内容の確定を待つ必要があり、高性能のキ
ャッシュを備える情報処理装置においても、複数サイク
ルの損失が発生し、命令実行の並列度が著しく阻害され
るという問題点があった。高性能を実現しようとして命
令実行の並列度が高められた情報処理装置である程、ま
すますこの損失は顕著となり、設計目的の高性能は発揮
できないという問題点があった。
に、アドレス計算に使用されるべきレジスタの内容がレ
ジスタに格納される前にバイパスされてアドレス計算に
用いられるとしても、先行する命令によって更新される
べきレジスタ内容の確定を待つ必要があり、高性能のキ
ャッシュを備える情報処理装置においても、複数サイク
ルの損失が発生し、命令実行の並列度が著しく阻害され
るという問題点があった。高性能を実現しようとして命
令実行の並列度が高められた情報処理装置である程、ま
すますこの損失は顕著となり、設計目的の高性能は発揮
できないという問題点があった。
【０００９】本発明は、ＥＧＩが生じた場合に後続の命
令によって生成されたオペランドアドレスを過去の実行
結果として記憶しておき、その過去の実行結果に基づい
てオペランドアドレスを予測して、実際のオペランドア
ドレス生成の前に命令実行を開始することによって、性
能の低下を防止することができる情報処理装置を提供す
ることを目的とする。
令によって生成されたオペランドアドレスを過去の実行
結果として記憶しておき、その過去の実行結果に基づい
てオペランドアドレスを予測して、実際のオペランドア
ドレス生成の前に命令実行を開始することによって、性
能の低下を防止することができる情報処理装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
ブロック図である。同図は、先行の命令によってその内
容が書き替えられるレジスタが、後続の命令によってオ
ペランドアドレスの生成に使用されるレジスタ干渉状態
（ＥＧＩ）を検出する回路を備える情報処理装置１の原
理構成ブロック図である。
ブロック図である。同図は、先行の命令によってその内
容が書き替えられるレジスタが、後続の命令によってオ
ペランドアドレスの生成に使用されるレジスタ干渉状態
（ＥＧＩ）を検出する回路を備える情報処理装置１の原
理構成ブロック図である。
【００１１】図１においてオペランド・アドレス・ヒス
トリー記憶手段２は、レジスタ干渉状態が検出された
時、後続命令の実行時に生成されたオペランドアドレス
をその後続命令のアドレスと関連づけて記憶するもので
あり、例えばオペランド・アドレス・ヒストリー（ＯＡ
ＨＩＳ）である。
トリー記憶手段２は、レジスタ干渉状態が検出された
時、後続命令の実行時に生成されたオペランドアドレス
をその後続命令のアドレスと関連づけて記憶するもので
あり、例えばオペランド・アドレス・ヒストリー（ＯＡ
ＨＩＳ）である。
【００１２】本発明の実施の形態においては、オペラン
ド・アドレス・ヒストリー記憶手段２の記憶内容を用い
て、オペランドアドレスの予測が行われる。例えば主記
憶装置からの命令のフェッチ時に、そのフェッチ命令の
アドレスによってオペランド・アドレス・ヒストリー記
憶手段２からオペランドアドレスが検索された時、その
オペランドアドレスを予測オペランドアドレスとして、
フェッチ命令と共に命令実行ステージにおいて提示する
命令フェッチ手段を更に備えることができる。
ド・アドレス・ヒストリー記憶手段２の記憶内容を用い
て、オペランドアドレスの予測が行われる。例えば主記
憶装置からの命令のフェッチ時に、そのフェッチ命令の
アドレスによってオペランド・アドレス・ヒストリー記
憶手段２からオペランドアドレスが検索された時、その
オペランドアドレスを予測オペランドアドレスとして、
フェッチ命令と共に命令実行ステージにおいて提示する
命令フェッチ手段を更に備えることができる。
【００１３】また本発明の実施の形態においては、例え
ば命令フェッチ手段によって予測オペランドアドレスが
提示された時、そのフェッチ命令に対応するオペランド
アドレスが生成される以前に、その予測オペランドアド
レスを用いて主記憶オペランドのフェッチを含む命令実
行を開始する命令実行手段を更に備えることもできる。
ば命令フェッチ手段によって予測オペランドアドレスが
提示された時、そのフェッチ命令に対応するオペランド
アドレスが生成される以前に、その予測オペランドアド
レスを用いて主記憶オペランドのフェッチを含む命令実
行を開始する命令実行手段を更に備えることもできる。
【００１４】更に本発明の実施の形態においては、例え
ば予測オペランドアドレスを用いて命令実行が開始され
た時、その予測オペランドアドレスを保持して、フェッ
チ命令によってオペランドアドレスの生成に使用される
レジスタが使用可能になった時点で生成されたオペラン
ドアドレスと比較するオペランドアドレス比較手段を更
に備え、２つのオペランドアドレスが一致した時には、
そのフェッチ命令に対応する処理の実行を継続すること
もできる。
ば予測オペランドアドレスを用いて命令実行が開始され
た時、その予測オペランドアドレスを保持して、フェッ
チ命令によってオペランドアドレスの生成に使用される
レジスタが使用可能になった時点で生成されたオペラン
ドアドレスと比較するオペランドアドレス比較手段を更
に備え、２つのオペランドアドレスが一致した時には、
そのフェッチ命令に対応する処理の実行を継続すること
もできる。
【００１５】オペランドアドレス比較手段によって２つ
のオペランドアドレスが一致しないことが検出された時
には、予測オペランドアドレスを用いた命令の実行結果
を無効化して、生成されるオペランドアドレスを用いて
再度命令実行を行うこともできる。
のオペランドアドレスが一致しないことが検出された時
には、予測オペランドアドレスを用いた命令の実行結果
を無効化して、生成されるオペランドアドレスを用いて
再度命令実行を行うこともできる。
【００１６】更に本発明の実施の形態においては、前述
の命令フェッチ手段によって提示されたオペランドアド
レスを、命令の実行待ち合わせのスタック処理のため
に、フェッチ命令のアドレスと共に格納するリザベーシ
ョンステーション手段を更に備えることもできる。
の命令フェッチ手段によって提示されたオペランドアド
レスを、命令の実行待ち合わせのスタック処理のため
に、フェッチ命令のアドレスと共に格納するリザベーシ
ョンステーション手段を更に備えることもできる。
【００１７】またオペランド・アドレス・ヒストリー記
憶手段２の記憶領域として、前述の後続命令のアドレス
に関連してオペランドアドレスを記憶する領域以外に、
分岐命令の実行時に得られた分岐先アドレスをその分岐
命令のアドレスに関連させて記憶すると共に、領域区別
用のフラグを記憶する領域を更に備えることもできる。
憶手段２の記憶領域として、前述の後続命令のアドレス
に関連してオペランドアドレスを記憶する領域以外に、
分岐命令の実行時に得られた分岐先アドレスをその分岐
命令のアドレスに関連させて記憶すると共に、領域区別
用のフラグを記憶する領域を更に備えることもできる。
【００１８】以上のように本発明によれば、過去の実行
結果としてのオペランドアドレスの予測値を用いて、実
際のオペランドアドレスの生成以前に後続の命令の実行
を開始することが可能となる。
結果としてのオペランドアドレスの予測値を用いて、実
際のオペランドアドレスの生成以前に後続の命令の実行
を開始することが可能となる。
【００１９】
【発明の実施の形態】図２は、本発明におけるオペラン
ド・アドレス・ヒストリーを活用した、予測オペランド
アドレスに基づく命令実行が行われる情報処理装置にお
いて、命令制御ユニット（Ｉユニット）を中心とする構
成ブロック図である。同図において、本発明と関連のあ
る部分を中心に説明する。
ド・アドレス・ヒストリーを活用した、予測オペランド
アドレスに基づく命令実行が行われる情報処理装置にお
いて、命令制御ユニット（Ｉユニット）を中心とする構
成ブロック図である。同図において、本発明と関連のあ
る部分を中心に説明する。
【００２０】図２においてインストラクション・アドレ
ス・レジスタ（ＩＡＲ）１０、インストラクション・フ
ェッチ・エフェクティブ・アドレス・ジェネレータ（Ｉ
ＦＥＡＧ）１１、インストラクション・エフェクティブ
・アドレス・レジスタ（ＩＥＡＲ）１２、インストラク
ション・フェッチ・トランスレーション・ルックアサイ
ド・バッファ（ＩＦＴＬＢ）１３、インストラクション
・フェッチ・タグ（ＩＦＴＡＧ）１４、およびインスト
ラクション・フェッチ・ローカル・バッファ・ストレー
ジ（ＩＦＬＢＳ）１５は、部分的なパイプラインとして
の命令フェッチのパイプライン動作を行うものである。
ス・レジスタ（ＩＡＲ）１０、インストラクション・フ
ェッチ・エフェクティブ・アドレス・ジェネレータ（Ｉ
ＦＥＡＧ）１１、インストラクション・エフェクティブ
・アドレス・レジスタ（ＩＥＡＲ）１２、インストラク
ション・フェッチ・トランスレーション・ルックアサイ
ド・バッファ（ＩＦＴＬＢ）１３、インストラクション
・フェッチ・タグ（ＩＦＴＡＧ）１４、およびインスト
ラクション・フェッチ・ローカル・バッファ・ストレー
ジ（ＩＦＬＢＳ）１５は、部分的なパイプラインとして
の命令フェッチのパイプライン動作を行うものである。
【００２１】この命令フェッチパイプラインは、命令フ
ェッチのリクエスト発行サイクルＩ、タグとＴＬＢへの
アクセスサイクルＩＴ、バッファアクセスサイクルＩ
Ｂ、およびフェッチ完了サイクルＩＲからなり、主記憶
からフェッチされた命令は命令バッファ１６に与えられ
る。
ェッチのリクエスト発行サイクルＩ、タグとＴＬＢへの
アクセスサイクルＩＴ、バッファアクセスサイクルＩ
Ｂ、およびフェッチ完了サイクルＩＲからなり、主記憶
からフェッチされた命令は命令バッファ１６に与えられ
る。
【００２２】命令バッファ１６に与えられた命令は、命
令デコード・演算実行パイプラインの最初の命令プレゼ
ンテーションサイクルＥ、デコードサイクルＤにおい
て、インストラクション・ワード・レジスタ（ＩＷＲ）
１７、デコーダ１８によってデコードされる。
令デコード・演算実行パイプラインの最初の命令プレゼ
ンテーションサイクルＥ、デコードサイクルＤにおい
て、インストラクション・ワード・レジスタ（ＩＷＲ）
１７、デコーダ１８によってデコードされる。
【００２３】命令のデコード結果に対応して、例えば主
記憶オペランドのアドレス計算が行われる。このアドレ
ス計算のためにレジスタアップデートバッファ（ＲＵ
Ｂ）３６、または汎用レジスタ（ＧＲ）３７などから、
オペランドアドレスレジスタ（ＯＰ ＡＤＲＳ ＲＥ
Ｇ）２５を介してアドレス生成用のデータ、例えばベー
ス、インデックス、およびディスプレイスメントの値な
どが、エフェクティブ・アドレス・ジェネレータ（ＥＡ
Ｇ）２６に与えられ、オペランドアドレスの生成が行わ
れる。生成されたオペランドアドレスは、オペランド・
エフェクティブ・アドレス・レジスタ（ＯＥＡＲ）２７
に格納される。オペランドアドレス生成後の図２の各ブ
ロックの動作は本発明の動作と直接には関係がないた
め、その説明を省略する。
記憶オペランドのアドレス計算が行われる。このアドレ
ス計算のためにレジスタアップデートバッファ（ＲＵ
Ｂ）３６、または汎用レジスタ（ＧＲ）３７などから、
オペランドアドレスレジスタ（ＯＰ ＡＤＲＳ ＲＥ
Ｇ）２５を介してアドレス生成用のデータ、例えばベー
ス、インデックス、およびディスプレイスメントの値な
どが、エフェクティブ・アドレス・ジェネレータ（ＥＡ
Ｇ）２６に与えられ、オペランドアドレスの生成が行わ
れる。生成されたオペランドアドレスは、オペランド・
エフェクティブ・アドレス・レジスタ（ＯＥＡＲ）２７
に格納される。オペランドアドレス生成後の図２の各ブ
ロックの動作は本発明の動作と直接には関係がないた
め、その説明を省略する。
【００２４】図２において本発明の特徴を成す構成要素
は、オペランド・アドレス・ヒストリー（ＯＡＨＩＳ）
１９、ＥＧＩチェッカ２２、およびリザベーション・ス
テーション・フォー・ジェネレート・バイパス（ＲＳＧ
Ｂ）２３である。
は、オペランド・アドレス・ヒストリー（ＯＡＨＩＳ）
１９、ＥＧＩチェッカ２２、およびリザベーション・ス
テーション・フォー・ジェネレート・バイパス（ＲＳＧ
Ｂ）２３である。
【００２５】まずデコーダ１８のデコード結果に対応し
て、その結果はＥＧＩチェッカ２２によって、例えば先
行命令のタグ情報の一部としての先行命令における命令
結果の書き込み先となるレジスタ番号などと比較され
る。現在の命令のデコード結果において、アドレス生成
に使用されるレジスタの番号が先行命令の実行結果が書
き込まれるレジスタの番号と一致すれば、レジスタ干渉
状態としてのエクセキュート・ジェネレート・インター
ロック（ＥＧＩ）が検出される。このＥＧＩ検出回路に
ついては、汎用レジスタに対する干渉チェック回路とし
て、発明者の次の先願に説明されている。
て、その結果はＥＧＩチェッカ２２によって、例えば先
行命令のタグ情報の一部としての先行命令における命令
結果の書き込み先となるレジスタ番号などと比較され
る。現在の命令のデコード結果において、アドレス生成
に使用されるレジスタの番号が先行命令の実行結果が書
き込まれるレジスタの番号と一致すれば、レジスタ干渉
状態としてのエクセキュート・ジェネレート・インター
ロック（ＥＧＩ）が検出される。このＥＧＩ検出回路に
ついては、汎用レジスタに対する干渉チェック回路とし
て、発明者の次の先願に説明されている。
【００２６】特開平３−２１２７３７号、豊西、井上：
アクセスレジスタのインタロック制御方式 ＥＧＩが検出されると、ＲＳＧＢ２３に現在の命令のア
ドレスを格納するエントリが作成される。そしてこの場
合には、図１０で説明したようにオペランドアドレスの
生成は使用すべきレジスタが使用可能となってから行わ
れるが、その結果ＥＡＧ２６によって生成されたアドレ
スは、ＲＳＧＢ２３の同じエントリに現在の命令のアド
レスに対応させて格納される。
アクセスレジスタのインタロック制御方式 ＥＧＩが検出されると、ＲＳＧＢ２３に現在の命令のア
ドレスを格納するエントリが作成される。そしてこの場
合には、図１０で説明したようにオペランドアドレスの
生成は使用すべきレジスタが使用可能となってから行わ
れるが、その結果ＥＡＧ２６によって生成されたアドレ
スは、ＲＳＧＢ２３の同じエントリに現在の命令のアド
レスに対応させて格納される。
【００２７】ＲＳＧＢ２３の格納内容は命令のアドレ
ス、および生成されたオペランドアドレスをペアとし
て、命令処理の終了時にオペランド・アドレス・ヒスト
リー（ＯＡＨＩＳ）１９に生成されるエントリに同様に
格納される。そして、例えば次の命令のフェッチ時に、
その命令のアドレスが格納されたＩＥＡＲ１２の内容を
用いてＯＡＨＩＳ１９の記憶内容が検索され、命令アド
レスが一致するか否か、すなわちＯＡＨＩＳにヒットし
たか否かと、ヒットした場合の対応するオペランドアド
レス、その他の情報が命令フェッチのＩＢサイクルで、
ＩＢタグ２０から命令バッファタグ２１にセットされ
る。セットされた情報は、インストラクションワードレ
ジスタ１７を介して、命令実行のＤサイクルでデコーダ
１８にＤタグとして与えられる。
ス、および生成されたオペランドアドレスをペアとし
て、命令処理の終了時にオペランド・アドレス・ヒスト
リー（ＯＡＨＩＳ）１９に生成されるエントリに同様に
格納される。そして、例えば次の命令のフェッチ時に、
その命令のアドレスが格納されたＩＥＡＲ１２の内容を
用いてＯＡＨＩＳ１９の記憶内容が検索され、命令アド
レスが一致するか否か、すなわちＯＡＨＩＳにヒットし
たか否かと、ヒットした場合の対応するオペランドアド
レス、その他の情報が命令フェッチのＩＢサイクルで、
ＩＢタグ２０から命令バッファタグ２１にセットされ
る。セットされた情報は、インストラクションワードレ
ジスタ１７を介して、命令実行のＤサイクルでデコーダ
１８にＤタグとして与えられる。
【００２８】ＤサイクルにおいてＥＧＩチェッカ２２に
よって、前述と同様にＥＧＩの検出が行われ、ＥＧＩが
検出された場合には、Ｄサイクルを抜ける時点でＲＳＧ
Ｂ２３にエントリが作成される。そのエントリには有効
性フラグ、ＯＡＨＩＳミスかヒットのどちらであるか、
その他の制御フラグ、および自命令の命令アドレス（Ｉ
ＡＲ）の登録が行われる。ＯＡＨＩＳヒットの場合に
は、ＯＡＨＩＳ１９に格納されていたオペランドアドレ
ス、すなわち予測オペランドアドレス（ＯＡＲ）も合わ
せて格納される。
よって、前述と同様にＥＧＩの検出が行われ、ＥＧＩが
検出された場合には、Ｄサイクルを抜ける時点でＲＳＧ
Ｂ２３にエントリが作成される。そのエントリには有効
性フラグ、ＯＡＨＩＳミスかヒットのどちらであるか、
その他の制御フラグ、および自命令の命令アドレス（Ｉ
ＡＲ）の登録が行われる。ＯＡＨＩＳヒットの場合に
は、ＯＡＨＩＳ１９に格納されていたオペランドアドレ
ス、すなわち予測オペランドアドレス（ＯＡＲ）も合わ
せて格納される。
【００２９】Ｄサイクル以降の動作は、フェッチされた
命令に対してＯＡＨＩＳミスとヒットの場合、更にその
予測アドレスが正しい場合と誤っていた場合によって処
理が異なるので、その動作については後述する。
命令に対してＯＡＨＩＳミスとヒットの場合、更にその
予測アドレスが正しい場合と誤っていた場合によって処
理が異なるので、その動作については後述する。
【００３０】図３はオペランド・アドレス・ヒストリー
（ＯＡＨＩＳ）の構成、およびその動作の説明図であ
る。同図においてＯＡＨＩＳ１９は、図２のＲＳＧＢ２
３から命令のアドレスＩＡＲ、その命令に対応するオペ
ランドアドレスＯＡＲが格納される領域と、有効性フラ
グを示すＶが格納される領域と、制御情報ＣＴＬが格納
される領域から構成されている。ここで制御情報ＣＴＬ
としては、後述するように、予測オペランドアドレスが
誤っていた場合に、その誤りを示すフラグなどが格納さ
れる。
（ＯＡＨＩＳ）の構成、およびその動作の説明図であ
る。同図においてＯＡＨＩＳ１９は、図２のＲＳＧＢ２
３から命令のアドレスＩＡＲ、その命令に対応するオペ
ランドアドレスＯＡＲが格納される領域と、有効性フラ
グを示すＶが格納される領域と、制御情報ＣＴＬが格納
される領域から構成されている。ここで制御情報ＣＴＬ
としては、後述するように、予測オペランドアドレスが
誤っていた場合に、その誤りを示すフラグなどが格納さ
れる。
【００３１】図３において、図２のインストラクション
・フェッチ・エフェクティブ・アドレス・ジェネレータ
（ＩＦＥＡＧ）１１から送られる命令フェッチアドレス
が格納されたインストラクション・エフェクティブ・ア
ドレス・レジスタ（ＩＥＡＲ）１２の内容によってＩＡ
Ｒが検索され、一致したＩＡＲがあると判定され、かつ
そのエントリの有効性フラグが有効である場合には、対
応するオペランドアドレスＯＡＲ、制御情報ＣＴＬ、お
よび有効性フラグＶがＩＢタグ２０に格納される。
・フェッチ・エフェクティブ・アドレス・ジェネレータ
（ＩＦＥＡＧ）１１から送られる命令フェッチアドレス
が格納されたインストラクション・エフェクティブ・ア
ドレス・レジスタ（ＩＥＡＲ）１２の内容によってＩＡ
Ｒが検索され、一致したＩＡＲがあると判定され、かつ
そのエントリの有効性フラグが有効である場合には、対
応するオペランドアドレスＯＡＲ、制御情報ＣＴＬ、お
よび有効性フラグＶがＩＢタグ２０に格納される。
【００３２】図４は図３のＯＡＨＩＳの各エントリにお
けるデータ格納形式の説明図である。同図に示すよう
に、各エントリには有効性フラグＶ、制御情報ＣＴＬ、
命令アドレスＩＡＲおよびその命令に対応するオペラン
ドアドレスＯＡＲが格納される。ＩＡＲのビット１７〜
２７は本発明の実施形態では、例えばＲＡＭの深さ方向
のアドレスとして使用され、またビット２８はイーブン
／オッドのバンクの選択に使用される。これはＲＡＭが
２ウェイ・４バンク構成で、各バンク２Ｋエントリ、合
計８Ｋエントリとなっており、ＲＡＭがセットアソシア
ティブなエントリで構成されているためである。しかし
ながら、このようなＲＡＭの構成は本発明とは直接の関
係はない。
けるデータ格納形式の説明図である。同図に示すよう
に、各エントリには有効性フラグＶ、制御情報ＣＴＬ、
命令アドレスＩＡＲおよびその命令に対応するオペラン
ドアドレスＯＡＲが格納される。ＩＡＲのビット１７〜
２７は本発明の実施形態では、例えばＲＡＭの深さ方向
のアドレスとして使用され、またビット２８はイーブン
／オッドのバンクの選択に使用される。これはＲＡＭが
２ウェイ・４バンク構成で、各バンク２Ｋエントリ、合
計８Ｋエントリとなっており、ＲＡＭがセットアソシア
ティブなエントリで構成されているためである。しかし
ながら、このようなＲＡＭの構成は本発明とは直接の関
係はない。
【００３３】図５はＲＳＧＢの各エントリにおけるデー
タ格納形式の説明図である。同図において各エントリに
は有効性フラグＶ、例えばエントリの作成時に命令実行
順序に対応して格納される命令識別子ＩＩＤ、ＯＡＨＩ
Ｓにヒットしたか否かなどの制御情報が格納されるＣＴ
Ｌ、命令のアドレスＩＡＲ、対応するオペランドアドレ
スＯＡＲが格納される。
タ格納形式の説明図である。同図において各エントリに
は有効性フラグＶ、例えばエントリの作成時に命令実行
順序に対応して格納される命令識別子ＩＩＤ、ＯＡＨＩ
Ｓにヒットしたか否かなどの制御情報が格納されるＣＴ
Ｌ、命令のアドレスＩＡＲ、対応するオペランドアドレ
スＯＡＲが格納される。
【００３４】このＲＳＧＢのエントリのオペランドアド
レスＯＡＲには、ＯＡＨＩＳにヒットした場合には初め
に予測アドレスがセットされ、その後アドレス生成に使
用すべきレジスタが実際に使用可能となった時点で生成
されたアドレスと比較され、その比較の結果が不一致で
あれば生成アドレスがセットされ、その正しいアドレス
が、命令の完了時にＯＡＨＩＳのＯＡＲの書き替えに使
用される。
レスＯＡＲには、ＯＡＨＩＳにヒットした場合には初め
に予測アドレスがセットされ、その後アドレス生成に使
用すべきレジスタが実際に使用可能となった時点で生成
されたアドレスと比較され、その比較の結果が不一致で
あれば生成アドレスがセットされ、その正しいアドレス
が、命令の完了時にＯＡＨＩＳのＯＡＲの書き替えに使
用される。
【００３５】続いて本発明の実施形態におけるオペラン
ド・アドレス・ヒストリーを用いた動作について、図６
〜図８のタイムチャートを用いて説明する。図６は命令
フェッチパイプラインにおける動作の説明図である。サ
イクルＩにおいて、ＩＦＥＡＧ１１によって出力された
フェッチ命令のアドレスによってキャッシュの検索が行
われると共に、ＯＡＨＩＳ１９の検索も行われる。サイ
クルＩＲにおいて、ローカルバッファストレージ（ＬＢ
Ｓ）１５の内容が命令バッファ１６に、またＯＡＨＩＳ
１９からの出力、すなわちＩＢタグ２０の内容が命令バ
ッファタグ２１に与えられる。
ド・アドレス・ヒストリーを用いた動作について、図６
〜図８のタイムチャートを用いて説明する。図６は命令
フェッチパイプラインにおける動作の説明図である。サ
イクルＩにおいて、ＩＦＥＡＧ１１によって出力された
フェッチ命令のアドレスによってキャッシュの検索が行
われると共に、ＯＡＨＩＳ１９の検索も行われる。サイ
クルＩＲにおいて、ローカルバッファストレージ（ＬＢ
Ｓ）１５の内容が命令バッファ１６に、またＯＡＨＩＳ
１９からの出力、すなわちＩＢタグ２０の内容が命令バ
ッファタグ２１に与えられる。
【００３６】この命令バッファタグの内容は、命令プレ
ゼンテーションのサイクルＥを経て、デコードサイクル
ＤにおいてＤタグとして用いられる。図７は、先行命令
と後続命令との関係の違いによる、オペランド・アドレ
ス・ヒストリーを用いた処理の違いを説明するタイムチ
ャートである。同図において先行命令がロード命令Ｌで
あるものとして、タイムチャートを説明する。この先行
命令に対応して、バッファサイクルＢでローカルバッフ
ァストレージ（ＬＢＳ）の内容がレジスタアップデート
バッファ（ＲＵＢ）に格納され、また演算結果としての
書き込みデータが、書き込みサイクルＷにおいて汎用レ
ジスタ（ＧＲ）に格納される。
ゼンテーションのサイクルＥを経て、デコードサイクル
ＤにおいてＤタグとして用いられる。図７は、先行命令
と後続命令との関係の違いによる、オペランド・アドレ
ス・ヒストリーを用いた処理の違いを説明するタイムチ
ャートである。同図において先行命令がロード命令Ｌで
あるものとして、タイムチャートを説明する。この先行
命令に対応して、バッファサイクルＢでローカルバッフ
ァストレージ（ＬＢＳ）の内容がレジスタアップデート
バッファ（ＲＵＢ）に格納され、また演算結果としての
書き込みデータが、書き込みサイクルＷにおいて汎用レ
ジスタ（ＧＲ）に格納される。
【００３７】後続命令に対しては、その命令のアドレス
がＯＡＨＩＳにヒットした場合とミスした場合とで、処
理が基本的に異なる。まずミスした場合、すなわち後続
の命令のアドレスがＯＡＨＩＳの内部のＩＡＲとして登
録されていない場合には、デコードサイクルＤにおいて
ＥＧＩチェッカ２２によってＥＧＩが検出された時点
で、ＲＳＧＢ２３に有効性フラグＶとその後続命令のア
ドレスＩＡＲが格納される。
がＯＡＨＩＳにヒットした場合とミスした場合とで、処
理が基本的に異なる。まずミスした場合、すなわち後続
の命令のアドレスがＯＡＨＩＳの内部のＩＡＲとして登
録されていない場合には、デコードサイクルＤにおいて
ＥＧＩチェッカ２２によってＥＧＩが検出された時点
で、ＲＳＧＢ２３に有効性フラグＶとその後続命令のア
ドレスＩＡＲが格納される。
【００３８】図１０におけると同様に先行命令、すなわ
ちロード命令Ｌに対応して主記憶オペランドのフェッチ
が完了し、そのデータが用意されるまで、後続命令にお
けるオペランドアドレスの生成は遅らされる。ロード命
令に対応するバッファサイクルＢにおいてそのデータが
確定されると、そのデータはインデックスレジスタＸ
Ｒ、ベースレジスタＢＲに直接入力され、それらのデー
タがアドレス生成用のデータＥＡ１，ＥＡ２として使用
され、ＥＡＧ２６によって必要な加算が行われ、オペラ
ンドアドレスＥＡＧ０／１が生成され、そのオペランド
アドレスはＲＳＧＢのエントリにＩＡＲに対応してＯＡ
Ｒとして格納される。
ちロード命令Ｌに対応して主記憶オペランドのフェッチ
が完了し、そのデータが用意されるまで、後続命令にお
けるオペランドアドレスの生成は遅らされる。ロード命
令に対応するバッファサイクルＢにおいてそのデータが
確定されると、そのデータはインデックスレジスタＸ
Ｒ、ベースレジスタＢＲに直接入力され、それらのデー
タがアドレス生成用のデータＥＡ１，ＥＡ２として使用
され、ＥＡＧ２６によって必要な加算が行われ、オペラ
ンドアドレスＥＡＧ０／１が生成され、そのオペランド
アドレスはＲＳＧＢのエントリにＩＡＲに対応してＯＡ
Ｒとして格納される。
【００３９】それ以後の動作は図１０におけると同様で
あるが、その後続命令の完了に際してＲＳＧＢ２３内の
情報、すなわち命令のアドレスＩＡＲ、対応するオペラ
ンドアドレスＯＡＲ、および有効性フラグＶがＯＡＨＩ
Ｓ１９に送られ、新しいエントリが作成されて、命令実
行結果として記憶される。
あるが、その後続命令の完了に際してＲＳＧＢ２３内の
情報、すなわち命令のアドレスＩＡＲ、対応するオペラ
ンドアドレスＯＡＲ、および有効性フラグＶがＯＡＨＩ
Ｓ１９に送られ、新しいエントリが作成されて、命令実
行結果として記憶される。
【００４０】次にＯＡＨＩＳにヒットした場合、すなわ
ち後続命令のアドレスがＯＡＨＩＳに格納されているＩ
ＡＲの値と一致した場合には、対応するオペランドアド
レスがＥＡＧ２６にＥＡＧ０／１として送られ、またＲ
ＳＧＢ２３内に新しいエントリが作成されて有効性フラ
グＶ、命令のアドレスＩＡＲ、オペランドアドレスＯＡ
Ｒが格納される。ＥＡＧ２６に送られたオペランドアド
レスは予測オペランドアドレスとして用いられ、後続命
令の実行、すなわち主記憶オペランドのフェッチを含ん
だ後続命令に対応する処理が開始される。
ち後続命令のアドレスがＯＡＨＩＳに格納されているＩ
ＡＲの値と一致した場合には、対応するオペランドアド
レスがＥＡＧ２６にＥＡＧ０／１として送られ、またＲ
ＳＧＢ２３内に新しいエントリが作成されて有効性フラ
グＶ、命令のアドレスＩＡＲ、オペランドアドレスＯＡ
Ｒが格納される。ＥＡＧ２６に送られたオペランドアド
レスは予測オペランドアドレスとして用いられ、後続命
令の実行、すなわち主記憶オペランドのフェッチを含ん
だ後続命令に対応する処理が開始される。
【００４１】これとは別に、先行命令としてのロード命
令における主記憶オペランドのフェッチが完了し、その
データが用意された時点でＯＡＨＩＳミスの場合と同様
に、ＥＡＧ２６によってオペランドアドレスの生成が行
われる。生成されたアドレスＥＡＧ２は命令実行順序に
従った正しいアドレスであって、このアドレスはＲＳＧ
Ｂ２３に送られ、そこに登録されているオペランドアド
レス、すなわち予測オペランドアドレスとの比較が行わ
れる。そして比較結果が一致であればＯＡＲマッチとし
て、この後続命令に対応する処理はそのまま継続実行さ
れる。
令における主記憶オペランドのフェッチが完了し、その
データが用意された時点でＯＡＨＩＳミスの場合と同様
に、ＥＡＧ２６によってオペランドアドレスの生成が行
われる。生成されたアドレスＥＡＧ２は命令実行順序に
従った正しいアドレスであって、このアドレスはＲＳＧ
Ｂ２３に送られ、そこに登録されているオペランドアド
レス、すなわち予測オペランドアドレスとの比較が行わ
れる。そして比較結果が一致であればＯＡＲマッチとし
て、この後続命令に対応する処理はそのまま継続実行さ
れる。
【００４２】正しいオペランドアドレスと予測オペラン
ドアドレスの比較結果が不一致であれば、予測アドレス
は誤りであり、予測アドレスを使用して行われた処理の
結果は正しくないことになる。この場合のタイムチャー
トが図７の最下部のタイムチャートである。正しいオペ
ランドアドレスと予測オペランドアドレスとの不一致、
すなわちＯＡＲのミスマッチが判定されると、すでに実
行された予測オペランドアドレスを用いた命令実行処理
は中止され、処理のやり直しが必要となる。すなわち命
令実行パイプラインの最終サイクルとしての書き込みサ
イクルＷにおいて処理結果が汎用レジスタ（ＧＲ）に書
き込まれることはなく、ＧＲの更新は行われない。そし
てＯＡＨＩＳ内で誤った予測アドレスが格納されていた
エントリに、予測オペランドアドレスが誤りであること
を示すＧＩＤＤＹフラグが書き込まれる。更に再度命令
実行を行うために図８に示すＲＳ１ステートへの状態遷
移が行われる。
ドアドレスの比較結果が不一致であれば、予測アドレス
は誤りであり、予測アドレスを使用して行われた処理の
結果は正しくないことになる。この場合のタイムチャー
トが図７の最下部のタイムチャートである。正しいオペ
ランドアドレスと予測オペランドアドレスとの不一致、
すなわちＯＡＲのミスマッチが判定されると、すでに実
行された予測オペランドアドレスを用いた命令実行処理
は中止され、処理のやり直しが必要となる。すなわち命
令実行パイプラインの最終サイクルとしての書き込みサ
イクルＷにおいて処理結果が汎用レジスタ（ＧＲ）に書
き込まれることはなく、ＧＲの更新は行われない。そし
てＯＡＨＩＳ内で誤った予測アドレスが格納されていた
エントリに、予測オペランドアドレスが誤りであること
を示すＧＩＤＤＹフラグが書き込まれる。更に再度命令
実行を行うために図８に示すＲＳ１ステートへの状態遷
移が行われる。
【００４３】図８は命令再実行のための命令フェッチパ
イプライン動作の説明図である。同図において図７から
の状態遷移によるＲＳ１ステートの次に、ＲＳ１Ｄのス
テートの処理が行われる。このステートはＲ１のディレ
ーサイクルであり、Ｒ１ステート＋１サイクルで次のス
テートへの遷移が引き起こされる。次のスタートのステ
ートは、命令実行のためのプロセスステートに入ること
を指示するステートである。そして命令フェッチパイプ
ラインの最初のサイクルＩにおいて、プログラム・ステ
ータス・ワード・インストラクション・アドレス・レジ
スタ（ＰＳＷＩＡＲ）の内容がＩＦＥＡＧ１１に与えら
れ、その内容を用いてキャッシュが検索される。以下の
動作は図６におけると同様であるが、ＯＡＨＩＳの内容
は使用されない。
イプライン動作の説明図である。同図において図７から
の状態遷移によるＲＳ１ステートの次に、ＲＳ１Ｄのス
テートの処理が行われる。このステートはＲ１のディレ
ーサイクルであり、Ｒ１ステート＋１サイクルで次のス
テートへの遷移が引き起こされる。次のスタートのステ
ートは、命令実行のためのプロセスステートに入ること
を指示するステートである。そして命令フェッチパイプ
ラインの最初のサイクルＩにおいて、プログラム・ステ
ータス・ワード・インストラクション・アドレス・レジ
スタ（ＰＳＷＩＡＲ）の内容がＩＦＥＡＧ１１に与えら
れ、その内容を用いてキャッシュが検索される。以下の
動作は図６におけると同様であるが、ＯＡＨＩＳの内容
は使用されない。
【００４４】なおこの場合ＲＳＧＢ２３に格納されてい
る命令のアドレスＩＡＲを使用して再実行のための命令
フェッチを行えば、命令再実行に伴う処理の遅延をある
程度小さくすることは可能である。
る命令のアドレスＩＡＲを使用して再実行のための命令
フェッチを行えば、命令再実行に伴う処理の遅延をある
程度小さくすることは可能である。
【００４５】図９は予測オペランドアドレスがミスマッ
チの場合の命令再実行動作のパイプライン処理の更に詳
細な説明図である。同図において、ＥＡＧ２６によって
生成された正しいオペランドアドレスと、ＲＳＧＢ２３
に格納された予測オペランドアドレスは比較回路４１に
よって比較され、オペランドアドレスのミスマッチが判
定されると、その結果は図２の汎用レジスタＧＲ、また
は浮動小数点レジスタＦＲ３７へのデータの書き込み禁
止信号、およびプログラムステータスワードのイントス
トラクション・アドレス・レジスタ、すなわち次のフェ
ッチ命令のアドレスを与えるレジスタに対する更新禁止
信号として用いられる。これらの信号として“Ｌ”を与
えることによって、レジスタＧＲ、ＦＲ３７への命令実
行結果の書き込みと、ＰＳＷＩＡＲの更新とが禁止され
る。そして図８において説明したようにＰＳＷＩＡＲの
値、すなわち実行処理が中止された命令のアドレスの値
が命令パイプラインに与えられ、図示しないが、最終的
に命令実行結果の書き込みサイクルＷにおいて命令実行
結果がＧＲ，ＦＲ３７に格納されると共に、ＰＳＷＩＡ
Ｒの更新も行われる。
チの場合の命令再実行動作のパイプライン処理の更に詳
細な説明図である。同図において、ＥＡＧ２６によって
生成された正しいオペランドアドレスと、ＲＳＧＢ２３
に格納された予測オペランドアドレスは比較回路４１に
よって比較され、オペランドアドレスのミスマッチが判
定されると、その結果は図２の汎用レジスタＧＲ、また
は浮動小数点レジスタＦＲ３７へのデータの書き込み禁
止信号、およびプログラムステータスワードのイントス
トラクション・アドレス・レジスタ、すなわち次のフェ
ッチ命令のアドレスを与えるレジスタに対する更新禁止
信号として用いられる。これらの信号として“Ｌ”を与
えることによって、レジスタＧＲ、ＦＲ３７への命令実
行結果の書き込みと、ＰＳＷＩＡＲの更新とが禁止され
る。そして図８において説明したようにＰＳＷＩＡＲの
値、すなわち実行処理が中止された命令のアドレスの値
が命令パイプラインに与えられ、図示しないが、最終的
に命令実行結果の書き込みサイクルＷにおいて命令実行
結果がＧＲ，ＦＲ３７に格納されると共に、ＰＳＷＩＡ
Ｒの更新も行われる。
【００４６】前述のように実際に生成されたオペランド
アドレスと予測オペランドアドレスとの比較の結果が不
一致の場合には、ＯＡＨＩＳ１９内の対応するエントリ
の予測アドレスの書き替えも行われる。これは同じシー
ケンス、すなわち同じアドレスの命令が再び実行された
場合に、再度予測アドレスの誤りを引き起こすことを防
止するためである。
アドレスと予測オペランドアドレスとの比較の結果が不
一致の場合には、ＯＡＨＩＳ１９内の対応するエントリ
の予測アドレスの書き替えも行われる。これは同じシー
ケンス、すなわち同じアドレスの命令が再び実行された
場合に、再度予測アドレスの誤りを引き起こすことを防
止するためである。
【００４７】またこの予測アドレス誤りが引き起こされ
たエントリを単純にＯＡＨＩＳから消去することもでき
る。しかしそれよりも優れた方法として、本実施形態に
おては、そのエントリに予測アドレスの誤りを示すＧＩ
ＤＤＹフラグを制御情報の一部として書き込んで、予測
誤りを記録する方法を採用することもできる。このＧＩ
ＤＤＹフラグがオンのエントリが検索された場合には、
命令のアドレスがヒットの場合でもＯＡＨＩＳに格納さ
れているオペランドアドレスを使用することなく、ＯＡ
ＨＩＳミスの場合と同様に、ＥＡＧ２６によってオペラ
ンドアドレスが生成された後に命令処理を行うことがで
きる。
たエントリを単純にＯＡＨＩＳから消去することもでき
る。しかしそれよりも優れた方法として、本実施形態に
おては、そのエントリに予測アドレスの誤りを示すＧＩ
ＤＤＹフラグを制御情報の一部として書き込んで、予測
誤りを記録する方法を採用することもできる。このＧＩ
ＤＤＹフラグがオンのエントリが検索された場合には、
命令のアドレスがヒットの場合でもＯＡＨＩＳに格納さ
れているオペランドアドレスを使用することなく、ＯＡ
ＨＩＳミスの場合と同様に、ＥＡＧ２６によってオペラ
ンドアドレスが生成された後に命令処理を行うことがで
きる。
【００４８】更に例えば命令のアドレスがあるオフセッ
ト値を用いて順次インクリメントされるような場合に
は、このことを示すフラグとそのオフセット値を制御情
報としてＯＡＨＩＳのエントリに格納し、命令アドレス
の一致によってそのエントリが読出された時、そのフラ
グに従ってそのエントリに格納されているＯＡＲの値に
オフセット値を加算して、予測オペランドアドレスの修
正値として使用することもできる。また１回おきに別の
アドレスを命令アドレスとして生成する場合には、その
ことをフラグとして制御情報の中に記録し、そのエント
リが検索された時にはその別のアドレスに対応して予測
オペランドアドレスを生成して使用する方法も考えられ
る。このような方法としては各種の方法が考えられるの
で、本実施形態ではこのような情報を制御情報ＣＴＬと
して一括して示してある。
ト値を用いて順次インクリメントされるような場合に
は、このことを示すフラグとそのオフセット値を制御情
報としてＯＡＨＩＳのエントリに格納し、命令アドレス
の一致によってそのエントリが読出された時、そのフラ
グに従ってそのエントリに格納されているＯＡＲの値に
オフセット値を加算して、予測オペランドアドレスの修
正値として使用することもできる。また１回おきに別の
アドレスを命令アドレスとして生成する場合には、その
ことをフラグとして制御情報の中に記録し、そのエント
リが検索された時にはその別のアドレスに対応して予測
オペランドアドレスを生成して使用する方法も考えられ
る。このような方法としては各種の方法が考えられるの
で、本実施形態ではこのような情報を制御情報ＣＴＬと
して一括して示してある。
【００４９】以上の説明においては、オペランド・アド
レス・ヒストリーＯＡＨＩＳはＲＡＭを用いて構成され
ている。発明の実施形態としては、類似の機構として分
岐命令における分岐先アドレス、すなわち分岐が成立し
た場合のターゲットアドレスを予測する機構としてのブ
ランチヒストリーを備えることもできる。このブランチ
ヒストリーについては、発明者の次の先願に詳細に説明
されている。
レス・ヒストリーＯＡＨＩＳはＲＡＭを用いて構成され
ている。発明の実施形態としては、類似の機構として分
岐命令における分岐先アドレス、すなわち分岐が成立し
た場合のターゲットアドレスを予測する機構としてのブ
ランチヒストリーを備えることもできる。このブランチ
ヒストリーについては、発明者の次の先願に詳細に説明
されている。
【００５０】特開平６−８９１７３号、井上：ブランチ
・ヒストリーを持つ命令実行処理装置 ブランチヒストリーのエントリには命令が分岐命令であ
る場合の命令のアドレスと、分岐先としてのターゲット
アドレス、および有効性を示すフラグなどが格納されて
いる。そこでＯＡＨＩＳを構成するＲＡＭを、ブランチ
ヒストリーを構成するＲＡＭと共通にして使用すること
ができる。ブランチヒストリーのエントリとして使用す
る場合には、分岐命令の実行時にＥＡＧによって生成さ
れた分岐先のターゲットアドレスをオペランドアドレス
ＯＡＲに代わって格納し、そのエントリの用途がブラン
チヒストリーであることをフラグとして登録することに
より、オペランド・アドレス・ヒストリーのエントリと
区別することが可能となる。
・ヒストリーを持つ命令実行処理装置 ブランチヒストリーのエントリには命令が分岐命令であ
る場合の命令のアドレスと、分岐先としてのターゲット
アドレス、および有効性を示すフラグなどが格納されて
いる。そこでＯＡＨＩＳを構成するＲＡＭを、ブランチ
ヒストリーを構成するＲＡＭと共通にして使用すること
ができる。ブランチヒストリーのエントリとして使用す
る場合には、分岐命令の実行時にＥＡＧによって生成さ
れた分岐先のターゲットアドレスをオペランドアドレス
ＯＡＲに代わって格納し、そのエントリの用途がブラン
チヒストリーであることをフラグとして登録することに
より、オペランド・アドレス・ヒストリーのエントリと
区別することが可能となる。
【００５１】命令フェッチに際して、命令のアドレスを
用いてこのようなＲＡＭ内の命令アドレスにアクセスが
行われる。但し検索されたエントリがブランチヒストリ
ーに対応するものである場合には、読出されて命令バッ
ファタグ２１にセットされるターゲットアドレスの値は
命令フェッチパイプラインに供給され、分岐先の命令を
分岐命令の実行に先立ってフェッチするために使用され
る。
用いてこのようなＲＡＭ内の命令アドレスにアクセスが
行われる。但し検索されたエントリがブランチヒストリ
ーに対応するものである場合には、読出されて命令バッ
ファタグ２１にセットされるターゲットアドレスの値は
命令フェッチパイプラインに供給され、分岐先の命令を
分岐命令の実行に先立ってフェッチするために使用され
る。
【００５２】
【発明の効果】以上詳細に説明したように、本発明によ
れば過去の実行結果に基づいて、例えば主記憶オペラン
ドのアドレスを予測して、後続命令の実行を開始するこ
とによって、レジスタ干渉としてのＥＧＩが起こっても
命令の並列処理の性能を低下させることを防止すること
ができ、情報処理装置の性能向上に寄与するところが大
きい。
れば過去の実行結果に基づいて、例えば主記憶オペラン
ドのアドレスを予測して、後続命令の実行を開始するこ
とによって、レジスタ干渉としてのＥＧＩが起こっても
命令の並列処理の性能を低下させることを防止すること
ができ、情報処理装置の性能向上に寄与するところが大
きい。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明のオペランド・アドレス・ヒストリーを
用いた動作が実行される情報処理装置の命令制御ユニッ
トを中心とする構成を示すブロック図である。
用いた動作が実行される情報処理装置の命令制御ユニッ
トを中心とする構成を示すブロック図である。
【図３】オペランド・アドレス・ヒストリーの構成とそ
の動作を説明する図である。
の動作を説明する図である。
【図４】オペランド・アドレス・ヒストリーの各エント
リにおけるデータ格納方式を説明する図である。
リにおけるデータ格納方式を説明する図である。
【図５】リザベーション・ステーション・フォー・ジェ
ネレート・バイパスの各エントリにおけるデータ格納方
式を説明する図である。
ネレート・バイパスの各エントリにおけるデータ格納方
式を説明する図である。
【図６】命令フェッチパイプラインにおける本発明の実
施形態としての処理を説明する図である。
施形態としての処理を説明する図である。
【図７】命令実行パイプラインにおける本発明の実施形
態における処理を説明するタイムチャートである。
態における処理を説明するタイムチャートである。
【図８】命令再実行の場合の本発明の実施形態としての
命令フェッチパイプライン処理のタイムチャートであ
る。
命令フェッチパイプライン処理のタイムチャートであ
る。
【図９】正しいオペランドアドレスと予測オペランドア
ドレスとが一致しない場合のパイプライン動作の詳細な
説明図である。
ドレスとが一致しない場合のパイプライン動作の詳細な
説明図である。
【図１０】従来におけるＥＧＩによるアドレス生成の遅
れを説明するタイムチャートである。
れを説明するタイムチャートである。
１ 情報処理装置 ２ オペランド・アドレス・ヒストリー記憶手段 １２ イントストラクション・エフェクティブ・アドレ
ス・ジェネレータ（ＩＥＡＲ） １８ デコーダ １９ オペランド・アドレス・ヒストリー（ＯＡＨＩ
Ｓ） ２１ 命令バッファタグ ２２ ＥＧＩチェッカ ２３ リザベーション・ステーション・フォー・ジェネ
レート・バイパス（ＲＳＧＢ） ２６ エフェクティブ・アドレス・ジェネレータ（ＥＡ
Ｇ）
ス・ジェネレータ（ＩＥＡＲ） １８ デコーダ １９ オペランド・アドレス・ヒストリー（ＯＡＨＩ
Ｓ） ２１ 命令バッファタグ ２２ ＥＧＩチェッカ ２３ リザベーション・ステーション・フォー・ジェネ
レート・バイパス（ＲＳＧＢ） ２６ エフェクティブ・アドレス・ジェネレータ（ＥＡ
Ｇ）
Claims (10)
- 【請求項１】 先行の命令によって内容が書き替えられ
るレジスタが後続の命令によってオペランドアドレスの
生成に使用されるレジスタ干渉の状態を検出する回路を
備える情報処理装置において、 該レジスタ干渉状態が検出された時、前記後続命令の実
行時に生成されたオペランドアドレスを該後続命令のア
ドレスと関連づけて記憶するオペランド・アドレス・ヒ
ストリー記憶手段を備えることを特徴とする情報処理装
置。 - 【請求項２】 前記オペランド・アドレス・ヒストリー
記憶手段が、分岐命令の実行時に得られた分岐先アドレ
スを該分岐命令のアドレスと関連させて記憶すると共
に、前記後続命令のアドレスに関連してオペランドアド
レスを記憶する領域と区別するためのフラグを記憶する
領域を更に備えることを特徴とする請求項１記載の情報
処理装置。 - 【請求項３】 主記憶装置からの命令のフェッチ時に、
該フェッチ命令のアドレスによって前記オペランド・ア
ドレス・ヒストリー手段の記憶内容からオペランドアド
レスが検索された時、該オペランドアドレスを該フェッ
チ命令と共に命令実行ステージにおいて提示する命令フ
ェッチ手段を更に備えることを特徴とする請求項１記載
の情報処理装置。 - 【請求項４】 前記命令フェッチ手段によって前記オペ
ランド・アドレス・ヒストリー記憶手段から検索された
オペランドアドレスが提示された時、該フェッチ命令に
対応するオペランドアドレスが生成される以前に、該提
示されたオペランドアドレスを予測オペランドアドレス
として主記憶オペランドのフェッチを含む命令実行を開
始する命令実行手段を更に備えることを特徴とする請求
項３記載の情報処理装置。 - 【請求項５】 前記提示されたオペランドアドレスを予
測オペランドアドレスとして命令実行が開始された時、
該予測オペランドアドレスを保持し、前記フェッチ命令
によってオペランドアドレスの生成に使用されるレジス
タが使用可能になった時点で生成されたオペランドアド
レスと比較するオペランドアドレス比較手段を更に備
え、２つのオペランドアドレスが一致した時、該フェッ
チ命令に対応する処理をそのまま実行継続することを特
徴とする請求項４記載の情報処理装置。 - 【請求項６】 前記オペランドアドレス比較手段によっ
て２つのオペランドアドレスが一致しないことが検出さ
れた時、前記予測オペランドアドレスを用いた命令実行
の結果を無効化し、前記生成されたオペランドアドレス
を用いて再度命令実行を行う命令再実行手段を更に備え
ることを特徴とする請求項５記載の情報処理装置。 - 【請求項７】 前記オペランドアドレス比較手段によっ
て２つのオペランドアドレスが一致しないことが検出さ
れた時、前記オペランド・アドレス・ヒストリー記憶手
段が前記後続命令のアドレスと関連づけて該予測オペラ
ンドアドレスの誤りの原因となった事象に関する情報を
更に記憶することを特徴とする請求項５記載の情報処理
装置。 - 【請求項８】 前記フェッチ命令より後の命令の主記憶
装置からのフェッチ時に、該後のフェッチ命令のアドレ
スによって前記オペランド・アドレス・ヒストリー記憶
手段の記憶内容から前記予測オペランドアドレスの誤り
の原因となった事象に関する情報が検索された時、該事
象に関する情報に基づいて記憶されている予測アドレス
を修正し、該修正値を新しい予測アドレスとして該後の
フェッチ命令と共に命令ステージにおいて提示する第２
の命令フェッチ手段を備えることを特徴とする請求項７
記載の情報処理装置。 - 【請求項９】 前記オペランドアドレス比較手段によっ
て２つのオペランドアドレスが一致しないことが検出さ
れた時、前記オペランド・アドレス・ヒストリー記憶手
段が前記後続命令のアドレスと関連づけて該予測オペラ
ンドアドレスが誤りであることを更に記憶すると共に、 前記フェッチ命令より後の命令の主記憶装置からのフェ
ッチ時に、該後のフェッチ命令のアドレスによって前記
オペランド・アドレス・ヒストリー記憶手段の記憶内容
から前記予測オペランドアドレスが検索されても、該後
のフェッチ命令によってオペランドアドレスの生成に使
用されるレジスタが使用可能になってオペランドアドレ
スが生成されるまで該後のフェッチ命令の実行を延期す
る第２の命令実行手段を備えることを特徴とする請求項
５記載の情報処理装置。 - 【請求項１０】 前記命令フェッチ手段によって提示さ
れたオペランドアドレスを、命令の実行待ち合わせのス
タック処理のために、前記フェッチ命令のアドレスと共
に格納するリザベーションステーション手段を更に備え
ることを特徴とする請求項３，４、または５記載の情報
処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200198A JP3499135B2 (ja) | 1998-06-29 | 1998-06-29 | 情報処理装置 |
| US09/268,998 US6421771B1 (en) | 1998-06-29 | 1999-03-16 | Processor performing parallel operations subject to operand register interference using operand history storage |
| EP99302565A EP0969358A3 (en) | 1998-06-29 | 1999-03-31 | Information processing device and method for performing parallel processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200198A JP3499135B2 (ja) | 1998-06-29 | 1998-06-29 | 情報処理装置 |
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|---|---|
| JP2000020311A true JP2000020311A (ja) | 2000-01-21 |
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Family
ID=16110595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18200198A Expired - Fee Related JP3499135B2 (ja) | 1998-06-29 | 1998-06-29 | 情報処理装置 |
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| Country | Link |
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| EP (1) | EP0969358A3 (ja) |
| JP (1) | JP3499135B2 (ja) |
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| US7185182B2 (en) * | 2003-02-04 | 2007-02-27 | Via Technologies, Inc. | Pipelined microprocessor, apparatus, and method for generating early instruction results |
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| US20050216713A1 (en) * | 2004-03-25 | 2005-09-29 | International Business Machines Corporation | Instruction text controlled selectively stated branches for prediction via a branch target buffer |
| US7694286B2 (en) * | 2005-02-10 | 2010-04-06 | International Business Machines Corporation | Apparatus and method for detecting base-register usage conflicts in computer code |
| US8966230B2 (en) * | 2009-09-30 | 2015-02-24 | Intel Corporation | Dynamic selection of execution stage |
| US9292292B2 (en) * | 2013-06-20 | 2016-03-22 | Advanced Micro Devices, Inc. | Stack access tracking |
| JP6189266B2 (ja) * | 2014-08-20 | 2017-08-30 | 東芝メモリ株式会社 | データ処理装置、データ処理方法及びデータ処理プログラム |
| CN111049894B (zh) * | 2019-12-07 | 2023-08-29 | 深圳市万佳安物联科技股份有限公司 | 云端物联网数据处理方法、装置以及电子设备 |
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| JPH0760384B2 (ja) | 1985-05-07 | 1995-06-28 | 株式会社日立製作所 | 命令実行方法およびデータ処理装置 |
| JPH07103985B2 (ja) * | 1987-12-22 | 1995-11-08 | 大阪瓦斯株式会社 | ターボ式熱風発生装置付ボイラの運転方法 |
| JP2667849B2 (ja) * | 1988-01-06 | 1997-10-27 | 株式会社日立製作所 | 情報処理装置 |
| JP2667851B2 (ja) | 1988-01-22 | 1997-10-27 | 株式会社日立製作所 | 情報処理装置 |
| JPH03212737A (ja) | 1990-01-18 | 1991-09-18 | Fujitsu Ltd | アクセスレジスタのインタロック制御方式 |
| JP3335379B2 (ja) | 1992-09-09 | 2002-10-15 | 富士通株式会社 | ブランチ・ヒストリーを持つ命令実行処理装置 |
| JP2621763B2 (ja) * | 1993-07-15 | 1997-06-18 | 日本電気株式会社 | 情報処理装置 |
| US5790823A (en) * | 1995-07-13 | 1998-08-04 | International Business Machines Corporation | Operand prefetch table |
| JP3435267B2 (ja) * | 1995-11-07 | 2003-08-11 | 株式会社東芝 | マイクロプロセッサ及びそのロードアドレス予想方法 |
| US5813045A (en) * | 1996-07-24 | 1998-09-22 | Advanced Micro Devices, Inc. | Conditional early data address generation mechanism for a microprocessor |
-
1998
- 1998-06-29 JP JP18200198A patent/JP3499135B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/268,998 patent/US6421771B1/en not_active Expired - Fee Related
- 1999-03-31 EP EP99302565A patent/EP0969358A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6421771B1 (en) | 2002-07-16 |
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| EP0969358A2 (en) | 2000-01-05 |
| EP0969358A3 (en) | 2003-01-08 |
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