JP2621763B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2621763B2 JP2621763B2 JP5175271A JP17527193A JP2621763B2 JP 2621763 B2 JP2621763 B2 JP 2621763B2 JP 5175271 A JP5175271 A JP 5175271A JP 17527193 A JP17527193 A JP 17527193A JP 2621763 B2 JP2621763 B2 JP 2621763B2
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Description
【０００１】
【産業上の利用分野】本発明は、パイプライン制御の下
でアドレス計算を行う情報処理装置に関する。
でアドレス計算を行う情報処理装置に関する。
【０００２】
【従来の技術】従来、この種の情報処理装置は、間接ア
ドレス指定を伴う命令を処理する際には、オペランド中
に指定された間接アドレスをアドレス変換バッファ（Ｔ
ＬＢ：Translation Lookaside Buffer）により物理アド
レスに変換して、その物理アドレスによってオペランド
キャッシュをアクセスして実効アドレスを求めていた。
また、間接アドレス指定／直接アドレス指定共に、アド
レス生成を伴う命令が、先行するロード命令の結果をア
ドレス生成に使用するものである場合、そのアドレス生
成を伴う命令は先行するロード命令の結果が確定するま
で処理を中断させていた。
ドレス指定を伴う命令を処理する際には、オペランド中
に指定された間接アドレスをアドレス変換バッファ（Ｔ
ＬＢ：Translation Lookaside Buffer）により物理アド
レスに変換して、その物理アドレスによってオペランド
キャッシュをアクセスして実効アドレスを求めていた。
また、間接アドレス指定／直接アドレス指定共に、アド
レス生成を伴う命令が、先行するロード命令の結果をア
ドレス生成に使用するものである場合、そのアドレス生
成を伴う命令は先行するロード命令の結果が確定するま
で処理を中断させていた。
【０００３】なお、これらの従来技術に対して、例えば
特開昭５７−１１４９４８号公報に記載されているよう
に、レジスタに値が書込まれる前にその値を読出す隘路
（いわゆるレジスタバイパス）を設けてオペランド読出
しを高速化する手段があるが、この場合もレジスタに書
込むべき値がレジスタの直前に到着していなければなら
ず、それ以上の高速化は期待できない。
特開昭５７−１１４９４８号公報に記載されているよう
に、レジスタに値が書込まれる前にその値を読出す隘路
（いわゆるレジスタバイパス）を設けてオペランド読出
しを高速化する手段があるが、この場合もレジスタに書
込むべき値がレジスタの直前に到着していなければなら
ず、それ以上の高速化は期待できない。
【０００４】
【発明が解決しようとする課題】この従来の情報処理装
置では、間接アドレスの変換の際にＴＬＢやオペランド
キャッシュをアクセスするため、そのための処理に時間
を要するという問題があった。また、先行するロード命
令による結果が確定するまで、それをアドレス計算に使
用する後続命令の処理を続行できないという問題があっ
た。
置では、間接アドレスの変換の際にＴＬＢやオペランド
キャッシュをアクセスするため、そのための処理に時間
を要するという問題があった。また、先行するロード命
令による結果が確定するまで、それをアドレス計算に使
用する後続命令の処理を続行できないという問題があっ
た。
【０００５】
【課題を解決するための手段】上述した問題点を解決す
るため、本願第１の発明により情報処理装置では、間接
アドレス指定を伴う命令を処理する際、過去に生成され
た実行アドレスを保存しておく手段を設けることによ
り、間接アドレスから実行アドレスを生成する処理を高
速化する。また、本願第２の発明による情報処理装置で
は、過去にベースレジスタやインデックスレジスタにロ
ードされた値の履歴を保存しておく手段を備えることに
より、次にベースレジスタやインデックスレジスタに対
してロード命令が出現した際に、保存しておいた履歴中
の値を用いることによって後続するアドレス生成を伴う
命令を高速化する。
るため、本願第１の発明により情報処理装置では、間接
アドレス指定を伴う命令を処理する際、過去に生成され
た実行アドレスを保存しておく手段を設けることによ
り、間接アドレスから実行アドレスを生成する処理を高
速化する。また、本願第２の発明による情報処理装置で
は、過去にベースレジスタやインデックスレジスタにロ
ードされた値の履歴を保存しておく手段を備えることに
より、次にベースレジスタやインデックスレジスタに対
してロード命令が出現した際に、保存しておいた履歴中
の値を用いることによって後続するアドレス生成を伴う
命令を高速化する。
【０００６】
【実施例】次に本願第１の発明について図面を参照して
説明する。
説明する。
【０００７】図１は本願第１の発明の一実施例を示す情
報処理装置のブロック図である。命令レジスタ（以下、
ＩＲという）１０１は、パイプラインの上位ステージよ
り供給された命令語を保持する。ベースレジスタ（以
下、ＢＲという）１０２ならびにインデックスレジスタ
（以下、ＸＲという）１０３は、共に命令セットアーキ
テクチャで定義されたレジスタであり、それぞれＩＲ１
０１の命令語により指示された索引番号により読み出さ
れる。アドレス加算器（以下、ＡＤという）１０４は、
命令語により指示されたディスプレースメント（変
位）、ＢＲ１０２からのベースアドレス、およびＸＲ１
０３からのインデックスアドレスから論理アドレスの生
成を行う。セレクタ１２１はＡＤ１０４、データレジス
タ（以下、ＤＲという）１０９もしくはデータバッファ
（以下、ＤＢという）１１２のいずれかからの論理アド
レスを選択する。この選択された論理アドレスは、論理
アドレスレジスタ（以下、ＬＡＲという）１０５に保持
される。アドレス変換バッファ（以下、ＴＬＢという）
１０６はＬＡＲ１０５からの論理アドレスを基に物理ア
ドレスに変換する。この物理アドレスは物理アドレスレ
ジスタ（以下、ＰＡＲという）１０７に保持される。オ
ペランドキャッシュ（以下、ＯＣという）１０８は、Ｐ
ＡＲ１０７の物理アドレスを基に該当するエントリのデ
ータを出力する。ここで得られたデータはＤＲ１０９に
保持され、オペランドデータとして後続のパイプライン
に使用されるか、論理アドレスとしてセレクタ１２１で
選択されて再びＴＬＢ１０６により物理アドレスに変換
される。論理アドレスバッファ（以下、ＬＡＢという）
１１０はＡＤ１０４により生成された論理アドレスを格
納するバッファである。有効指示バッファ（以下、ＶＢ
という）１１１は、ＬＡＢ１１０の対応する各エントリ
が有効であるか無効であるかを示すバッファである。Ｄ
Ｂ１１２は、ＬＡＢ１１０の各エントリに格納されてい
る値を間接アドレスであるとした場合の、実効アドレス
を格納するバッファである。比較器１１４は、ＡＤ１０
４が生成した論理アドレスとＬＡＢ１１０内の各論理ア
ドレスとを比較する。ＡＮＤゲート１１６は、比較器１
１４、ＶＢ１１１、およびＡＮＤゲート１１７の各出力
の論理積を生成する。物理アドレスバッファ（以下、Ｐ
ＡＢという）１１３は、ＬＡＢ１１０の各エントリに格
納されている値を論理アドレスであるとした場合の、物
理アドレスを格納するバッファである。比較器１１５
は、ＰＡＲ１０７の物理アドレスとＰＡＢ１１３内の各
論理アドレスとを比較する。ＡＮＤゲート１１７は、比
較器１１５およびＶＢ１１１の各出力の論理積を生成す
る。エンコーダ１１８はＡＮＤゲート１１５の出力を基
に、ＤＢ１１２から読み出すべきエントリ番号を生成す
る。制御回路１５０は、ＡＮＤゲート１１６の出力、Ａ
ＮＤゲート１１７の出力もしくはパイプライン下位ステ
ージからの論理アドレス空間切替指示信号１１９を基に
ＶＢ１１１の登録および無効化を行い、また、制御信号
１２２によりセレクタ１２１の制御を行う。
報処理装置のブロック図である。命令レジスタ（以下、
ＩＲという）１０１は、パイプラインの上位ステージよ
り供給された命令語を保持する。ベースレジスタ（以
下、ＢＲという）１０２ならびにインデックスレジスタ
（以下、ＸＲという）１０３は、共に命令セットアーキ
テクチャで定義されたレジスタであり、それぞれＩＲ１
０１の命令語により指示された索引番号により読み出さ
れる。アドレス加算器（以下、ＡＤという）１０４は、
命令語により指示されたディスプレースメント（変
位）、ＢＲ１０２からのベースアドレス、およびＸＲ１
０３からのインデックスアドレスから論理アドレスの生
成を行う。セレクタ１２１はＡＤ１０４、データレジス
タ（以下、ＤＲという）１０９もしくはデータバッファ
（以下、ＤＢという）１１２のいずれかからの論理アド
レスを選択する。この選択された論理アドレスは、論理
アドレスレジスタ（以下、ＬＡＲという）１０５に保持
される。アドレス変換バッファ（以下、ＴＬＢという）
１０６はＬＡＲ１０５からの論理アドレスを基に物理ア
ドレスに変換する。この物理アドレスは物理アドレスレ
ジスタ（以下、ＰＡＲという）１０７に保持される。オ
ペランドキャッシュ（以下、ＯＣという）１０８は、Ｐ
ＡＲ１０７の物理アドレスを基に該当するエントリのデ
ータを出力する。ここで得られたデータはＤＲ１０９に
保持され、オペランドデータとして後続のパイプライン
に使用されるか、論理アドレスとしてセレクタ１２１で
選択されて再びＴＬＢ１０６により物理アドレスに変換
される。論理アドレスバッファ（以下、ＬＡＢという）
１１０はＡＤ１０４により生成された論理アドレスを格
納するバッファである。有効指示バッファ（以下、ＶＢ
という）１１１は、ＬＡＢ１１０の対応する各エントリ
が有効であるか無効であるかを示すバッファである。Ｄ
Ｂ１１２は、ＬＡＢ１１０の各エントリに格納されてい
る値を間接アドレスであるとした場合の、実効アドレス
を格納するバッファである。比較器１１４は、ＡＤ１０
４が生成した論理アドレスとＬＡＢ１１０内の各論理ア
ドレスとを比較する。ＡＮＤゲート１１６は、比較器１
１４、ＶＢ１１１、およびＡＮＤゲート１１７の各出力
の論理積を生成する。物理アドレスバッファ（以下、Ｐ
ＡＢという）１１３は、ＬＡＢ１１０の各エントリに格
納されている値を論理アドレスであるとした場合の、物
理アドレスを格納するバッファである。比較器１１５
は、ＰＡＲ１０７の物理アドレスとＰＡＢ１１３内の各
論理アドレスとを比較する。ＡＮＤゲート１１７は、比
較器１１５およびＶＢ１１１の各出力の論理積を生成す
る。エンコーダ１１８はＡＮＤゲート１１５の出力を基
に、ＤＢ１１２から読み出すべきエントリ番号を生成す
る。制御回路１５０は、ＡＮＤゲート１１６の出力、Ａ
ＮＤゲート１１７の出力もしくはパイプライン下位ステ
ージからの論理アドレス空間切替指示信号１１９を基に
ＶＢ１１１の登録および無効化を行い、また、制御信号
１２２によりセレクタ１２１の制御を行う。
【０００８】次に、以上の構成を持つ情報処理装置の動
作について説明する。パイプラインの上位ステージから
供給された命令語はＩＲ１０１に保持され、命令デコー
ダ（図示していない）により解読される。この結果、ア
ドレス生成を伴う命令であると判断されたならば、命令
語の所定のフィールドの索引番号を基にＢＲ１０２およ
びＸＲ１０３を読み出し、命令語の所定のフィールドか
らディスプレースメントを抽出する。これらの値を用い
て、ＡＤ１０４が論理アドレスを生成する。この論理ア
ドレスはセレクタ１２１を介して一旦ＬＡＲ１０５に保
持され、ＴＬＢ１０６で物理アドレスに変換される。こ
の物理アドレスは一旦ＰＡＲ１０７に保持され、この物
理アドレスに対応するデータがＯＣ１０８から読み出さ
れてＤＲ１０９に保持される。ここで、ＴＬＢ１０６な
らびにＯＣ１０８の構成は、通常用いられているＴＬＢ
ならびにキャッシュと同様のものである。
作について説明する。パイプラインの上位ステージから
供給された命令語はＩＲ１０１に保持され、命令デコー
ダ（図示していない）により解読される。この結果、ア
ドレス生成を伴う命令であると判断されたならば、命令
語の所定のフィールドの索引番号を基にＢＲ１０２およ
びＸＲ１０３を読み出し、命令語の所定のフィールドか
らディスプレースメントを抽出する。これらの値を用い
て、ＡＤ１０４が論理アドレスを生成する。この論理ア
ドレスはセレクタ１２１を介して一旦ＬＡＲ１０５に保
持され、ＴＬＢ１０６で物理アドレスに変換される。こ
の物理アドレスは一旦ＰＡＲ１０７に保持され、この物
理アドレスに対応するデータがＯＣ１０８から読み出さ
れてＤＲ１０９に保持される。ここで、ＴＬＢ１０６な
らびにＯＣ１０８の構成は、通常用いられているＴＬＢ
ならびにキャッシュと同様のものである。
【０００９】ＤＲ１０９に保持されたデータの意味は、
命令語の命令コードフィールドにより指定された命令に
よって異なる。直接アドレス指定の演算系命令であれ
ば、オペランドデータとして演算器に使用される。直接
アドレス指定のロード命令であれば、指定されたレジス
タにそのデータが格納される。間接アドレス指定の命令
であれば、そのデータは論理アドレスとして扱われ、セ
レクタ１２１で選択されて再びＴＬＢ１０６により物理
アドレスに変換され、さらにＯＣ１０８によりオペラン
ドフェッチが行われる。従って、間接アドレス指定命令
の場合、間接アドレス指定ではない場合の処理に比べて
オペランドの実効アドレスが求まるまでに時間がかか
り、後続命令の処理が阻害される。
命令語の命令コードフィールドにより指定された命令に
よって異なる。直接アドレス指定の演算系命令であれ
ば、オペランドデータとして演算器に使用される。直接
アドレス指定のロード命令であれば、指定されたレジス
タにそのデータが格納される。間接アドレス指定の命令
であれば、そのデータは論理アドレスとして扱われ、セ
レクタ１２１で選択されて再びＴＬＢ１０６により物理
アドレスに変換され、さらにＯＣ１０８によりオペラン
ドフェッチが行われる。従って、間接アドレス指定命令
の場合、間接アドレス指定ではない場合の処理に比べて
オペランドの実効アドレスが求まるまでに時間がかか
り、後続命令の処理が阻害される。
【００１０】ここまで説明した動作は、従来技術による
パイプライン構成の情報処理装置によるものと同様であ
る。本願第１の発明では、上述のような間接アドレス指
定を伴う命令において、過去に生成された実効アドレス
を、ＬＡＢ１１０、ＰＡＢ１１３、ＤＢ１１２、および
ＶＢ１１１に格納しておくことにより、間接アドレスか
ら実効アドレスを生成する処理を高速化する。
パイプライン構成の情報処理装置によるものと同様であ
る。本願第１の発明では、上述のような間接アドレス指
定を伴う命令において、過去に生成された実効アドレス
を、ＬＡＢ１１０、ＰＡＢ１１３、ＤＢ１１２、および
ＶＢ１１１に格納しておくことにより、間接アドレスか
ら実効アドレスを生成する処理を高速化する。
【００１１】上記ＬＡＢ１１０等へのエントリ登録動作
について説明する。ＩＲ１０１に保持された命令が間接
アドレス指定を伴う命令であった場合、ＡＤ１０４にて
生成された論理アドレス（間接アドレス）はＬＡＢ１１
０に格納される。ＬＡＢ１１０はアドレスを複数エント
リ記憶できる構成になっており、空いている任意のエン
トリが使用される。このエントリの管理は制御回路１５
０が行い、対応するＶＢ１１１が有効状態でないエント
リを探して新たに割当てて、そのＶＢ１１１の対応する
エントリを有効状態に変更する。このエントリ番号はＰ
ＡＢ１１３とＤＢ１１２も共有しており、該当する命令
が処理されていくに従って、ＴＬＢ１０６からの物理ア
ドレスがＰＡＢ１１３に、ＯＣ１０８からのデータがＤ
Ｂ１１２に、それぞれ同一のエントリ番号を用いて格納
される。
について説明する。ＩＲ１０１に保持された命令が間接
アドレス指定を伴う命令であった場合、ＡＤ１０４にて
生成された論理アドレス（間接アドレス）はＬＡＢ１１
０に格納される。ＬＡＢ１１０はアドレスを複数エント
リ記憶できる構成になっており、空いている任意のエン
トリが使用される。このエントリの管理は制御回路１５
０が行い、対応するＶＢ１１１が有効状態でないエント
リを探して新たに割当てて、そのＶＢ１１１の対応する
エントリを有効状態に変更する。このエントリ番号はＰ
ＡＢ１１３とＤＢ１１２も共有しており、該当する命令
が処理されていくに従って、ＴＬＢ１０６からの物理ア
ドレスがＰＡＢ１１３に、ＯＣ１０８からのデータがＤ
Ｂ１１２に、それぞれ同一のエントリ番号を用いて格納
される。
【００１２】ＬＡＢ１１０等のエントリ無効化動作につ
いて説明する。ＤＢ１１２に格納されているデータと同
じアドレス領域に対して、ストア命令による書込みがあ
った場合には、ＯＣ１０８とＤＢ１１２とで内容が一致
しなくなる可能性があり、正常な動作が継続できなくな
る。これを防止するため、ストア命令を検出してその書
込みアドレスをチェックする必要がある。ＩＲ１０１に
保持された命令がストア命令であった場合、ＰＡＲ１０
７に格納された絶対アドレスとＰＡＢ１１３の各エント
リの絶対アドレスとを、比較器１１５により比較する。
一致するものがあった場合には、ＶＢ１１１の対応する
エントリが有効状態であるかを調べてＡＮＤゲート１１
５により論理積をとり、その結果を制御回路１５０に入
力する。アドレス一致したエントリが有効状態であれ
ば、制御回路１５０はＶＢ１１１の該当エントリを無効
状態に書換えることによりエントリの無効化をする。
いて説明する。ＤＢ１１２に格納されているデータと同
じアドレス領域に対して、ストア命令による書込みがあ
った場合には、ＯＣ１０８とＤＢ１１２とで内容が一致
しなくなる可能性があり、正常な動作が継続できなくな
る。これを防止するため、ストア命令を検出してその書
込みアドレスをチェックする必要がある。ＩＲ１０１に
保持された命令がストア命令であった場合、ＰＡＲ１０
７に格納された絶対アドレスとＰＡＢ１１３の各エント
リの絶対アドレスとを、比較器１１５により比較する。
一致するものがあった場合には、ＶＢ１１１の対応する
エントリが有効状態であるかを調べてＡＮＤゲート１１
５により論理積をとり、その結果を制御回路１５０に入
力する。アドレス一致したエントリが有効状態であれ
ば、制御回路１５０はＶＢ１１１の該当エントリを無効
状態に書換えることによりエントリの無効化をする。
【００１３】また同様に、論理アドレス空間が切り替わ
った場合にもＬＡＢ１１０とＤＢ１１２の論理的な対応
関係が無くなるため、ＬＡＢ１１０等のエントリの無効
化処理が必要となる。この場合には、論理アドレス空間
の切り替わりが（図示していない）パイプライン下位ス
テージからの論理アドレス空間切替信号１１９により制
御回路１５０に伝えられ、制御回路１５０によりＶＢ１
１１の全エントリの無効化が行われる。
った場合にもＬＡＢ１１０とＤＢ１１２の論理的な対応
関係が無くなるため、ＬＡＢ１１０等のエントリの無効
化処理が必要となる。この場合には、論理アドレス空間
の切り替わりが（図示していない）パイプライン下位ス
テージからの論理アドレス空間切替信号１１９により制
御回路１５０に伝えられ、制御回路１５０によりＶＢ１
１１の全エントリの無効化が行われる。
【００１４】次に、ＬＡＢ１１０等に有効報が記憶され
ている状態で新たな間接アドレス指定命令を処理する場
合の動作について説明する。
ている状態で新たな間接アドレス指定命令を処理する場
合の動作について説明する。
【００１５】ＡＤ１０４で生成されたオペランドの論理
アドレス（間接アドレス）は、比較器１１４でＬＡＢ１
１０の全エントリと比較される。一致が検出された場合
には、比較器１１４の出力とそれぞれ対応するエントリ
のＶＢ１１１の値とがＡＮＤゲート１１６で論理積がと
られ、その出力が制御回路１５０に送られる。また、こ
のときＡＮＤゲート１１７の出力の反転もＡＮＤゲート
１１６にて論理積がとられる。これは、ストア命令によ
る書換えを検出してから制御回路１５０によってＶＢ１
１１の無効化処理が完了する迄の間の、ＬＡＢ１１０の
該当するエントリの無効性を保証するためである。この
処理に於いてＡＤ１０４の出力がＬＡＢ１１０に格納さ
れている有効な間接アドレスのいずれかと一致すると、
ＡＮＤゲート１１６の出力から制御回路１５０を介して
エンコーダ１１８でＤＢ１１２のエントリ番号を生成す
る。このエントリ番号を用いて得られるＤＢ１１２の出
力が、ＡＤ１０４の出力（間接アドレス）に対応する実
効アドレスである。このようにして得られた実効アドレ
スは、制御回路１５０による制御に基づき、セレクタ１
２１を介してＬＡＲ１０５に保持される。その後このア
ドレスはＴＬＢ１０６により物理アドレスに変換され
て、さらにその物理アドレスでＯＣ１０８をアクセスす
ることにより所望のデータを得ることができる。
アドレス（間接アドレス）は、比較器１１４でＬＡＢ１
１０の全エントリと比較される。一致が検出された場合
には、比較器１１４の出力とそれぞれ対応するエントリ
のＶＢ１１１の値とがＡＮＤゲート１１６で論理積がと
られ、その出力が制御回路１５０に送られる。また、こ
のときＡＮＤゲート１１７の出力の反転もＡＮＤゲート
１１６にて論理積がとられる。これは、ストア命令によ
る書換えを検出してから制御回路１５０によってＶＢ１
１１の無効化処理が完了する迄の間の、ＬＡＢ１１０の
該当するエントリの無効性を保証するためである。この
処理に於いてＡＤ１０４の出力がＬＡＢ１１０に格納さ
れている有効な間接アドレスのいずれかと一致すると、
ＡＮＤゲート１１６の出力から制御回路１５０を介して
エンコーダ１１８でＤＢ１１２のエントリ番号を生成す
る。このエントリ番号を用いて得られるＤＢ１１２の出
力が、ＡＤ１０４の出力（間接アドレス）に対応する実
効アドレスである。このようにして得られた実効アドレ
スは、制御回路１５０による制御に基づき、セレクタ１
２１を介してＬＡＲ１０５に保持される。その後このア
ドレスはＴＬＢ１０６により物理アドレスに変換され
て、さらにその物理アドレスでＯＣ１０８をアクセスす
ることにより所望のデータを得ることができる。
【００１６】以上説明したように本願第１の発明では、
間接アドレス指定を伴う命令において、過去に生成され
た実効アドレスを保持しておくことにより、間接アドレ
スから実効アドレスを生成する処理を高速化して、間接
アドレス指定を伴う命令の処理を高速化する。
間接アドレス指定を伴う命令において、過去に生成され
た実効アドレスを保持しておくことにより、間接アドレ
スから実効アドレスを生成する処理を高速化して、間接
アドレス指定を伴う命令の処理を高速化する。
【００１７】次に本願第２の発明について図面を参照し
て説明する。
て説明する。
【００１８】図２は本願第２の発明の一実施例を示す情
報処理装置のブロック図である。構成上は図１のものと
ほぼ一致しており、ＡＤ１０４の出力側にあったセレク
タ１２１が、ＡＤ２０４の入力側にセレクタ２２１およ
び２２２として構成されている点が異なっている。ま
た、制御回路２５０は、ＡＮＤゲート２１６の出力、Ａ
ＮＤゲート２１７の出力もしくはパイプライン下位ステ
ージからの論理アドレス空間切替指示信号２１９を基に
ＶＢ２１１の登録および無効化を行い、また、制御信号
２２３によりセレクタ２２１もしくは２２２の制御を行
う点では図１の制御回路１５０と同様であるが、後述す
るようにＡＮＤゲート２１６の出力を基にエンコーダ２
１８に一致信号２２４を出力する際にそのタイミングを
遅らせる点が異なっている。これは、第１の発明が自命
令のオペランドを読み出すのに対し、第２の発明は後続
命令のオペランドを読み出すためである。
報処理装置のブロック図である。構成上は図１のものと
ほぼ一致しており、ＡＤ１０４の出力側にあったセレク
タ１２１が、ＡＤ２０４の入力側にセレクタ２２１およ
び２２２として構成されている点が異なっている。ま
た、制御回路２５０は、ＡＮＤゲート２１６の出力、Ａ
ＮＤゲート２１７の出力もしくはパイプライン下位ステ
ージからの論理アドレス空間切替指示信号２１９を基に
ＶＢ２１１の登録および無効化を行い、また、制御信号
２２３によりセレクタ２２１もしくは２２２の制御を行
う点では図１の制御回路１５０と同様であるが、後述す
るようにＡＮＤゲート２１６の出力を基にエンコーダ２
１８に一致信号２２４を出力する際にそのタイミングを
遅らせる点が異なっている。これは、第１の発明が自命
令のオペランドを読み出すのに対し、第２の発明は後続
命令のオペランドを読み出すためである。
【００１９】ＩＲ２０１の命令がアドレス生成を伴う命
令である場合、命令後の所定のフィールドの索引番号を
基にＢＲ２０２とＸＲ２０３を読み出し、ディスプレー
スメントと共にＡＤ２０４で論理アドレス生成に使用さ
れることは、既に述べたとおりである。本願第２の発明
では、このＢＲ２０２もしくはＸＲ２０３の読出しにあ
たって、その値がまだ確定していない状態であるとき、
これを先読みすることによって処理を高速化する。すな
わち、従来のパイプライン構成による情報処理装置で
は、先行するロード命令の結果をベースレジスタやイン
デックスレジスタにロードして、それらの値を後続のア
ドレス生成を伴う命令がアドレス生成に使用するもので
ある場合、そのアドレス生成を伴う命令は先行するロー
ド命令の結果が確定するまで処理を中断することにな
り、性能低下の原因になっていた。本願第２の発明で
は、このような場合に備えて、過去にベースレジスタや
インデックスレジスタにロードされた値の履歴をＬＡＢ
２１０、ＰＡＢ２１３、ＤＢ２１２、およびＶＢ２１１
に保存しておく。これによって、次にベースレジスタや
インデックスレジスタに対してロード命令が出現した際
に、その保存しておいた履歴中に所望の値があればこれ
を用いることによってアドレス生成の高速化を行う。
令である場合、命令後の所定のフィールドの索引番号を
基にＢＲ２０２とＸＲ２０３を読み出し、ディスプレー
スメントと共にＡＤ２０４で論理アドレス生成に使用さ
れることは、既に述べたとおりである。本願第２の発明
では、このＢＲ２０２もしくはＸＲ２０３の読出しにあ
たって、その値がまだ確定していない状態であるとき、
これを先読みすることによって処理を高速化する。すな
わち、従来のパイプライン構成による情報処理装置で
は、先行するロード命令の結果をベースレジスタやイン
デックスレジスタにロードして、それらの値を後続のア
ドレス生成を伴う命令がアドレス生成に使用するもので
ある場合、そのアドレス生成を伴う命令は先行するロー
ド命令の結果が確定するまで処理を中断することにな
り、性能低下の原因になっていた。本願第２の発明で
は、このような場合に備えて、過去にベースレジスタや
インデックスレジスタにロードされた値の履歴をＬＡＢ
２１０、ＰＡＢ２１３、ＤＢ２１２、およびＶＢ２１１
に保存しておく。これによって、次にベースレジスタや
インデックスレジスタに対してロード命令が出現した際
に、その保存しておいた履歴中に所望の値があればこれ
を用いることによってアドレス生成の高速化を行う。
【００２０】上記ＬＡＢ２１０等へのエントリ登録動作
について説明する。ＩＲ２０１に保持された命令がロー
ド命令であった場合、ＡＤ２０４で生成されたアドレス
はＬＡＢ２１０に登録される。この際の制御回路２５０
による制御は、本願第１の発明の制御回路１５０と同様
である。その後ＴＬＢ２０６による物理アドレスへの変
換、ＯＣ２０８によるデータフェッチを経て、ロード命
令のオペランドがＤＲ２０９に保持される。そして、Ｌ
ＡＢ２１０と同じエントリ番号を用いてＤＢ２１２にＤ
Ｒ２０９の値が格納される。
について説明する。ＩＲ２０１に保持された命令がロー
ド命令であった場合、ＡＤ２０４で生成されたアドレス
はＬＡＢ２１０に登録される。この際の制御回路２５０
による制御は、本願第１の発明の制御回路１５０と同様
である。その後ＴＬＢ２０６による物理アドレスへの変
換、ＯＣ２０８によるデータフェッチを経て、ロード命
令のオペランドがＤＲ２０９に保持される。そして、Ｌ
ＡＢ２１０と同じエントリ番号を用いてＤＢ２１２にＤ
Ｒ２０９の値が格納される。
【００２１】一方、ＬＡＢ２１０等のエントリ無効化動
作については本願第１の発明について説明したとおりで
ある。
作については本願第１の発明について説明したとおりで
ある。
【００２２】次に、ＬＡＢ２１０等に有効な情報が記憶
されている状態でアドレス生成を伴う命令を処理する場
合の動作について説明する。
されている状態でアドレス生成を伴う命令を処理する場
合の動作について説明する。
【００２３】まず、オペランドアドレスに使用され得る
レジスタを更新するロード命令がＩＲ２０１に保持され
ると、ＡＤ２０４の出力を比較器２１４でＬＡＢ２１０
の全エントリと比較する。一致が検出された場合には、
比較器２１４の出力とそれぞれ対応するエントリのＶＢ
２１１の値とがＡＮＤゲート２１６で論理積がとられ、
その出力が制御回路２５０に送られる。また、このとき
ＡＮＤゲート２１７の出力の反転もＡＮＤゲート２１６
にて論理積がとられる。これは、ストア命令による書換
えを検出してから制御回路２５０によってＶＢ２１１の
無効化処理が完了する迄の間の、ＬＡＢ２１０の該当す
るエントリの無効性を保障するためである。この処理に
おいてＡＤ２０４の出力がＬＡＢ２１０に格納されてい
る有効な論理アドレスのいずれかと一致すると、その一
致した状態が制御回路２５０にて記憶される。
レジスタを更新するロード命令がＩＲ２０１に保持され
ると、ＡＤ２０４の出力を比較器２１４でＬＡＢ２１０
の全エントリと比較する。一致が検出された場合には、
比較器２１４の出力とそれぞれ対応するエントリのＶＢ
２１１の値とがＡＮＤゲート２１６で論理積がとられ、
その出力が制御回路２５０に送られる。また、このとき
ＡＮＤゲート２１７の出力の反転もＡＮＤゲート２１６
にて論理積がとられる。これは、ストア命令による書換
えを検出してから制御回路２５０によってＶＢ２１１の
無効化処理が完了する迄の間の、ＬＡＢ２１０の該当す
るエントリの無効性を保障するためである。この処理に
おいてＡＤ２０４の出力がＬＡＢ２１０に格納されてい
る有効な論理アドレスのいずれかと一致すると、その一
致した状態が制御回路２５０にて記憶される。
【００２４】その後、アドレス生成用レジスタが更新状
態にある命令がＩＲ２０１に格納されると、制御回路２
５０が前述の一致状態に基づいて一致信号２２４を出力
し、これによりエンコーダ２１８がエントリ番号を生成
する。このエントリ番号によりＤＢ２１２からデータが
取り出され、セレクタ２２１ならびに２２２に入力され
る。このとき制御回路２５０によりバイパスする対象が
ベースレジスタであればセレクタ２２１に於いてＤＢ２
１２の出力を選択するように、もしくはバイパスする対
象がインデックスレジスタであればセレクタ２２２に於
いてＤＢ２１２の出力を選択するよう選択信号２２３が
出力され、ＡＤ２０４にＤＢ２１２の出力が、アドレス
生成用データとして入力される。
態にある命令がＩＲ２０１に格納されると、制御回路２
５０が前述の一致状態に基づいて一致信号２２４を出力
し、これによりエンコーダ２１８がエントリ番号を生成
する。このエントリ番号によりＤＢ２１２からデータが
取り出され、セレクタ２２１ならびに２２２に入力され
る。このとき制御回路２５０によりバイパスする対象が
ベースレジスタであればセレクタ２２１に於いてＤＢ２
１２の出力を選択するように、もしくはバイパスする対
象がインデックスレジスタであればセレクタ２２２に於
いてＤＢ２１２の出力を選択するよう選択信号２２３が
出力され、ＡＤ２０４にＤＢ２１２の出力が、アドレス
生成用データとして入力される。
【００２５】以上説明したように本願第２の発明では、
過去にベースレジスタやインデックスレジスタにロード
された値の履歴を保存しておくことにより、次にベース
レジスタやインデックスレジスタに対してロード命令が
出現した際に、保存しておいた履歴中の値を用いること
によって後続するアドレス生成を伴う命令を高速化する
ことができる。
過去にベースレジスタやインデックスレジスタにロード
された値の履歴を保存しておくことにより、次にベース
レジスタやインデックスレジスタに対してロード命令が
出現した際に、保存しておいた履歴中の値を用いること
によって後続するアドレス生成を伴う命令を高速化する
ことができる。
【００２６】なお、本願においては第１の発明と第２の
発明とを分けて説明したが、アドレス加算器の前後にセ
レクタを配置し、第１の発明と第２の発明を同時に構成
できることがいうまでもない。
発明とを分けて説明したが、アドレス加算器の前後にセ
レクタを配置し、第１の発明と第２の発明を同時に構成
できることがいうまでもない。
【００２７】
【発明の効果】以上説明したように本願第１の発明は、
間接アドレス指定を伴う命令を処理する際、過去に生成
された実効アドレスを保存しておくことにより、間接ア
ドレスから実効アドレスを生成する処理を高速化して、
間接アドレス指定を伴う命令の処理を高速化することが
できる。また、本願第２の発明は、過去にベースレジス
タやインデックスレジスタにロードされた値の履歴を保
存しておくことにより、次にベースレジスタやインデッ
クスレジスタに対してロード命令が出現した際に、保存
しておいた履歴中の値を用いることによって、そのロー
ド命令に後続するアドレス生成を伴う命令を高速化する
ことができる。
間接アドレス指定を伴う命令を処理する際、過去に生成
された実効アドレスを保存しておくことにより、間接ア
ドレスから実効アドレスを生成する処理を高速化して、
間接アドレス指定を伴う命令の処理を高速化することが
できる。また、本願第２の発明は、過去にベースレジス
タやインデックスレジスタにロードされた値の履歴を保
存しておくことにより、次にベースレジスタやインデッ
クスレジスタに対してロード命令が出現した際に、保存
しておいた履歴中の値を用いることによって、そのロー
ド命令に後続するアドレス生成を伴う命令を高速化する
ことができる。
【図１】本願第１の発明の一実施例による情報処理装置
のブロック図である。
のブロック図である。
【図２】本願第２の発明の一実施例による情報処理装置
のブロック図である。
のブロック図である。
１０１ 命令レジスタＩＲ １０２ ベースレジスタＢＲ １０３ インデックスレジスタＸＲ １０４ アドレス加算器ＡＤ １０５ 実効アドレスレジスタＬＡＲ １０６ アドレス変換バッファＴＬＢ １０７ 絶対アドレスレジスタＰＡＲ １０８ オペランドキャッシュＯＣ １０９ データレジスタＤＲ １１０ 間接アドレスバッファＬＡＢ １１１ 有効指示バッファＶＢ １１２ データバッファＤＢ １１３ 絶対アドレスバッファＰＡＢ １１４，１１５ 比較器 １１６，１１７ ＡＮＤゲート １１８ エンコーダ １１９ 論理アドレス空間切替指示信号 １２０ エントリ登録・無効化指示信号 １２１ セレクタ １２２ 選択信号 １５０ 制御回路 ２０１ 命令レジスタＩＲ ２０２ ベースレジスタＢＲ ２０３ インデックレジスタＸＲ ２０４ アドレス加算器ＡＤ ２０５ 実効アドレスレジスタＬＡＲ ２０６ アドレス変換バッファＴＬＢ ２０７ 絶対アドレスレジスタＰＡＲ ２０８ オペランドキャッシュＯＣ ２０９ データレジスタＤＲ ２１０ 論理アドレスバッファＬＡＢ ２１１ 有効指示バッファＶＢ ２１２ データバッファＤＢ ２１３ 絶対アドレスバッファＰＡＢ ２１４，２１５ 比較器 ２１６，２１７ ＡＮＤゲート ２１８ エンコーダ ２１９ 論理アドレス空間切替指示信号 ２２０ エントリ登録・無効化指示信号 ２２１，２２２ セレクタ ２２３ 選択信号 ２２４ 一致信号線 ２５０ 制御回路
Claims (7)
- 【請求項１】 論理アドレスを生成する論理アドレス生
成手段と、 この論理アドレス生成手段により生成された論理アドレ
スを格納する論理アドレス格納手段と、 前記論理アドレス生成手段により生成された論理アドレ
スを物理アドレスに変換するアドレス変換手段と、 このアドレス変換手段が出力する物理アドレスでアクセ
スされる記憶手段と、 この記憶手段から読み出されたデータを前記論理アドレ
ス格納手段に格納された論理アドレスと対応づけて格納
するデータ格納手段と、 前記アドレス生成手段により生成された論理アドレスが
前記論理アドレス格納手段に登録されていることを検出
する論理アドレス一致検出手段と、 先行するロード命令の結果が後続する命令の論理アドレ
スの生成に使用され、かつ、該ロード命令によりアクセ
スされる論理アドレスが前記論理アドレス格納手段に登
録されていることが前記論理アドレス一致検出手段によ
り検出されたときに、この論理アドレスに対応するデー
タを前記データ格納手段から読み出し、このデータを前
記論理アドレス生成手段に供給する選択手段とを含むこ
とを特徴とする情報処理装置。 - 【請求項２】 前記論理アドレス生成手段にベースアド
レスを供給するベースレジスタを含み、前記選択手段が
前記データ格納手段から読み出したデータを前記ベース
レジスタに供給することを特徴とする請求項１記載の情
報処理装置。 - 【請求項３】 前記論理アドレス生成手段にインデック
スアドレスを供給するインデックスレジスタを含み、前
記選択手段が前記データ格納手段から読み出したデータ
を前記インデックスレジスタに供給することを特徴とす
る請求項１記載の情報処理装置。 - 【請求項４】 前記論理アドレス格納手段に登録された
論理アドレスのデータがストア命令によって書き換えら
れたときに、該論理アドレスの登録を無効化する無効化
手段を含むことを特徴とする請求項１記載の情報処理装
置。 - 【請求項５】 前記無効化手段が、 前記論理アドレス格納手段に格納された論理アドレスに
対応する物理アドレスを格納する物理アドレス格納手段
と、 ストア命令の物理アドレスが前記物理アドレス格納手段
に登録されていることを検出する物理アドレス検出手段
と、 この物理アドレス検出手段によりストア命令の物理アド
レスが前記物理アドレス格納手段に登録されていること
が検出されたときに、この物理アドレスに対応する前記
論理アドレス格納手段内の論理アドレスを無効化する手
段とを含むことを特徴とする請求項４記載の情報処理装
置。 - 【請求項６】 論理アドレス空間が切り替わったときに
前記論理アドレス格納手段内に登録された論理アドレス
を無効化する無効化手段を含むことを特徴とする請求項
１記載の情報処理装置。 - 【請求項７】 前記選択手段が、前記後続の命令の論理
アドレスが前記論理アドレス生成手段で生成されるタイ
ミングで、前記データ格納手段内のデータを前記論理ア
ドレス生成手段に供給することを特徴とする請求項１記
載の情報処理
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175271A JP2621763B2 (ja) | 1993-07-15 | 1993-07-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175271A JP2621763B2 (ja) | 1993-07-15 | 1993-07-15 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736693A JPH0736693A (ja) | 1995-02-07 |
| JP2621763B2 true JP2621763B2 (ja) | 1997-06-18 |
Family
ID=15993230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175271A Expired - Fee Related JP2621763B2 (ja) | 1993-07-15 | 1993-07-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621763B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3499135B2 (ja) * | 1998-06-29 | 2004-02-23 | 富士通株式会社 | 情報処理装置 |
| WO2001042927A1 (fr) * | 1999-12-09 | 2001-06-14 | Fujitsu Limited | Dispositif d'acces memoire et methode utilisant une table d'historique des traductions d'adresses |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63145533A (ja) * | 1986-12-09 | 1988-06-17 | Nec Corp | 情報処理装置 |
| JPH03257627A (ja) * | 1990-03-08 | 1991-11-18 | Koufu Nippon Denki Kk | 情報処理装置 |
-
1993
- 1993-07-15 JP JP5175271A patent/JP2621763B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736693A (ja) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |
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