JP2771374B2 - プロセッサのページ越処理方式 - Google Patents
プロセッサのページ越処理方式Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- General Physics & Mathematics (AREA)
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- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【０００１】
【産業上の利用分野】本発明はプロセッサのページ越処
理方式に関し、特に、命令先取を行うプロセッサでの命
令のページ越処理方式に関する。
理方式に関し、特に、命令先取を行うプロセッサでの命
令のページ越処理方式に関する。
【０００２】
【従来の技術】従来、プロセッサのページ越処理方式
は、命令アドレスレジスタの入力または出力に、命令プ
リフェッチのページ越を監視する為のページ越検出回路
を有し、ページ越を検出すると、その時点で実行してい
る命令の実効アドレスが格納されている実効アドレスレ
ジスタの値に対し、アドレス加算器または、他の加算手
段を用いて、論理ページ番号を１つ加算させてＴＬＢを
アクセスすることにより物理ページ番号を求め、求めら
れた物理ページ番号をページ越以前の物理ページ番号が
格納されている命令アドレスレジスタの物理ページ番号
部と置き換えるというものであった。
は、命令アドレスレジスタの入力または出力に、命令プ
リフェッチのページ越を監視する為のページ越検出回路
を有し、ページ越を検出すると、その時点で実行してい
る命令の実効アドレスが格納されている実効アドレスレ
ジスタの値に対し、アドレス加算器または、他の加算手
段を用いて、論理ページ番号を１つ加算させてＴＬＢを
アクセスすることにより物理ページ番号を求め、求めら
れた物理ページ番号をページ越以前の物理ページ番号が
格納されている命令アドレスレジスタの物理ページ番号
部と置き換えるというものであった。
【０００３】
【発明が解決しようとする課題】ところで、この従来の
プロセッサのページ越処理方式にっては、ページ越が発
生してから物理アドレス中の物理ページ番号を求める為
に、少なくとも物理ページ番号加算サイクルとＴＬＢ索
引サイクルとの２サイクルを必要とし、命令プリフェッ
チに対してページ越処理の為に少なくとも２サイクルの
オーバーヘッドロスが発生することにより、命令供給が
２サイクル遅れ、ひいては命令実行が少なくとも２サイ
クル遅れるという問題点があった。
プロセッサのページ越処理方式にっては、ページ越が発
生してから物理アドレス中の物理ページ番号を求める為
に、少なくとも物理ページ番号加算サイクルとＴＬＢ索
引サイクルとの２サイクルを必要とし、命令プリフェッ
チに対してページ越処理の為に少なくとも２サイクルの
オーバーヘッドロスが発生することにより、命令供給が
２サイクル遅れ、ひいては命令実行が少なくとも２サイ
クル遅れるという問題点があった。
【０００４】そこで、本発明の課題は、ページ越発生
時、ページ越のアドレスを求める為の処理時間のロスを
低減する点にある。
時、ページ越のアドレスを求める為の処理時間のロスを
低減する点にある。
【０００５】
【課題を解決するための手段】このような課題を解決す
るため、本発明のプロセッサのページ越処理方式は、命
令先取アドレスを計算する為のアドレス加算器と、前記
アドレス加算器の出力中論理ページ部分を格納する論理
ページ番号および前記アドレス加算器の出力中ページ内
アドレスを格納するページ内アドレス部よりなる実効ア
ドレスレジスタと、物理アドレスが格納されているデー
タ部および論理アドレスを物理アドレスに変換する為の
情報が格納されているキー部により成り、前記論理ペー
ジ番号部の出力をアドレス入力とするＴＬＢと、前記デ
ータ部の出力を格納する命令アドレスレジスタ中の物理
ページ番号部と、前記ページ内アドレス部出力および前
記命令アドレスレジスタ中物理ページ内アドレスを格納
する物理ページ内アドレス部と、前記物理ページ内アド
レス部の出力を命令取出単位である“ｎ”（ｎは自然
数）ずつ加算する為のページ内アドレス加算器と、前記
ページ内アドレス加算器出力および前記ページ内アドレ
ス部の出力を取出し命令がページ境界を越えるページ越
の有無により選択するページ内アドレス選択回路と、ペ
ージ内アドレス加算器の出力の値により次のアクセスで
ページ越を検出するページ越検出回路とを有したプロセ
ッサにおいて、前記実効アドレスレジスタ内の論理ペー
ジ番号部の出力に“１”を加算するページ番号加算器
と、前記論理ページ番号部の出力および前記ページ番号
加算器の出力をページ越発生の有無により切り換えるＴ
ＬＢアドレス選択回路と、前記ＴＬＢアドレス選択回路
の出力として前記ページ番号加算器の出力を選択した場
合に前記ＴＬＢデータ部の出力を格納するページ越アド
レスレジスタと、前記データ部と前記ページ越アドレス
レジスタとをページ越の有無により選択する物理ページ
番号選択回路とを備えたものである。
るため、本発明のプロセッサのページ越処理方式は、命
令先取アドレスを計算する為のアドレス加算器と、前記
アドレス加算器の出力中論理ページ部分を格納する論理
ページ番号および前記アドレス加算器の出力中ページ内
アドレスを格納するページ内アドレス部よりなる実効ア
ドレスレジスタと、物理アドレスが格納されているデー
タ部および論理アドレスを物理アドレスに変換する為の
情報が格納されているキー部により成り、前記論理ペー
ジ番号部の出力をアドレス入力とするＴＬＢと、前記デ
ータ部の出力を格納する命令アドレスレジスタ中の物理
ページ番号部と、前記ページ内アドレス部出力および前
記命令アドレスレジスタ中物理ページ内アドレスを格納
する物理ページ内アドレス部と、前記物理ページ内アド
レス部の出力を命令取出単位である“ｎ”（ｎは自然
数）ずつ加算する為のページ内アドレス加算器と、前記
ページ内アドレス加算器出力および前記ページ内アドレ
ス部の出力を取出し命令がページ境界を越えるページ越
の有無により選択するページ内アドレス選択回路と、ペ
ージ内アドレス加算器の出力の値により次のアクセスで
ページ越を検出するページ越検出回路とを有したプロセ
ッサにおいて、前記実効アドレスレジスタ内の論理ペー
ジ番号部の出力に“１”を加算するページ番号加算器
と、前記論理ページ番号部の出力および前記ページ番号
加算器の出力をページ越発生の有無により切り換えるＴ
ＬＢアドレス選択回路と、前記ＴＬＢアドレス選択回路
の出力として前記ページ番号加算器の出力を選択した場
合に前記ＴＬＢデータ部の出力を格納するページ越アド
レスレジスタと、前記データ部と前記ページ越アドレス
レジスタとをページ越の有無により選択する物理ページ
番号選択回路とを備えたものである。
【０００６】また、前記論理ページ番号部出力を前記ア
ドレス加算器の入力に接続し、前記アドレス加算器に前
記論理ページ番号部出力に“１”を加算するという機能
を追加し、さらに、アドレス加算器が使用可であること
を示す信号加算器使用可信号を用いて、加算器使用可信
号が有効である場合にのみ論理ページ番号に“１”を加
算する操作を前記アドレス加算器にて行なうものであ
る。
ドレス加算器の入力に接続し、前記アドレス加算器に前
記論理ページ番号部出力に“１”を加算するという機能
を追加し、さらに、アドレス加算器が使用可であること
を示す信号加算器使用可信号を用いて、加算器使用可信
号が有効である場合にのみ論理ページ番号に“１”を加
算する操作を前記アドレス加算器にて行なうものであ
る。
【０００７】
【作用】このようなプロセッサのページ越処理方式によ
れば、分岐命令およびページ越発生時に、実効アドレス
レジスタ内論理ページ番号部に論理ページ番号が格納さ
れると、その後にページ越が発生するまでに現在実行し
ている論理ページ番号に“１”を加算した値によりＴＬ
Ｂを索引し、ページ越アドレスレジスタにページ越の物
理ページ番号を格納しておくことにより、その後、ペー
ジ越発生時物理ページ番号選択回路出力をＴＬＢデータ
部出力よりページ越アドレスレジスタ出力に切り換え
て、ページ越発生時にページ越物理アドレスを求める為
の処理時間のオーバヘッドを無くすという作用がある。
れば、分岐命令およびページ越発生時に、実効アドレス
レジスタ内論理ページ番号部に論理ページ番号が格納さ
れると、その後にページ越が発生するまでに現在実行し
ている論理ページ番号に“１”を加算した値によりＴＬ
Ｂを索引し、ページ越アドレスレジスタにページ越の物
理ページ番号を格納しておくことにより、その後、ペー
ジ越発生時物理ページ番号選択回路出力をＴＬＢデータ
部出力よりページ越アドレスレジスタ出力に切り換え
て、ページ越発生時にページ越物理アドレスを求める為
の処理時間のオーバヘッドを無くすという作用がある。
【０００８】さらに、論理ページ番号部出力をアドレス
加算器入力に接続し、アドレス加算器に論理ページ番号
部出力に“１”を加算するという機能を追加し、さらに
アドレス加算器が使用可であることを示す加算器使用可
信号を用いて加算器使用可信号が有効である場合にのみ
論理ページ番号に“１”を加算する操作をアドレス加算
器にて行なうようにすれば、ページ番号加算器とアドレ
ス加算器との共用をはかることができ、さらにハードウ
ェアの追加を最小限にすることができる。
加算器入力に接続し、アドレス加算器に論理ページ番号
部出力に“１”を加算するという機能を追加し、さらに
アドレス加算器が使用可であることを示す加算器使用可
信号を用いて加算器使用可信号が有効である場合にのみ
論理ページ番号に“１”を加算する操作をアドレス加算
器にて行なうようにすれば、ページ番号加算器とアドレ
ス加算器との共用をはかることができ、さらにハードウ
ェアの追加を最小限にすることができる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第一の実施例のブロック
図である。実施例に係るプロセッサは、命令先取アドレ
スを計算する為のアドレス加算器１と、前記アドレス加
算器１の出力中論理ページ部分を格納する論理ページ番
号２および前記アドレス加算器１の出力中ページ内アド
レスを格納するページ内アドレス部３より成る実効アド
レスレジスタ４と、物理アドレスが格納されているデー
タ部６および論理アドレスを物理アドレスに変換する為
の情報が格納されているキー部５により成り前記論理ペ
ージ番号部２の出力をアドレス入力とするアドレス変換
バッファ（以下「ＴＬＢ」と称す）と、前記データ部６
の出力を格納する命令アドレスレジスタ１０中の物理ペ
ージ番号部８と、前記ページ内アドレス部３の出力と前
記命令アドレスレジスタ中物理ページ内アドレスを格納
する物理ページ内アドレス部９と、前記物理ページ内ア
ドレス部９の出力を命令取出単位である“ｎ”（ｎは自
然数）ずつ加算する為のページ内アドレス加算器１１
と、前記ページ内アドレス加算器１１の出力および前記
ページ内アドレス部３の出力を取出し命令がページ境界
を越える場合（以下「ページ越」と称す）の有無により
選択するページ内アドレス選択回路１２と、前記ページ
内アドレス加算器１１の出力の値により次のアクセスで
ページ越を検出するページ越検出回路１３とを有してい
る。
て説明する。図１は、本発明の第一の実施例のブロック
図である。実施例に係るプロセッサは、命令先取アドレ
スを計算する為のアドレス加算器１と、前記アドレス加
算器１の出力中論理ページ部分を格納する論理ページ番
号２および前記アドレス加算器１の出力中ページ内アド
レスを格納するページ内アドレス部３より成る実効アド
レスレジスタ４と、物理アドレスが格納されているデー
タ部６および論理アドレスを物理アドレスに変換する為
の情報が格納されているキー部５により成り前記論理ペ
ージ番号部２の出力をアドレス入力とするアドレス変換
バッファ（以下「ＴＬＢ」と称す）と、前記データ部６
の出力を格納する命令アドレスレジスタ１０中の物理ペ
ージ番号部８と、前記ページ内アドレス部３の出力と前
記命令アドレスレジスタ中物理ページ内アドレスを格納
する物理ページ内アドレス部９と、前記物理ページ内ア
ドレス部９の出力を命令取出単位である“ｎ”（ｎは自
然数）ずつ加算する為のページ内アドレス加算器１１
と、前記ページ内アドレス加算器１１の出力および前記
ページ内アドレス部３の出力を取出し命令がページ境界
を越える場合（以下「ページ越」と称す）の有無により
選択するページ内アドレス選択回路１２と、前記ページ
内アドレス加算器１１の出力の値により次のアクセスで
ページ越を検出するページ越検出回路１３とを有してい
る。
【００１０】これにより、プロセッサは、分岐命令また
はページ越発生時のみ前記データ部６の出力を前記命令
アドレスレジスタ１０中の物理ページ番号部８に格納し
その後は前記物理ページ内アドレス部９のみインクリメ
ントすることにより命令実行部とは非同期に命令の先取
を行なう。
はページ越発生時のみ前記データ部６の出力を前記命令
アドレスレジスタ１０中の物理ページ番号部８に格納し
その後は前記物理ページ内アドレス部９のみインクリメ
ントすることにより命令実行部とは非同期に命令の先取
を行なう。
【００１１】また、実施例は、前記実効アドレスレジス
タ４内の論理ページ番号部２の出力に“１”を加算する
ページ番号加算器１４と、前記論理ページ番号部２の出
力および前記ページ番号加算器１４の出力をページ越発
生の有無により切り換えるＴＬＢアドレス選択回路１５
と、前記ＴＬＢアドレス選択回路１５の出力として前記
ページ番号加算器１４の出力を選択した場合に前記ＴＬ
Ｂ７のデータ部６の出力を格納するページ越アドレスレ
ジスタ１６と、前記データ部６と前記ページ越アドレス
レジスタ１６とをページ越の有無により選択する物理ペ
ージ番号選択回路１７とを備えている。
タ４内の論理ページ番号部２の出力に“１”を加算する
ページ番号加算器１４と、前記論理ページ番号部２の出
力および前記ページ番号加算器１４の出力をページ越発
生の有無により切り換えるＴＬＢアドレス選択回路１５
と、前記ＴＬＢアドレス選択回路１５の出力として前記
ページ番号加算器１４の出力を選択した場合に前記ＴＬ
Ｂ７のデータ部６の出力を格納するページ越アドレスレ
ジスタ１６と、前記データ部６と前記ページ越アドレス
レジスタ１６とをページ越の有無により選択する物理ペ
ージ番号選択回路１７とを備えている。
【００１２】これにより、分岐命令およびページ越発生
時に前記実効アドレスレジスタ４内の論理ページ番号部
２に論理ページ番号が格納されると、その後にページ越
が発生するまでに現在実行している論理ページ番号に
“１”を加算した値により前記ＴＬＢ７を索引し、前記
ページ越アドレスレジスタ１６にページ越の物理ページ
番号を格納しておくことにより、その後ページ越発生
時、前記物理ページ番号選択回路１７の出力を前記ＴＬ
Ｂ７のデータ部６の出力より前記ページ越アドレスレジ
スタ１６の出力に切り換えてページ越発生時にページ越
物理アドレスを求める為の処理時間のオーバーヘッドを
無くする。
時に前記実効アドレスレジスタ４内の論理ページ番号部
２に論理ページ番号が格納されると、その後にページ越
が発生するまでに現在実行している論理ページ番号に
“１”を加算した値により前記ＴＬＢ７を索引し、前記
ページ越アドレスレジスタ１６にページ越の物理ページ
番号を格納しておくことにより、その後ページ越発生
時、前記物理ページ番号選択回路１７の出力を前記ＴＬ
Ｂ７のデータ部６の出力より前記ページ越アドレスレジ
スタ１６の出力に切り換えてページ越発生時にページ越
物理アドレスを求める為の処理時間のオーバーヘッドを
無くする。
【００１３】すなわち、命令先取アドレスを計算する為
のアドレス加算器１の出力は、実効アドレス中論理ペー
ジ番号を格納する論理ページ番号部２と実効アドレス中
ページ内アドレスを格納するページ内アドレス部３より
成る実効アドレスレジスタ４に接続されている。論理ペ
ージ番号部２出力はページ越発生時現在実行している論
理ページ番号に“１”を加算する為のページ番号加算器
１４の入力とＴＬＢアドレス選択回路１５に接続されて
いる。
のアドレス加算器１の出力は、実効アドレス中論理ペー
ジ番号を格納する論理ページ番号部２と実効アドレス中
ページ内アドレスを格納するページ内アドレス部３より
成る実効アドレスレジスタ４に接続されている。論理ペ
ージ番号部２出力はページ越発生時現在実行している論
理ページ番号に“１”を加算する為のページ番号加算器
１４の入力とＴＬＢアドレス選択回路１５に接続されて
いる。
【００１４】ページ番号加算器１４の出力はページ越発
生時に実効アドレスレジスタ４内の論理ページ番号部２
に格納される。ＴＬＢ７は物理アドレスが格納されてい
るデータ部６と論理アドレスを物理アドレスに変換する
為の情報が格納されているキー部５により成り、ＴＬＢ
アドレス選択回路１５出力をアドレスとして入力する。
生時に実効アドレスレジスタ４内の論理ページ番号部２
に格納される。ＴＬＢ７は物理アドレスが格納されてい
るデータ部６と論理アドレスを物理アドレスに変換する
為の情報が格納されているキー部５により成り、ＴＬＢ
アドレス選択回路１５出力をアドレスとして入力する。
【００１５】データ部６の出力は、現在実行している論
理ページ番号に“１”を加算した値によりＴＬＢ７を索
引して求められた物理ページ番号を格納するページ越ア
ドレスレジスタ１６と、ページ越アドレスレジスタ１６
出力とデータ部６出力とをページ越の有無により切り換
える物理ページ番号選択回路１７に接続されている。
理ページ番号に“１”を加算した値によりＴＬＢ７を索
引して求められた物理ページ番号を格納するページ越ア
ドレスレジスタ１６と、ページ越アドレスレジスタ１６
出力とデータ部６出力とをページ越の有無により切り換
える物理ページ番号選択回路１７に接続されている。
【００１６】物理ページ番号選択回路１７出力は命令取
出しのアドレスを格納する命令アドレスレジスタ１０の
内物理ページ番号部８に格納される。命令アドレスレジ
スタ１０の内物理ページ内アドレス部９は、ページ内ア
ドレス部３出力と、物理ページ内アドレス部９出力に
“ｎ”を加算するページ内アドレス加算器１１出力とが
分岐命令の有無を示す分岐命令デコード信号線１８によ
り選択されて格納される。
出しのアドレスを格納する命令アドレスレジスタ１０の
内物理ページ番号部８に格納される。命令アドレスレジ
スタ１０の内物理ページ内アドレス部９は、ページ内ア
ドレス部３出力と、物理ページ内アドレス部９出力に
“ｎ”を加算するページ内アドレス加算器１１出力とが
分岐命令の有無を示す分岐命令デコード信号線１８によ
り選択されて格納される。
【００１７】ページ越の検出は、ページ内アドレス加算
器１１出力を監視し、次のアクセスでページ越が発生す
る場合に、有効となる信号を出力する為の回路としてペ
ージ越検出部１３をもつ。
器１１出力を監視し、次のアクセスでページ越が発生す
る場合に、有効となる信号を出力する為の回路としてペ
ージ越検出部１３をもつ。
【００１８】次に、分岐命令を実行し、その後ページ越
が発生した場合の動作について説明する。分岐命令を実
行する場合アドレス加算器１で分岐先アドレスが計算さ
れると実効アドレスレジスタ４に格納され、ページ内ア
ドレス部３出力は、物理ページ内アドレス部９に格納さ
れ論理ページ番号部２出力は、ＴＬＢ７を索引し、求め
られた物理ページ番号が物理ページ番号部８に格納さ
れ、分岐先アドレスの命令取出しが開始される。
が発生した場合の動作について説明する。分岐命令を実
行する場合アドレス加算器１で分岐先アドレスが計算さ
れると実効アドレスレジスタ４に格納され、ページ内ア
ドレス部３出力は、物理ページ内アドレス部９に格納さ
れ論理ページ番号部２出力は、ＴＬＢ７を索引し、求め
られた物理ページ番号が物理ページ番号部８に格納さ
れ、分岐先アドレスの命令取出しが開始される。
【００１９】一方、ページ番号加算器１４で分岐先アド
レスの論理ページ番号に“１”を加算した値により、分
岐先アドレス変換の為のＴＬＢ索引後、再度ＴＬＢを索
引し求められた物理ページ番号をページ越アドレスレジ
スタ１６に格納しておく。分岐先アドレスの命令取出し
以降は、命令アドレスレジスタ１０内物理ページ内アド
レス部９の値を命令取出単位ｎだけ加算して、次々に後
続命令の取出しを行なう。
レスの論理ページ番号に“１”を加算した値により、分
岐先アドレス変換の為のＴＬＢ索引後、再度ＴＬＢを索
引し求められた物理ページ番号をページ越アドレスレジ
スタ１６に格納しておく。分岐先アドレスの命令取出し
以降は、命令アドレスレジスタ１０内物理ページ内アド
レス部９の値を命令取出単位ｎだけ加算して、次々に後
続命令の取出しを行なう。
【００２０】その後、ページ越検出部１３にてページ越
が検出されると、あらかじめ求められていたページ越物
理ページ番号が格納されているページ越アドレスレジス
タ１６の出力が物理ページ番号部８に格納され、すなわ
ち、ページ越アドレスによる命令プリフェッチが開始さ
れる。この時、論理ページ番号部２にはページ越の論理
アドレスを格納して、次のページ越発生の為の準備とし
て、ＴＬＢを索引し求められた物理ページ番号をページ
越アドレスレジスタ１６に格納しておく。
が検出されると、あらかじめ求められていたページ越物
理ページ番号が格納されているページ越アドレスレジス
タ１６の出力が物理ページ番号部８に格納され、すなわ
ち、ページ越アドレスによる命令プリフェッチが開始さ
れる。この時、論理ページ番号部２にはページ越の論理
アドレスを格納して、次のページ越発生の為の準備とし
て、ＴＬＢを索引し求められた物理ページ番号をページ
越アドレスレジスタ１６に格納しておく。
【００２１】図２は本発明の第二の実施例のブロック図
であり、第一の実施例と相違のある部分のみが示されて
いる。
であり、第一の実施例と相違のある部分のみが示されて
いる。
【００２２】これは、論理ページ番号部２３の出力をア
ドレス加算器２０の入力に接続し、アドレス加算器２０
に論理ページ番号部２３の出力に“１”を加算するとい
う機能を追加し、さらに、アドレス加算器２０が使用可
であることを示す信号加算器使用可信号２９を用いて、
加算器使用可信号２９が有効である場合にのみ論理ペー
ジ番号に“１”を加算する操作を前記アドレス加算器に
て行ない、ページ番号加算器１４とアドレス加算器２０
との共用をはかることによりさらにハードウェアの追加
を最小限にする。
ドレス加算器２０の入力に接続し、アドレス加算器２０
に論理ページ番号部２３の出力に“１”を加算するとい
う機能を追加し、さらに、アドレス加算器２０が使用可
であることを示す信号加算器使用可信号２９を用いて、
加算器使用可信号２９が有効である場合にのみ論理ペー
ジ番号に“１”を加算する操作を前記アドレス加算器に
て行ない、ページ番号加算器１４とアドレス加算器２０
との共用をはかることによりさらにハードウェアの追加
を最小限にする。
【００２３】すなわち、アドレス加算器２０は、命令先
取アドレスの計算およびページ越発生時に現在実行して
いる論理ページ番号に“１”を加算する機能を持ち、論
理ページ番号部２３とページ内アドレス部２４より成る
実効アドレスレジスタ２１のうち、論理ページ番号部２
３出力が入力として接続されている。また、論理ページ
番号部２３は、キー部２６とデータ部２７とにより成る
ＴＬＢ２５参照の為のアドレスとなるＴＬＢアドレス選
択回路２８に接続されている。
取アドレスの計算およびページ越発生時に現在実行して
いる論理ページ番号に“１”を加算する機能を持ち、論
理ページ番号部２３とページ内アドレス部２４より成る
実効アドレスレジスタ２１のうち、論理ページ番号部２
３出力が入力として接続されている。また、論理ページ
番号部２３は、キー部２６とデータ部２７とにより成る
ＴＬＢ２５参照の為のアドレスとなるＴＬＢアドレス選
択回路２８に接続されている。
【００２４】上記第一の実施例との差異は、ページ越発
生時に、現在実行している論理ページ番号に“１”を加
算する動作をページ番号加算器の替わりにアドレス加算
器で実現しようとするものである。この時、アドレス加
算器が使用可であることを示す加算器使用可信号２９が
有効である時に、論理ページ番号の加算動作を行なう。
生時に、現在実行している論理ページ番号に“１”を加
算する動作をページ番号加算器の替わりにアドレス加算
器で実現しようとするものである。この時、アドレス加
算器が使用可であることを示す加算器使用可信号２９が
有効である時に、論理ページ番号の加算動作を行なう。
【００２５】
【発明の効果】以上説明したように、本発明のプロセッ
サのページ越処理方式によれば、分岐命令もしくはペー
ジ越が発生した際に、次のページ越物理アドレスをあら
かじめ計算しておくことにより、ページ越発生時、ペー
ジ越の論理アドレスを求める時間およびページ越物理ア
ドレスを求める時間のオーバーヘッドを無くすことがで
きるという効果を有する。
サのページ越処理方式によれば、分岐命令もしくはペー
ジ越が発生した際に、次のページ越物理アドレスをあら
かじめ計算しておくことにより、ページ越発生時、ペー
ジ越の論理アドレスを求める時間およびページ越物理ア
ドレスを求める時間のオーバーヘッドを無くすことがで
きるという効果を有する。
【図１】本発明の第一の実施例に係るプロセッサのペー
ジ越処理方式を示すブロック図である。
ジ越処理方式を示すブロック図である。
【図２】本発明の第二の実施例に係るプロセッサのペー
ジ越処理方式の要部を示すブロック図である。
ジ越処理方式の要部を示すブロック図である。
１ アドレス加算器 ２ 論理ページ番号部 ３ ページ内アドレス ４ 実効アドレスレジスタ ５ キー部 ６ データ部 ７ ＴＬＢ ８ 物理ページ番号部 ９ 物理ページ内アドレス部 １０ 命令アドレスレジスタ １１ ページ内アドレス加算器 １２ ページ内アドレス選択回路 １３ ページ越検出部 １４ ページ番号加算器 １５ ＴＬＢアドレス選択回路 １６ ページ越アドレスレジスタ １７ 物理ページ番号選択回路 １８ 分岐命令デコード信号線 ２０ アドレス加算器 ２１ 実効アドレスレジスタ ２３ 論理ページ番号部 ２４ ページ内アドレス部 ２５ ＴＬＢ ２６ キー部 ２７ データ部 ２８ ＴＬＢアドレス選択回路 ２９ 加算器使用可信号
Claims (2)
- 【請求項１】 命令先取アドレスを計算する為のアドレ
ス加算器と、前記アドレス加算器の出力中論理ページ部
分を格納する論理ページ番号および前記アドレス加算器
の出力中ページ内アドレスを格納するページ内アドレス
部よりなる実効アドレスレジスタと、物理アドレスが格
納されているデータ部および論理アドレスを物理アドレ
スに変換する為の情報が格納されているキー部により成
り、前記論理ページ番号部の出力をアドレス入力とする
ＴＬＢと、前記データ部の出力を格納する命令アドレス
レジスタ中の物理ページ番号部と、前記ページ内アドレ
ス部出力および前記命令アドレスレジスタ中物理ページ
内アドレスを格納する物理ページ内アドレス部と、前記
物理ページ内アドレス部の出力を命令取出単位である
“ｎ”（ｎは自然数）ずつ加算する為のページ内アドレ
ス加算器と、前記ページ内アドレス加算器出力および前
記ページ内アドレス部の出力を取出し命令がページ境界
を越えるページ越の有無により選択するページ内アドレ
ス選択回路と、ページ内アドレス加算器の出力の値によ
り次のアクセスでページ越を検出するページ越検出回路
とを有したプロセッサにおいて、前記実効アドレスレジ
スタ内の論理ページ番号部の出力に“１”を加算するペ
ージ番号加算器と、前記論理ページ番号部の出力および
前記ページ番号加算器の出力をページ越発生の有無によ
り切り換えるＴＬＢアドレス選択回路と、前記ＴＬＢア
ドレス選択回路の出力として前記ページ番号加算器の出
力を選択した場合に前記ＴＬＢデータ部の出力を格納す
るページ越アドレスレジスタと、前記データ部と前記ペ
ージ越アドレスレジスタとをページ越の有無により選択
する物理ページ番号選択回路とを備えたことを特徴とす
るプロセッサのページ越処理方式。 - 【請求項２】 前記論理ページ番号部出力を前記アドレ
ス加算器の入力に接続し、前記アドレス加算器に前記論
理ページ番号部出力に“１”を加算するという機能を追
加し、さらに、アドレス加算器が使用可であることを示
す信号加算器使用可信号を用いて、加算器使用可信号が
有効である場合にのみ論理ページ番号に“１”を加算す
る操作を前記アドレス加算器にて行なうことを特徴とし
た請求項１記載のプロセッサのページ越処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360126A JP2771374B2 (ja) | 1991-12-27 | 1991-12-27 | プロセッサのページ越処理方式 |
| US07/996,177 US5386521A (en) | 1991-12-27 | 1992-12-23 | Instruction prefetching circuit with a next physical address precalculating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3360126A JP2771374B2 (ja) | 1991-12-27 | 1991-12-27 | プロセッサのページ越処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181674A JPH05181674A (ja) | 1993-07-23 |
| JP2771374B2 true JP2771374B2 (ja) | 1998-07-02 |
Family
ID=18468016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3360126A Expired - Lifetime JP2771374B2 (ja) | 1991-12-27 | 1991-12-27 | プロセッサのページ越処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5386521A (ja) |
| JP (1) | JP2771374B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180669A (ja) * | 1992-12-14 | 1994-06-28 | Nec Niigata Ltd | キャッシュシステム |
| US6009516A (en) * | 1996-10-21 | 1999-12-28 | Texas Instruments Incorporated | Pipelined microprocessor with efficient self-modifying code detection and handling |
| US5881260A (en) * | 1998-02-09 | 1999-03-09 | Hewlett-Packard Company | Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction |
| US6353910B1 (en) * | 1999-04-09 | 2002-03-05 | International Business Machines Corporation | Method and apparatus for implementing error correction coding (ECC) in a dynamic random access memory utilizing vertical ECC storage |
| US6412046B1 (en) | 2000-05-01 | 2002-06-25 | Hewlett Packard Company | Verification of cache prefetch mechanism |
| US6701422B2 (en) * | 2001-03-29 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Memory control system with incrementer for generating speculative addresses |
| US9804969B2 (en) * | 2012-12-20 | 2017-10-31 | Qualcomm Incorporated | Speculative addressing using a virtual address-to-physical address page crossing buffer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06100968B2 (ja) * | 1986-03-25 | 1994-12-12 | 日本電気株式会社 | 情報処理装置 |
-
1991
- 1991-12-27 JP JP3360126A patent/JP2771374B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-23 US US07/996,177 patent/US5386521A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5386521A (en) | 1995-01-31 |
| JPH05181674A (ja) | 1993-07-23 |
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