JPH04106645A - キャッシュメモリのアドレス処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ パイプライン演算処理時におけるキャッシュメモリのア
ドレス処理方法に関し、 ハードウェアの負担を少なくすることを目的とし、 命令を取入れるためにアドレス変換テーブルとキャッシ
ュタグ゛を引くことで、キャッシュを構成している記憶
装置内の命令の物理アドレスを取出すパイプライン方式
の情報処理装置において、命令フェッチアドレスを監視
しておき、初めて不連続なアドレスを検出した場合には
、各種の変換動作の後のキャッシュを構成している記憶
装置内の命令の物理アドレスを分岐履歴テーブルに記憶
しておき、命令処理中に再び同一の不連続なアドレスを
検出或いは不連続なアドレスの出現を予見したら、本来
必要な各種の変換動作をバイパスして直接にキャッシュ
を構成している記憶装置内の分岐先の命令の格納位置を
分岐履歴表から取出し、取出した物理アドレスをアクセ
スするように構成する。

［産業上の利用分野〕 本発明はパイプライン演算処理時におけるキャッンユメ
モリのアドレス処理方法に関する。

［従来の技術］ 第４図はパイプラインのステージ例を示す図である。図
において、Ｄはデコードステージ、Ａはアドレス計算ス
テージ、Ｔはアドレス変換ステジ、Ｃはキャッシュタグ
参照ステージ、Ｒはキャッシュ読込みステージ、Ｅは実
行ステージ、Ｗは書込みステージである。これら各ステ
ージは同時には実行しない形でパイプライン処理が行わ
れていく（第５図参照）。ここで、アドレス計算ステー
ジの動作について説明する。アドレス計算ステージＡで
は、 Ｂ十り＋固定ビット の形て計算か行われる。ここで、Ｂはベース、Ｄはイン
デックスである。固定ビットとしては、例えば１２ビッ
ト程度か用いられる。このようにして求まったアドレス
は、論理アドレス（Ｖｉ想空間上のアドレス〕である。

実際にアクセスできるようにするためには、この論理ア
ドレスを物理アドレスに変換する必要かある。論理アド
レスから物理アドレスへの変換は、次のＴステージで行
われる。

第６図は論理アドレスから物理アドレスへの変換の説明
図である。ページサイス４にの場合の論理アドレスが図
に示すように３２ビツトで構成されているものとする（
■）。これらビット数のうち、下位１２ビツトは変換の
対象にはならない。

つまり、下位１２ビツトはページ内の具体的なアドレス
に相当する部分であり、このページにオフセットを乗せ
ることてページを割り付けていくことになる。このオフ
セットを乗せる操作か、以下に示すアドレス変換操作に
なる。

上位２０ビツトを１２ビツトと８ビツトに分割する（■
）。そして、下位８ビツトをＲＡ　Ｍ変換テーブルにか
けて１２ビツトデータに変換する（■）。変換したデー
タと１２ビツトデータを比較スる（■）。一方、■の下
位８ビツトはアドレス変換テーブルにかけられて２０ビ
ツトデータに変換される（■）。この変換されたデータ
は、前記比較操作により両方のデータが一致した時に有
効となる。一致した時には、アドレス変換テーブルで変
換されたデータに■における下位１２ビツトがそのまま
下位ビットとして付加されて、物理アドレスデータとな
る（■）。

このようにして物理アドレスが求まったら、このアドレ
スでキャッシュタグを参照しくステージＣ）、キャッシ
ュの内容を読出しくステージＲ）、その内容を実行しく
ステージＥ）、実行した結果を書込む（ステージＷ）一
連の処理が行なわれることになる。

容量の大きな物理キャッシュを持つ情報処理装置は、一
般にパイプラインが長くなりがちである。

そのため、分岐命令のようにパイプラインを乱す命令が
現れると、性能が大幅に劣化する。これに対し、従来の
対処方法は、分岐履歴と分岐先の命令を持ち、分岐命令
が現れると分岐履歴を参照し、分岐の方向を予測して、
分岐成立と予測した場合には、分岐先（分岐先キャッシ
ュ内）の命令を取出すといった方法で対処していた。

［発明が解決しようとする課題］ 従来のような分岐先命令に対する対処方法では、分岐先
キャッシュの容量か十分に大きくないと、結局パイプラ
インに空きか生じてしまうため、かなりのハードウェア
量を必要としてしまうという問題かあった。

本発明はこのような課題に鑑みてなされたものであって
、ハードウェアの負担を少なくすることができるキャッ
シュメモリのアクセス処理方法を提１＃することを目的
としている。

［課題を解決するための手段］ 第１図は本発明方法の原理を示すフローチャトである。

本発明は、 命令を取入れるためにアドレス変換テーブルとキャッシ
ュタグを引くことで、キャッシュを構成している記憶装
置内の命令の物理アドレスを取出すパイプライン方式の
情報処理装置において、命令フェッチアドレスを監視し
ておき、初めて不連続なアドレスを検出した場合には、
各種の変換動作の後のキャッシュを構成している記憶装
置内の命令の物理アドレスを分岐履歴テーブルに記憶し
ておき（ステップ１）、 命令処理中に再び同一の不連続なアドレスを検出或いは
不連続なアドレスの出現を予見したら、本来必要な各種
の変換動作をバイパスして直接にキャッシュを構成して
いる記憶装置内の分岐先の命令の格納位置を分岐履歴表
から取出し、取出した物理アドレスをアクセスする（ス
テップ２）ようにしたことを特徴としている。

［作用］ 命令フェッチアドレスを監視しておき、初めて不連続な
アドレスを検出した場合には、各種の変換動作の後のキ
ャッシュを構成している記憶装置内の命令の物理アドレ
スを分岐履歴テーブルに記憶しておき、命令処理中に再
び同一の不連続なアドレスを検出或いは不連続なアドレ
スの出現を予見したら、直接にキャッシュを構成してい
る記憶装置内の分岐先の命令の格納位置を分岐履歴表か
ら取出し取出した物理アドレスをアクセスする。

このような構成にすることにより、最初の分岐命令には
時間がかかるが、２回目以降の同一分岐命令に対しては
分岐履歴表からキャッシュを直接アクセスすることがで
きるので、／Ｘ−ドウエアの負担を少なくすることがで
きる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明方法を実施する／Ｘ−ドウエア構成例を
示すブロック図である。パイプラインのステージ数は第
４図と同しであるものとする。図において、１は命令を
予めフェッチするプリフェッチユニット、２は論理アド
レス計算を行うアドレス計算部、３は論理アドレスを物
理アドレスに変換するアドレス変換テーブル（ＴＬＢ）
　、４は該アドレス変換テーブル３により変換された物
理アドレスを受けるキャッシュタグ、５は該キャッシュ
タグ４によりアクセスされるキュッシュＲＡＭである。

６は該ＲＡ　Ｍ　５から読出した命令を実行する実行ユ
ニット、７は更にデコードするデコードユニットである
。図に示される構成要素のいずれか適当なものの中に、
前記した分岐履歴表が設けられている。このように構成
された回路の動作を説明すれば、以下のとおりである。

本発明を第４図に示すようなパイプライン計算機に応用
した例について説明する。この計算機では、分岐が生し
ると３サイクルの量計算機が停止してしまう。これに対
し、従来の分岐先キャッシュを用いると３命令以上の容
量が必要となり、７＼−ドウエアの増大を招いてしまう
。この計算機では、分岐命令は一般の一般のオペランド
フェッチと同様にブリフェッチユニット１による命令の
フェッチ　アドレス計算部２によるアドレス計算ＴＬＢ
３によるアドレス変換、キャッシュタグ４のサーチ等の
処理を行い、分岐先の命令を取出す。

ここで、その分岐命令が初めての分岐であった場合、不
連続な命令フェッチが生しると、その時のキャッシュを
構成している記憶装置内の命令の物理アドレスとその不
連続なアドレスの出現を予見する手段を記憶していく。

この不連続なアドレスの出現を予見する手段としては、
例えば直前の有効な記憶装置内の命令の物理アドレスを
用いることが考えられる。その他にも不連続なアドレス
の出現を予見する方法はある。例えば、３サイクル前の
命令フェッチアドレス等が考えられる。要は分岐前の物
理アドレスをスムーズに分岐先の物理アドレスに切替え
られるものであればよい。

第３図は分岐を高速化する機構の説明図である。

ここでは、キャッシュのウェイ当たりの容量を２′″′
バイトとしている。ＴＬＢにより変換された物理アドレ
スが３２ビツトあるものとする（■）。

これからキュッシュタグを引く　（■）。そして、タグ
を引いた内容でキャッシュの物理アドレスを求め（■）
、分岐直前のアドレスと分岐先アドレスを分岐履歴表に
記憶する（■）。

そして、以降は命令フェッチが来る度にキャッシュの物
理アドレスでこの分岐履歴表を引き、該当するものがあ
れば、分岐履歴表から直接分岐先のキャッシュの物理ア
ドレスを取出す。こうすれば、最大でキャッシュのライ
ンサイズと同様の分岐先キャッシュを持っているのと同
しことになる。

ところで、キャッシュは頬繁に入れ替えがなされるため
、内容が正しいかどうか確認する必要かある。先ずは入
れ替えの際にこの分岐履歴表を引き、該当するものがあ
ればそれを無効化する。更に、計算機の構造によっては
（例えば命令を更新することを許している計算機）、通
常と同様にアドレス計算−ＴＬＢ→タグの処理を行い、
物理アドレスが一致しているか確かめる必要もある。

［発明の効果コ 以上、詳細に説明したように、本発明によれば命令フェ
ッチアドレスを監視しておき、初めて不連続なアドレス
を検出した場合には、各種の変換動作の後のキャッシュ
を構成している記憶装置内の命令の物理アドレスを分岐
履歴テーブルに記憶しておき、命令処理中に再び同一の
不連続なアドレスを検出或いは不連続なアドレスの出現
を予見したら、直接にキャッシュを構成している記憶装
置内の分岐先の命令の格納位置を分岐履歴表から取出し
、取出した物理アドレスをアクセスする構成にすること
により、最初の分岐命令には時間がかかるが、２回目以
降の同一分岐命令に対しては分岐履歴表からキャッシュ
を直接アクセスすることができるので、ハードウェアの
負担を少なくすることができる。

【図面の簡単な説明】

第１図は本発明方法の原理を示すフローチャト、 第２図は本発明方法を実施するハードウェア構成例を示
すブロック図、 第３図は分岐を高速化する機構の説明図、第４図はパイ
プラインの演算ステージ例を示す図、 第５図はパイプライン処理の流れを示す図、第６図は論
理アドレスから物理アドレスへの変換の説明図である。 第２図において、 １はブリフェッチユニット、 ２はアドレス計算部、 ３はアドレス変換テーブル、 ４はキャシュタグ、 ５はＲＡＭ。 ６は実行ユニト、 ７はデコーディングユニットである。

Claims (1)

1. 【特許請求の範囲】 命令を取入れるためにアドレス変換テーブルとキャッシ
   ュタグを引くことで、キャッシュを構成している記憶装
   置内の命令の物理アドレスを取出すパイプライン方式の
   情報処理装置において、命令フェッチアドレスを監視し
   ておき、初めて不連続なアドレスを検出した場合には、
   各種の変換動作の後のキャッシュを構成している記憶装
   置内の命令の物理アドレスを分岐履歴テーブルに記憶し
   ておき（ステップ１）、 命令処理中に再び同一の不連続なアドレスを検出或いは
   不連続なアドレスの出現を予見したら、本来必要な各種
   の変換動作をバイパスして直接にキャッシュを構成して
   いる記憶装置内の分岐先の命令の格納位置を分岐履歴表
   から取出し、取出した物理アドレスをアクセスする（ス
   テップ２）ようにしたことを特徴とするキャッシュメモ
   リのアドレス処理方法。