JPH06180669A - キャッシュシステム - Google Patents

キャッシュシステム

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Publication number
JPH06180669A
JPH06180669A JP4332657A JP33265792A JPH06180669A JP H06180669 A JPH06180669 A JP H06180669A JP 4332657 A JP4332657 A JP 4332657A JP 33265792 A JP33265792 A JP 33265792A JP H06180669 A JPH06180669 A JP H06180669A
Authority
JP
Japan
Prior art keywords
cache
data
memory
main memory
host processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4332657A
Other languages
English (en)
Inventor
Yoshinori Tsuchida
良憲 土田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niigata Fuji Xerox Manufacturing Co Ltd
Original Assignee
Niigata Fuji Xerox Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Niigata Fuji Xerox Manufacturing Co Ltd filed Critical Niigata Fuji Xerox Manufacturing Co Ltd
Priority to JP4332657A priority Critical patent/JPH06180669A/ja
Publication of JPH06180669A publication Critical patent/JPH06180669A/ja
Priority to US08/763,868 priority patent/US6098151A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【構成】 キャッシュミスヒットのとき、主メモリ上で
は不連続であるが表示画面上の画像においてはそのキャ
ッシュミスヒットとなったデータの周辺に位置するデー
タをキャッシュメモリに記憶させる。 【効果】 グラフィック処理やイメージ処理を行うとき
のキャッシュヒット率を向上させることが可能になり、
従って、コンピュータシステムのグラフィック処理やイ
メージ処理の処理速度を向上させることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
に使用するキャッシュシステムに関し、特に、グラフィ
ック処理やイメージ処理を行うコンピュータシステムに
使用するキャッシュシステムに関する。
【０００２】
【従来の技術】図３は従来のキャッシュシステムの一例
を示すブロック図である。
【０００３】コンピュータシステムに使用する従来のキ
ャッシュシステムは、図３に示すように、主メモリ１６
の内容の一部を記憶するキャッシュメモリ１２と、キャ
ッシュメモリ１２に関するデータの流れを制御するキャ
ッシュコントローラ１５とを備えており、ホストプロセ
ッサ１１が主メモリ１６に対してデータの読出し要求を
出したとき、そのデータがキャッシュメモリ１２内に存
在するとき（これをキャッシュヒットと称する）は、キ
ャッシュコントローラ１５は、そのデータをキャッシュ
メモリ１２からホストプロセッサ１１に対して高速に転
送する。
【０００４】ホストプロセッサ１１から読出し要求を出
したデータがキャッシュメモリ１２内に存在しないとき
（これをキャッシュミスヒットと称する）は、キャッシ
ュコントローラ１５は、そのデータを主メモリ１６から
ホストプロセッサ１１に対して転送する。これと同時
に、キャッシュコントローラ１５は、キャッシュヒット
の確率を高くするため、要求されたデータを含む連続す
る数バイトのデータをキャッシュメモリ１２に転送す
る。
【０００５】例えば、ホストプロセッサ１１が主メモリ
１６に対してデータ５０２の読出し要求を出してそれが
キャッシュミスヒットのときは、キャッシュコントロー
ラ１５は、データ５０２を主メモリ１６からホストプロ
セッサ１１に対して転送すると同時に、データ５０２を
含むデータ５０１からデータ５１６までの１６バイトの
データをキャッシュメモリ１２に転送する。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のキャッシュシステムにおいては、キャッシュミスヒッ
トのとき、キャッシュヒットの確率を高くするため、ミ
スヒットとなったデータを含む連続する数バイトのデー
タをキャッシュメモリに転送しているが、グラフィック
処理やイメージ処理を行うコンピュータシステムにおい
ては、表示画面上における周辺のデータ、すなわち、主
メモリ内において不連続な位置にあるデータが重要であ
るため、キャッシュミスヒットが多くなって処理速度が
遅くなるという問題点を有している。
【０００７】
【課題を解決するための手段】本発明のキャッシュシス
テムは、主メモリの内容の一部を記憶するキャッシュメ
モリと、前記キャッシュメモリに関するデータの流れを
制御するグラフィックスキャッシュコントローラとを備
え、ホストプロセッサから読出し要求があったデータが
前記キャッシュメモリ内に存在しないとき、前記グラフ
ィックスキャッシュコントローラによって前記データを
前記主メモリから前記キャッシュメモリに転送すると同
時に、前記データおよび前記主メモリ内に不連続に位置
しているが表示画面上において前記データの周辺の位置
に相当するデータを前記キャッシュメモリに転送するこ
とを含むものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【０００９】図１は本発明の一実施例を示すブロック
図、図２は、図１の実施例の主メモリに記憶したグラフ
ィックデータを表示画面上に表示したときの表示画像を
示す正面図である。
【００１０】図１において、キャッシュメモリ２は、主
メモリ６の内容の一部を記憶し、ホストプロセッサ１か
ら主メモリ６に対してデータの読出し要求があったと
き、そのデータがキャッシュメモリ２内に存在すると
き、そのデータをホストプロセッサ１に対して高速に転
送する高速メモリである。キャッシュメモリ２に関する
データの流れは、グラフィックスキャッシュコントロー
ラ３によって制御する。
【００１１】主メモリ６は、グラフィックデータとし
て、データ１０１〜１０３・２０１〜２０３・３０１〜
３０３を記憶している。これらのグラフィックデータ
は、図２に示すように、画像表示画面１０上に表示した
とき、斜線を表わすデータである。
【００１２】上述のように構成したキャッシュシステム
は、次のように動作する。
【００１３】すなわち、ホストプロセッサ１から主メモ
リ６に対してデータ２０２の読出し要求を行ったとき、
それがキャッシュヒットになった場合は、データ２０２
をキャッシュメモリ２からホストプロセッサ１に対して
高速に転送するが、キャッシュミスヒットになった場合
は、データ２０２を主メモリ６からホストプロセッサ１
に対して転送すると共に、画像表示画面１０上において
データ２０２の周辺のデータとなる９個のデータ１０１
〜１０３・２０１〜２０３・３０１〜３０３を主メモリ
６からキャッシュメモリ２に転送する。
【００１４】この後ホストプロセッサ１は、内部で演算
処理を行い、その結果をキャッシュメモリ２および主メ
モリ６に書込む。次にホストプロセッサ１は、データ１
０２の読出し要求を行うが、このときデータ１０２はキ
ャッシュメモリ２に存在しているためにキャッシュヒッ
トとなり、データ１０２は、キャッシュメモリ２からホ
ストプロセッサ１に対して高速に転送される。ホストプ
ロセッサ１は、データ１０２に関して演算処理を行い、
その結果をキャッシュメモリ２および主メモリ６に書込
む。このような処理を繰返えすことによって斜線の描画
処理を行う。
【００１５】
【発明の効果】以上説明したように、本発明のキャッシ
ュシステムは、キャッシュミスヒットのとき、主メモリ
上では不連続であるが表示画面上の画像においてはその
キャッシュミスヒットとなったデータの周辺に位置する
データをキャッシュメモリに記憶させることにより、グ
ラフィック処理やイメージ処理を行うときのキャッシュ
ヒット率を向上させることが可能になるという効果があ
り、従って、コンピュータシステムのグラフィック処理
やイメージ処理の処理速度を向上させることができると
いう効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例の主メモリに記憶したグラフィッ
クデータを表示画面上に表示したときの表示画像を示す
正面図である。
【図３】従来のキャッシュシステムの一例を示すブロッ
ク図である。
【符号の説明】
１・１１ ホストプロセッサ ２・１２ キャッシュメモリ ３ グラフィックスキャッシュコントローラ ６・１６ 主メモリ １０ 画像表示画面 １５ キャッシュコントローラ １０１〜１０３・２０１〜２０３・３０１〜３０３・５
０１〜５１６ データ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 主メモリの内容の一部を記憶するキャッ
    シュメモリと、前記キャッシュメモリに関するデータの
    流れを制御するグラフィックスキャッシュコントローラ
    とを備え、ホストプロセッサから読出し要求があったデ
    ータが前記キャッシュメモリ内に存在しないとき、前記
    グラフィックスキャッシュコントローラによって前記デ
    ータを前記主メモリから前記キャッシュメモリに転送す
    ると同時に、前記データおよび前記主メモリ内に不連続
    に位置しているが表示画面上において前記データの周辺
    の位置に相当するデータを前記キャッシュメモリに転送
    することを含むことを特徴とするキャッシュシステム。
JP4332657A 1992-12-14 1992-12-14 キャッシュシステム Pending JPH06180669A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4332657A JPH06180669A (ja) 1992-12-14 1992-12-14 キャッシュシステム
US08/763,868 US6098151A (en) 1992-12-14 1996-12-11 Cache memory control system that caches requested data and adjacently displayed data

Applications Claiming Priority (1)

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JP4332657A JPH06180669A (ja) 1992-12-14 1992-12-14 キャッシュシステム

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JPH06180669A true JPH06180669A (ja) 1994-06-28

Family

ID=18257419

Family Applications (1)

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JP4332657A Pending JPH06180669A (ja) 1992-12-14 1992-12-14 キャッシュシステム

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JP (1) JPH06180669A (ja)

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US6098151A (en) 2000-08-01

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980526