JPH08137756A

JPH08137756A - アドレス変換バッファ機構

Info

Publication number: JPH08137756A
Application number: JP6272368A
Authority: JP
Inventors: Hiroaki Tomita; 浩明冨田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】２つのアドレス変換バッファを用い、命令と
データのアドレス変換リクエストを並列に処理でき、２
つのアドレス変換バッファのエントリ数の合計を小さく
し、かつ、ヒット率の大きなアドレス変換バッファ機構
を提供する。【構成】小容量のｍＴＬＢ１と、ｍＴＬＢ２より大容
量のｇＴＬＢ２を設け、並列動作可能に構成されてい
る。命令用アドレス変換リクエストのみ受け付けた場
合、そのリクエストに対してｍＴＬＢ１とｇＴＬＢ２で
並行してアドレス変換を行ない、ｍＴＬＢ１のミスヒッ
ト時には、ｇＴＬＢ２を参照する。そして、ｇＴＬＢ２
のヒット時にｇＴＬＢ２から得たアドレス変換情報がｍ
ＴＬＢ１に登録される。また、データ用アドレス変換リ
クエストのみ受け付けた場合はｇＴＬＢ２のみにてアド
レス変換を行ない、ミスヒット時にｍＴＬＢ１への登録
は行なわない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想記憶方式の計算機
システムに設けられ、仮想アドレスを高速に物理アドレ
スに変換するためのアドレス変換バッファ機構に関する
ものである。

【０００２】

【従来の技術】仮想アドレスを物理アドレス（実アドレ
ス）に変換するアドレス変換は、仮想記憶方式の計算機
システムを実現するための必須の技術となっている。こ
のようなアドレス変換を高速に行なうための機構とし
て、仮想アドレスタグと物理アドレスの対を含むアドレ
ス変換情報が登録されるエントリを１つもしくは複数持
つアドレス変換バッファ（ＴＬＢ：Ｔｒａｎｓｌａｔｉ
ｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）が知られてい
る。

【０００３】従来、アドレス変換バッファは１つ設けら
れ、仮想命令アドレスと仮想データアドレスの変換に共
通に用いるのが一般的であった。今日広く利用されてい
るＲＩＳＣタイプのＣＰＵでは、１クロックサイクルに
つき１命令を実行できるため、毎クロックサイクル命令
フェッチを必要とする。また、命令の約２５％はデータ
をアクセスするロード命令あるいはストア命令である。
したがって、１クロックサイクルあたり平均１．２５回
のアドレス変換を必要とする。そのため、アドレス変換
バッファを１個のみ設けた場合には、仮想命令アドレス
と仮想データアドレスの変換を同時に並行して行なうこ
とができないので、アドレス変換を行なうためのＣＰＵ
の余分な待ちサイクルの挿入が必要となり、計算機シス
テムの性能を低下させていた。

【０００４】この問題を解決するために、命令アドレス
変換用のアドレス変換バッファとデータアドレス変換用
のアドレス変換バッファをそれぞれ設けることが考えら
れていた。しかし、命令アドレスのワーキングセットと
データアドレスのワーキングセットの大きさは、取り扱
うプログラムやデータによって著しく異なるので、それ
ぞれに用意したアドレス変換バッファを有効に利用でき
ないという問題が発生する。つまり、どちらか一方のア
ドレス変換バッファのエントリに余裕があっても、他方
のアドレス変換バッファのエントリが不足気味となる
と、ミスヒットが増大する。ミスヒットすると、主記憶
手段上にあるアドレス変換テーブルをたどってアドレス
変換情報を得るという時間のかかる処理を行なわなけれ
ばならず、計算機システムの性能を低下させる原因とな
っていた。また、２つのアドレス変換バッファに十分な
数のエントリを用意するとなると、アドレス変換バッフ
ァの物理的大きさが大きくなりすぎるという問題が発生
する。この問題はＣＰＵとアドレス変換機構を同一のＬ
ＳＩチップ上に集積しようとするときに重要な問題とな
る。

【０００５】このような問題を解決するために、命令ア
ドレス変換専用の第１のアドレス変換バッファと、第１
のアドレス変換バッファよりも大容量であって、命令ア
ドレスとデータアドレスとで共用する第２のアドレス変
換バッファを用いる方式が知られている。例えば、Ｊ．
ＢｒａｄｌｅｔＣｈｅｎ，ＡｎｉｔａＢｏｒｇ，
ａｎｄＮｏｒｍａｎＰ．Ｊｏｕｐｐｉ，“ＡＳ
ｉｍｕｌａｔｉｏｎＢａｓｅｄＳｔｕｄｙｏｆＴ
ＬＢＰｅｒｆｏｒｍａｎｃｅ”，Ｔｈｅ１９’ｔｈ
ＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏ
ｎＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ，
Ｐ．１１４−１２３，１９９２等に記載されている。こ
の方式は、仮想データアドレスのアドレス変換を第２の
アドレス変換バッファで行ない、仮想命令アドレスのア
ドレス変換については、まず第１のアドレス変換バッフ
ァで行ない、そこでミスヒットした場合は第２のアドレ
ス変換バッファでアドレス変換を行なうものである。上
述の文献が示すように、この方式を有効に作用させるた
めには第１のアドレス変換バッファのエントリ数を４以
上にしなければならない。

【０００６】別の解決方法としては、例えば、特開平５
−４６４８１号公報に開示されている技術がある。この
技術においても、第１のアドレス変換バッファと、より
大容量の第２のアドレス変換バッファを用いる。この技
術では、仮想命令アドレスのアドレス変換と仮想データ
アドレスのアドレス変換の区別をしないため、命令のワ
ーキングセットとデータのワーキングセットのどちらか
一方が大きいと、双方のアドレス変換バッファ共にワー
キングセットの大きい方のエントリで全て占められてし
まうことがある。ここで、ワーキングセットとは、それ
までに参照した仮想アドレスの集合を示す。

【０００７】このような状態となると、ワーキングセッ
トの小さい方のアドレス変換リクエストが発生するたび
にミスヒットし、主記憶手段上にあるアドレス変換テー
ブルから変換情報を得ることになって、計算機システム
の性能を低下させる。これを避けるためには第１のアド
レス変換バッファのエントリ数を比較的大きめに取る必
要があった。

【０００８】以上述べたように、いずれの技術でも、ア
ドレス変換バッファの総エントリ数を小さくし、すなわ
ちアドレス変換バッファの物理的な大きさを小さくし、
かつ、ミスヒットを小さくするようなアドレス変換バッ
ファ機構を提供することはできなかった。

【０００９】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、２つのアドレス変換バッフ
ァを用い、命令とデータのアドレス変換リクエストを並
列に処理でき、しかも、２つのアドレス変換バッファの
エントリ数の合計を小さくし、かつ、ヒット率の大きな
アドレス変換バッファ機構を提供することを目的とする
ものである。

【００１０】

【課題を解決するための手段】本発明は、請求項１に記
載の発明においては、仮想アドレスを高速に物理アドレ
スに変換するための第１および第２のアドレス変換バッ
ファを具備し、前記第１および第２のアドレス変換バッ
ファを並列に動作させて命令とデータに関するアドレス
変換リクエストを並列に処理するようにしたアドレス変
換バッファ機構において、最新の命令アドレス変換リク
エストに対応するアドレス変換情報が前記第１および第
２のアドレス変換バッファのいずれにも存在するように
制御するとともに最新のデータアドレス変換リクエスト
に対応するアドレス変換情報が前記第２のアドレス変換
バッファのみに存在するように制御する制御手段を有
し、さらに該制御手段は、命令アドレス変換リクエスト
のみ受け付けた場合は、前記第１および第２のアドレス
変換バッファでアドレス変換を行なわせ、前記第１のア
ドレス変換バッファのミスヒット時には前記第２のアド
レス変換バッファから得たアドレス変換情報を前記第１
のアドレス変換バッファに登録し、さらに、少なくとも
一方のアドレス変換バッファにてヒットしたならばアド
レス変換はヒットしたものとし、データアドレス変換リ
クエストのみ受け付けた場合は、前記第２のアドレス変
換バッファでアドレス変換を行なわせ、前記第２のアド
レス変換バッファから得たアドレス変換情報を前記第１
のアドレス変換バッファに登録しないように制御するこ
とを特徴とするものである。

【００１１】請求項２に記載の発明においては、仮想ア
ドレスを高速に物理アドレスに変換するための第１およ
び第２のアドレス変換バッファを具備し、前記第１およ
び第２のアドレス変換バッファを並列に動作させて命令
アドレス変換リクエストあるいはデータアドレス変換リ
クエストを並列に処理するようにしたアドレス変換バッ
ファ機構において、最新の命令アドレス変換リクエスト
に対応するアドレス変換情報が前記第１および第２のア
ドレス変換バッファのいずれにも存在するように制御す
るとともに最新のデータアドレス変換リクエストに対応
するアドレス変換情報が前記第２のアドレス変換バッフ
ァのみに存在するように制御する制御手段を有し、さら
に該制御手段は、命令アドレス変換リクエストのみ受け
付けた場合は、前記第１および第２のアドレス変換バッ
ファでアドレス変換を行なわせ、前記第２のアドレス変
換バッファのヒット時には前記第２のアドレス変換バッ
ファから得たアドレス変換情報を前記第１のアドレス変
換バッファに登録し、さらに、少なくとも一方のアドレ
ス変換バッファにてヒットしたならばアドレス変換はヒ
ットしたものとし、データアドレス変換リクエストのみ
受け付けた場合は、前記第２のアドレス変換バッファで
アドレス変換を行なわせ、前記第２のアドレス変換バッ
ファから得たアドレス変換情報を前記第１のアドレス変
換バッファに登録しないように制御することを特徴とす
るものである。

【００１２】請求項３に記載の発明においては、請求項
１または２に記載のアドレス変換バッファ機構におい
て、前記制御手段は、前記第１および第２のアドレス変
換バッファで命令アドレス変換リクエストとデータアド
レス変換リクエストを並列に変換する場合は、前記命令
アドレス変換リクエストに対応するアドレス変換を前記
第１のアドレス変換バッファを用いて行ない、前記デー
タアドレス変換リクエストに対応するアドレス変換を前
記第２のアドレス変換バッファを用いて行なうように制
御することを特徴とするものである。

【００１３】請求項４に記載の発明においては、請求項
３に記載のアドレス変換バッファ機構において、前記制
御手段は、前記第１および第２のアドレス変換バッファ
を用いて命令アドレス変換リクエストに対応するアドレ
ス変換とデータアドレス変換リクエストに対応するアド
レス変換を並列に行なった結果、前記第１のアドレス変
換バッファのみがミスヒットした場合には、該ミスヒッ
トとなったアドレス変換リクエストに対して前記第２の
アドレス変換バッファを用いてアドレス変換を行ない、
該アドレス変換がヒットした時には、該ヒットしたアド
レス変換情報を前記第１のアドレス変換バッファに登録
することを特徴とするものである。

【００１４】請求項５に記載の発明においては、請求項
３に記載のアドレス変換バッファ機構において、前記制
御手段は、前記第１および第２のアドレス変換バッファ
を用いて命令アドレス変換リクエストに対応するアドレ
ス変換とデータアドレス変換リクエストに対応するアド
レス変換を並列に行なった結果、前記第１のアドレス変
換バッファのみがミスヒットした場合には、該ミスヒッ
トとなったアドレス変換リクエストに対して上記第２の
アドレス変換バッファを用いてアドレス変換を行ない、
該アドレス変換がミスヒットした時には、該ミスヒット
となった各アドレス変換リクエストに対応するアドレス
変換情報を生成して、アドレス変換情報を前記第１およ
び第２のアドレス変換バッファのいずれにも登録するこ
とを特徴とするものである。

【００１５】請求項６に記載の発明においては、請求項
３に記載のアドレス変換バッファ機構において、前記制
御手段は、前記第１および第２のアドレス変換バッファ
を用いて命令アドレス変換リクエストに対応するアドレ
ス変換とデータアドレス変換リクエストに対応するアド
レス変換を並列に行なった結果、前記第１および第２の
アドレス変換バッファでそれぞれミスヒットとなった場
合には、ミスヒットとなった各アドレス変換リクエスト
に対応するアドレス変換情報をそれぞれ生成して、デー
タアドレス変換リクエストに対応するアドレス変換情報
については前記第２のアドレス変換バッファに登録し、
命令アドレス変換リクエストに対応するアドレス変換情
報については前記第１および第２のアドレス変換バッフ
ァのいずれにも登録することを特徴とするものである。

【００１６】

【作用】本発明によれば、第１のアドレス変換バッファ
および第２のアドレス変換バッファは並列に動作し、第
１のアドレス変換バッファは命令アドレス変換のみ取り
扱い、第２のアドレス変換バッファは命令アドレス変換
とデータアドレス変換を取り扱う。命令とデータのアド
レス変換リクエストが同時に来たときには、請求項３に
記載の発明のように、命令アドレス変換に関しては第１
のアドレス変換バッファを用い、データアドレス変換に
関しては第２のアドレス変換バッファを用いて並列にア
ドレス変換を行なうため、仮想記憶方式の計算機システ
ムにおける命令アクセスとデータアクセスの並列実行な
ど、処理の並列化が実現できる。

【００１７】また、データアドレス変換リクエストのみ
の場合には、第２のアドレス変換バッファでアドレス変
換が行なわれるので、例えば、第２のアドレス変換バッ
ファを大容量の構成とすれば、高ヒット率が期待でき
る。第２のアドレス変換バッファでミスヒットした場合
は、主記憶手段上にあるアドレス変換テーブルから変換
情報を得るテーブルウォーク、あるいは計算等によって
データアドレス変換情報が求められ、第２のアドレス変
換バッファにのみ登録される。

【００１８】また、命令アドレス変換リクエストのみの
場合、第１のアドレス変換バッファと第２のアドレス変
換バッファの両方でアドレス変換が行なわれ、少なくと
も一方がヒットした場合には命令アドレス変換は成功し
たことになるので高ヒット率が期待できる。請求項１に
記載の発明においては、第１のアドレス変換バッファの
ミスヒット時に、また、請求項２に記載の発明において
は第２のアドレス変換バッファのヒット時に、第１のア
ドレス変換バッファと同時に並行して動作している第２
のアドレス変換バッファが出力したアドレス変換情報が
第１のアドレス変換バッファに登録される。これによ
り、次に命令アドレス変換リクエストを第１のアドレス
変換バッファが扱う場合に、第１のアドレス変換バッフ
ァで処理される命令アドレス変換リクエストの仮想命令
ページアドレスが同一であれば、第１のアドレス変換バ
ッファでもヒットし、効率よくアドレス変換を行なうこ
とができる。第１のアドレス変換バッファと第２のアド
レス変換バッファの両方でミスヒットとなった場合には
命令アドレス変換情報がテーブルウォークあるいは計算
等によって求められ、第１のアドレス変換バッファと第
２のアドレス変換バッファのいずれにも登録される。

【００１９】このような命令アドレス変換リクエストの
みの場合の動作において、第１のアドレス変換バッファ
のヒット、ミスヒットにかかわらず、大容量の第２のア
ドレス変換バッファ側ではほとんどの場合ヒットするこ
とが期待できる。そのため、請求項１に記載の発明では
第１のアドレス変換バッファがミスヒットする多くの場
合、また、請求項２に記載の発明ではほとんどの場合に
おいて、命令アドレス変換情報が第１のアドレス変換バ
ッファに登録されることになる。次に命令アドレス変換
リクエスト時には、同一の仮想命令ページアドレスがア
クセスされる確率は極めて高く、たとえデータアドレス
変換リクエストと並列的に変換する場合であっても、第
１のアドレス変換バッファを用いて仮想命令アドレスの
アドレス変換を行なうことができる。このように、ヒッ
ト率の大きなアドレス変換バッファ機構を得ることがで
きる。

【００２０】また、第１のアドレス変換バッファで命令
アドレス変換リクエスト、第２のアドレス変換バッファ
でデータアドレス変換リクエストを並列に処理した結
果、第１のアドレス変換バッファでミスヒットとなった
場合には、そのミスヒットとなった命令アドレス変換リ
クエストに対して第２のアドレス変換バッファでもアド
レス変換を行なう。このアドレス変換がヒットした時に
は、上述の命令アドレス変換リクエストのみの場合と同
様、請求項４に記載の発明のように、そのヒットエント
リのアドレス変換情報が第１のアドレス変換バッファに
登録される。一方、命令アドレス変換リクエストが第１
のアドレス変換バッファと第２のアドレス変換バッファ
のそれぞれでミスヒットとなった場合には、請求項５，
６に記載の発明のように、ミスヒットとなった命令アド
レス変換リクエストに対応するアドレス変換情報がテー
ブルウォークあるいは計算等によって求められ、第１の
アドレス変換バッファと第２のアドレス変換バッファの
いずれにも登録される。

【００２１】データアドレス変換リクエストが第２のア
ドレス変換バッファでミスヒットした場合は、請求項６
に記載の発明のように、データアドレス変換リクエスト
に対応するアドレス変換情報がテーブルウォークあるい
は計算等によって求められ、第２のアドレス変換バッフ
ァにのみ登録される。

【００２２】このように、本発明のアドレス変換バッフ
ァ機構によれば、第１のアドレス変換バッファには常に
最新の命令アドレス変換情報（エントリ情報）が保持さ
れ、第１のアドレス変換バッファがミスヒットしてもほ
とんどの場合は第２のアドレス変換バッファにそのリク
エストに対応する命令アドレス変換情報があるため、第
１のアドレス変換バッファの見かけ上の容量は第２のア
ドレス変換バッファと同程度となる。そのため、第１の
アドレス変換バッファと第２のアドレス変換バッファを
並列動作させて命令アドレス変換リクエストとデータア
ドレス変換リクエストを並列に処理した場合に、アドレ
ス変換バッファ機構は、命令用のアドレス変換バッファ
とデータ用のアドレス変換バッファを別に持つ場合と比
べて、同一の合計エントリ数にて、より高いヒット率を
得ることができる。また、上述のように、発生回数の多
い命令アドレス変換リクエストのほとんどの場合におい
て、第１または第２のアドレス変換バッファでヒットす
るため、テーブルウォーク等の必要がほとんどなく、効
率的なアドレス変換を行なうことができ、計算機システ
ムの性能を向上させることができる。

【００２３】

【実施例】図１は、本発明のアドレス変換バッファ機構
の一実施例を示すブロック構成図である。図中、１はｍ
ＴＬＢ、２はｇＴＬＢ、３，４，７，８，１５はレジス
タ、５，６，９，１０はセレクタ、１１，１２はヒット
チェック回路、１３は制御部、１４は置き換え制御回路
である。

【００２４】ｍＴＬＢ１は、仮想命令アドレスを高速に
物理命令アドレスに変換するための１エントリのＴＬＢ
である。ｍＴＬＢ１のエントリには、タグ（仮想タグ）
および物理アドレスの対を含むアドレス変換情報が保持
されるようになっている。ここで、仮想アドレスは実際
には仮想ページアドレスとすることができ、同様に、物
理アドレスは物理ページアドレスとすることができる。
また、アドレス変換情報は、エントリ情報とも呼ぶ。以
下の説明において同じである。ｍＴＬＢ１は、セレクタ
５から仮想命令アドレスが与えられ、その仮想命令アド
レスとタグが一致する場合に、対応する物理アドレスを
セレクタ６に出力する。また、ｍＴＬＢ１の内容は、制
御部１３の制御に従って、レジスタ１５からのリプレー
ス用物理アドレスとセレクタ５から与えられる仮想命令
アドレスの対、あるいは、ｇＴＬＢ２からのアドレス変
換情報で書き換えられる。ｇＴＬＢ２からのアドレス変
換情報の登録（アップロード）は、命令アドレス変換リ
クエストに対して、ｍＴＬＢ１でミスヒットとなりｇＴ
ＬＢ２でヒットした場合、あるいは、ｍＴＬＢ１のヒッ
ト、ミスヒットにかかわらず、ｇＴＬＢ２でヒットした
場合に行なうことができる。

【００２５】ｇＴＬＢ２は、ｍＴＬＢ１より容量の大き
いＴＬＢである。ｇＴＬＢ２は、ｍＴＬＢ１と同様のエ
ントリ構造となっている。ｇＴＬＢ２は、セレクタ１０
から与えられる仮想アドレスと仮想タグとの比較を順次
行ない、ヒットした場合には、ヒットしたエントリの対
応する物理アドレスをセレクタ６、あるいは外部へ出力
する。また、命令アドレス変換リクエストに対してｇＴ
ＬＢ２でヒットになった場合に、ｇＴＬＢ２のヒットエ
ントリのアドレス変換情報（タグと物理アドレスの対）
をｍＴＬＢ１に与える。さらに、ｇＴＬＢ２は、置き換
え制御回路１４および制御部１３の制御に従い、レジス
タ１５から与えられるリプレース用物理アドレスと、セ
レクタ１０から与えられる仮想アドレスとの対が登録さ
れる。このｇＴＬＢ２およびｍＴＬＢ１は、説明の便宜
上、フルアソシアティブ方式を適用しているものとする
が、これに限られるものではない。

【００２６】レジスタ３は、命令アドレス変換リクエス
ト中の仮想アドレスをラッチする。レジスタ７は、デー
タアドレス変換リクエスト中の仮想アドレスをラッチす
る。命令アドレス変換リクエストをリクエスト＃１とし
て示し、データアドレス変換リクエストをリクエスト＃
２として示している。レジスタ３，７は、通常状態では
各サイクルごとにラッチ動作を行なうように制御され
る。

【００２７】レジスタ４は、命令アドレス変換リクエス
トがＴＬＢミスヒットとなった場合に、レジスタ３に保
持されていた仮想命令アドレス（ミスヒットアドレス）
をラッチする。レジスタ８は、データアドレス変換リク
エストがＴＬＢミスヒットとなった場合に、レジスタ７
に保持されていた仮想命令アドレス（ミスヒットアドレ
ス）をラッチする。

【００２８】セレクタ５は、レジスタ３または４の保持
内容のいずれか一方を選択し、ｍＴＬＢ１およびセレク
タ１０に与える。セレクタ９は、レジスタ７または８の
保持内容のいずれか一方を選択し、セレクタ１０に与え
る。セレクタ５，９は、通常、レジスタ３，７側を選択
し、ＴＬＢミスヒットに伴うリプレース処理時等にはレ
ジスタ４，８側を選択する。

【００２９】セレクタ１０は、セレクタ５または９の出
力のいずれか一方をｇＴＬＢ２に選択出力する。

【００３０】セレクタ６は、ｍＴＬＢ１またはｇＴＬＢ
２の出力のいずれか一方を選択し、物理命令アドレスと
して出力する。

【００３１】ヒットチェック回路３１は、命令アドレス
変換リクエストの仮想アドレスをｍＴＬＢ１内のエント
リのタグと比較して、命令アドレス変換リクエストがｍ
ＴＬＢ１にヒットしたか否かをチェックする。ヒットチ
ェック回路３２は、セレクタ１０により選択されたリク
エストの仮想アドレスをｇＴＬＢ２内の各エントリのタ
グと比較して、セレクタ１０により選択されたリクエス
トがｇＴＬＢ２にヒットしたか否かをチェックする。

【００３２】制御部１３は、図１に示すアドレス変換バ
ッファ機構全体を制御する。制御部１３は、アップロー
ドの制御、セレクタ５，９，１０の制御等を行ない、最
新の命令アドレス変換情報がｍＴＬＢ１に存在するよう
に制御するようになっている。制御部１３はまた、セレ
クタ６の制御も行なう。置き換え制御回路３５は、ｇＴ
ＬＢ２の内容を置き換えるときに、置き換えのターゲッ
トとなるエントリを選択する制御を行なう。

【００３３】レジスタ３６は、ＴＬＢがミスヒットした
際にテーブルウォークや計算等で求めた物理アドレスを
一旦格納する。

【００３４】次に、本発明のアドレス変換バッファ機構
の一実施例における動作の一例を説明する。以下の説明
では、命令アドレス変換リクエストのみの場合、データ
アドレス変換リクエストのみの場合、命令アドレス変換
リクエストとデータアドレス変換リクエストの両方の場
合に分けて、順に説明する。

【００３５】まず、命令アドレス変換リクエストのみの
場合について説明する。図２、図３は、命令アドレス変
換リクエストのみの場合における動作の一例を説明する
ためのタイミングチャートである。

【００３６】今、命令アドレス変換リクエストがリクエ
スト＃１として受け付けられ、リクエスト＃１中の仮想
アドレスがサイクルＴ０の終了時にレジスタ３にラッチ
されたものとする。この場合、次のサイクルＴ１におい
て、以下に述べるようにｍＴＬＢ１とｇＴＬＢ２の両方
でアドレス変換が行なわれる。

【００３７】まず、レジスタ３にラッチされたリクエス
ト＃１の仮想アドレスは、セレクタ５によって選択さ
れ、ｍＴＬＢ１とともにｇＴＬＢ２にも供給される。ｍ
ＴＬＢ１には、セレクタ５によって選択されたレジスタ
３に格納されているリクエスト＃１の仮想アドレスが与
えられる。ｍＴＬＢ１では、与えられた仮想命令アドレ
スとエントリのタグとの一致をヒットチェック回路１１
を用いて調べ、アドレス比較による周知のヒットチェッ
クが行なわれる。また、セレクタ１０は、セレクタ５か
ら与えられるリクエスト＃１の仮想アドレスを選択し、
ｇＴＬＢ２に与える。ｇＴＬＢ２は、セレクタ１０によ
って選択された仮想命令アドレスと各エントリのタグと
の一致をヒットチェック回路１２を用いて調べ、アドレ
ス比較による周知のヒットチェックが行なわれる。

【００３８】ここで、ｍＴＬＢ１にてヒットが検出され
た場合には、ｍＴＬＢ１から読み出された指定エントリ
の情報（ヒットエントリ情報）中の物理アドレスがセレ
クタ６で選択され、リクエスト＃１の仮想命令アドレス
に対するアドレス変換結果として出力される。なお、ｍ
ＴＬＢ１およびｇＴＬＢ２のヒットチェック回路では、
ヒットチェックに際して、指定エントリの情報が有効か
否かを示すＶ（バリッド）ビットの状態や、主記憶保護
のための保護情報も調べられるが、これらは一般に良く
知られており、しかも、本発明には直接関係しないた
め、説明を省略する。

【００３９】一方、ｍＴＬＢ１にてミスヒットが検出さ
れた場合には、図２に示すように、ｇＴＬＢ２にてヒッ
トしていれば、ｇＴＬＢ２から読み出された物理アドレ
スがセレクタ６で選択され、リクエスト＃１の仮想命令
アドレスに対するアドレス変換結果として出力される。
それとともに、同じサイクルＴ１において、そのｇＴＬ
Ｂ２から得たエントリの情報をｍＴＬＢ１に登録するた
めのアップロード処理が、制御部１３の制御によって次
のように行なわれる。

【００４０】ｍＴＬＢ１に対し、リクエスト＃１の仮想
アドレスに対するｇＴＬＢ２から得たエントリの情報が
書き込みデータ（登録データ）として供給される。この
とき、ｍＴＬＢ１は制御部１３によって書き込み可能状
態に設定される。これにより、ｍＴＬＢ１のエントリに
は、同じ仮想命令アドレスに対してヒットしたｇＴＬＢ
２のエントリの情報が書き込まれ、登録される。

【００４１】また、図３に示すように、サイクルＴ１に
おいて仮想命令アドレスリクエストに対してｍＴＬＢ１
とｇＴＬＢ２の両方がミスヒットした場合には、以下に
述べるリプレース処理が行なわれ、その結果、ｍＴＬＢ
１およびｇＴＬＢ２にはリクエスト＃１のアドレス変換
情報が登録される。

【００４２】まず、主記憶上に置かれているページテー
ブル等を参照しながら、例えば、リクエスト＃１の仮想
アドレスをテーブルウォークやアドレス計算等により物
理アドレスに変換する処理が行なわれる。やがて、サイ
クルＴｎ−１において、リクエスト＃１の物理アドレス
が求められると、この物理アドレスが同サイクルＴｎ−
１の終了時にレジスタ１５にラッチされ、図３に示すよ
うに、後続のサイクルＴｎにおいて、リクエスト＃１の
仮想アドレスの所定フィールド（仮想ページ番号）によ
り示される仮想タグ（仮想アドレスタグ）と求めた物理
アドレスの対を含むエントリ情報をｍＴＬＢ１およびｇ
ＴＬＢ２に登録する処理、すなわちリプレース処理が行
なわれる。

【００４３】サイクルＴｎでは、レジスタ４にラッチさ
れているリクエスト＃１の仮想アドレスがセレクタ５に
よりｍＴＬＢに選択出力され、このときレジスタ１５に
ラッチされているリクエスト＃１の物理アドレスととも
にｍＴＬＢ１に書き込まれる。つまり仮想タグと物理ア
ドレスの対を含むエントリ情報が書き込まれるわけであ
る。

【００４４】同時に、レジスタ４にラッチされているリ
クエスト＃１の仮想アドレスがセレクタ５とセレクタ１
０によりｇＴＬＢ２に選択出力され、このときレジスタ
１５にラッチされているリクエスト＃１の物理アドレス
とともにｇＴＬＢ２に書き込まれる。つまりｇＴＬＢ２
にもエントリ情報が書き込まれる。ｇＴＬＢ２の場合は
エントリが複数あるので、置き換え制御回路１４が置き
換えの対象となるエントリを決定する。置き換え制御の
方式にはランダム、ＦＩＦＯ、ＬＲＵというアルゴリズ
ムが知られているが、どれを用いてもよく、本発明の説
明には直接関係しないので省略する。

【００４５】サイクルＴｎにおけるリプレース処理の
後、例えば、サイクルＴｋ−１の終了時に、再度同一の
リクエスト＃１を受け付けた場合には、次のサイクルＴ
ｋでは、リクエスト＃１は図３に示すようにｍＴＬＢ
１，ｇＴＬＢ２ともにヒットする。この場合の処理は、
上述のｍＴＬＢ１がヒットした場合の処理が行なわれ、
セレクタ６からリクエスト＃１の仮想命令アドレスに対
するアドレス変換結果が出力される。

【００４６】上述の説明では、リクエスト＃１に対して
ｍＴＬＢ１がミスヒットし、ｇＴＬＢ２がヒットした場
合にｍＴＬＢ１のアップロード処理を行なった。しか
し、これに限らず、ｇＴＬＢ２がヒットした場合にはｍ
ＴＬＢ１のヒットあるいはミスヒットの結果にかかわら
ず、アップロード処理を実行するように構成することも
できる。この場合、ｍＴＬＢ１の結果を判定する制御を
簡略化することができる。また、上述の説明では、ｍＴ
ＬＢ１の結果を優先して出力しているが、これに限ら
ず、ｍＴＬＢ１およびｇＴＬＢ２のどちらかヒットした
方をセレクタ６で選択して、アドレス変換結果として出
力するように構成することもできる。あるいは、命令ア
ドレス変換リクエストのみの場合には常にｇＴＬＢ２を
選択するように構成してもよい。しかし、この実施例で
は命令アドレス変換リクエストの場合にｍＴＬＢ１を参
照するように構成することによって、命令に関する最新
のアドレス変換情報がｇＴＬＢ２に存在しない場合にも
対応できるようにしている。これによって、ｇＴＬＢ２
のエントリを有効に利用し、アドレス変換のヒット率を
さらに高めることが可能になる。

【００４７】次に、データアドレス変換リクエストのみ
の場合について説明する。図４、図５は、データアドレ
ス変換リクエストのみの場合における動作の一例を説明
するためのタイミングチャートである。

【００４８】今、データアドレス変換リクエストがリク
エスト＃２として受け付けられ、リクエスト＃２の仮想
アドレスがサイクルＴ０の終了時にレジスタ７にラッチ
されたものとする。この場合、次のサイクルＴ１におい
て、以下に述べるようにｇＴＬＢ２でアドレス変換が行
なわれる。

【００４９】まず、レジスタ７にラッチされたリクエス
ト＃２の仮想アドレスはセレクタ９，１０によって選択
され、ｇＴＬＢ２に供給される。ｇＴＬＢ２は、セレク
タ１０によって選択出力された仮想データアドレスと各
エントリのタグの一致をヒットチェック回路１２を用い
て調べ、アドレス比較による周知のヒットチェックが行
なわれる。

【００５０】ここで、図４に示すように、ｇＴＬＢ２に
てヒットが検出された場合には、ｇＴＬＢ２から読み出
されたヒットしたエントリの情報中の物理アドレスが、
リクエスト＃２の仮想データアドレスに対するアドレス
変換結果である物理データアドレスとして出力される。
なお、ｇＴＬＢ２のヒットチェック回路では、Ｖビット
や保護情報等についても調べることはすでに述べたとお
りである。

【００５１】データアドレス変換リクエストに対して
は、ｇＴＬＢ２がヒットしてもアップロード処理は行な
われない。なぜならば、ｍＴＬＢ１は専ら命令アドレス
変換のためのエントリ情報を保持するためである。

【００５２】仮想データアドレス変換リクエストに対し
てｇＴＬＢ２がミスヒットした場合には、図５に示すよ
うに、上述した処理によって物理アドレスを求め、ｇＴ
ＬＢ２に登録する。すなわち、テーブルウォークやアド
レス計算等により物理アドレスに変換する処理が行なわ
れ、サイクルＴｎ−１にてリクエスト＃２の物理アドレ
スが決まる。この物理アドレスはサイクルＴｎ−１の終
了時にレジスタ１５にラッチされ、図５に示すように、
後続のサイクルＴｎにおいて、リクエスト＃２の仮想ア
ドレスの所定フィールド（仮想ページ番号）により示さ
れる仮想タグ（仮想アドレスタグ）と求めた物理アドレ
スの対を含むエントリ情報をｇＴＬＢ２に登録するリプ
レース処理が行なわれる。

【００５３】すなわち、サイクルＴｎでは、レジスタ８
にラッチされているリクエスト＃２の仮想アドレスがセ
レクタ９とセレクタ１０によりｇＴＬＢ２に選択出力さ
れ、このときレジスタ１５にラッチされているリクエス
ト＃２の物理アドレスとともにｇＴＬＢ２に書き込まれ
る。書き込むべきｇＴＬＢのエントリは置き換え制御回
路１４が決定する。

【００５４】以上のリプレース処理の後、例えば、サイ
クルＴｋ−１の終了時に、再度同一のリクエスト＃２を
受け付けた場合には、次のサイクルＴｋでは、リクエス
ト１は図５に示すようにｇＴＬＢ２にヒットする。

【００５５】次に、命令アドレス変換リクエストとデー
タアドレス変換リクエストの両方の場合について説明す
る。図６ないし図１０は、命令アドレス変換リクエスト
とデータアドレス変換リクエストの両方を行なう場合に
おける動作の一例を説明するためのタイミングチャート
である。

【００５６】今、命令アドレス変換リクエストがリクエ
スト＃１として、また、データアドレス変換リクエスト
がリクエスト＃２として受け付けられ、そのリクエスト
＃１の仮想命令アドレスがレジスタ３に、リクエスト＃
２の仮想データアドレスがレジスタ７に、いずれもサイ
クルＴ０の終了時にラッチされたものとする。この場
合、次のサイクルＴ１では、レジスタ３にラッチされた
リクエスト＃１の仮想アドレスは、セレクタ５によって
選択されてｍＴＬＢ１に供給され、レジスタ７にラッチ
されたリクエスト＃２の仮想アドレスはセレクタ９，２
４によって選択されてｇＴＬＢ２に供給される。

【００５７】この結果、ｍＴＬＢ１側では、リクエスト
＃１の仮想アドレスがｍＴＬＢ１にヒットしたか否かが
ヒットチェック回路１１によってチェックされ、ｇＴＬ
Ｂ２側では、リクエスト＃２の仮想アドレスがｇＴＬＢ
２にヒットしたか否かがヒットチェック回路１２によっ
てチェックされる。

【００５８】もし、図６に示すように、リクエスト＃１
がｍＴＬＢ１にヒットし、リクエスト＃２がｇＴＬＢ２
にヒットした場合には、同じサイクルＴ１においてｍＴ
ＬＢ１，ｇＴＬＢ２によるアドレス変換が行なわれ、ｍ
ＴＬＢ１のヒットエントリの情報中の物理アドレスがセ
レクタ６で選択されて命令アドレス変換結果として出力
され、ｇＴＬＢ２のヒットエントリの情報中の物理アド
レスがデータアドレス変換結果として出力される。な
お、この場合はアップロード処理は行なわれない。

【００５９】これに対し、図７に示すように、サイクル
Ｔ１においてリクエスト＃１がｍＴＬＢ１にミスヒット
し、リクエスト＃２がｇＴＬＢ２にヒットした場合に
は、まず、サイクルＴ１において、ｇＴＬＢ２のヒット
エントリの情報中の物理アドレスがデータアドレス変換
リクエストに対応するデータアドレス変換結果として出
力される。そして、次のサイクルＴ２において、ｍＴＬ
Ｂ１でミスヒットとなったリクエスト＃１に対して、上
述の命令アドレス変換リクエストのみの場合と同様の処
理が行なわれる。

【００６０】サイクルＴ２では、サイクルＴ１でレジス
タ３にラッチされていたリクエスト＃１の仮想アドレス
が、制御部１３の制御によってレジスタ４にラッチされ
ている。このレジスタ４にラッチされているリクエスト
＃１の仮想アドレスがセレクタ５，１０によって選択さ
れ、ｇＴＬＢ２に供給される。そして、リクエスト＃１
の仮想アドレスがｇＴＬＢ２にヒットしたか否かがヒッ
トチェック回路１２によってチェックされる。

【００６１】もし、図７に示すようにｇＴＬＢ２でヒッ
トしたならば、同じサイクルＴ２においてｇＴＬＢ２に
よるアドレス変換が行なわれ、ｇＴＬＢ２のヒットエン
トリの情報中の物理アドレスがセレクタ６にて選択さ
れ、リクエスト＃１のアドレス変換結果として出力され
る。同時に、上述した命令アドレスリクエストのみのヒ
ット情報のアップロード処理の場合と同様にアップロー
ド処理が行なわれ、リクエスト＃１に対するｇＴＬＢ２
のヒットエントリの情報がｍＴＬＢ１に登録される。

【００６２】この結果、例えば、サイクルＴ２の終了時
に次の命令アドレス変換リクエストをリクエスト＃１と
して、次のデータアドレス変換リクエストをリクエスト
＃２として受け付け、しかも次のリクエスト＃１が先の
リクエスト＃１と同一アドレス（同一仮想ページアドレ
ス）に対するものである場合には、このアドレスについ
てのエントリ情報がサイクルＴ２においてｍＴＬＢ１に
登録されていることから、サイクルＴ３では、次のリク
エスト＃１は図７に示すようにｍＴＬＢ１にヒットす
る。すなわち、次のリクエスト＃１に対するアドレス変
換は１サイクルで実行される。

【００６３】次に、図８に示すように、リクエスト＃１
はｍＴＬＢ１においてヒットしたが、リクエスト＃２は
ｇＴＬＢ２においてミスヒットとなった場合について説
明する。このような場合には、リクエスト＃１について
は、ｍＴＬＢ１から読み出された指定エントリの情報中
の物理アドレスがセレクタ６で選択され、リクエスト＃
１の仮想命令アドレスに対するアドレス変換結果として
出力される。一方、リクエスト＃２については、上述し
たデータアドレス変換リクエストのみの場合と同様に、
物理アドレスを得る。サイクルＴｎ−１にて物理アドレ
スを得たとすると、物理アドレスは同サイクルＴｎ−１
の終了時にレジスタ１５にラッチされる。そして、図８
に示すように後続のサイクルＴｎにおいて、リクエスト
＃２の仮想アドレスの所定フィールド（仮想ページ番
号）により示される仮想タグと求めた物理アドレスの対
を含むエントリ情報をｇＴＬＢ２に登録する。ｇＴＬＢ
２の書き込み先エントリは、置き換え制御回路１４が決
定する。この場合、ｍＴＬＢ１へのアップロード処理は
行なわない。

【００６４】以上のリプレース処理の後、例えば、サイ
クルＴｋ−１の終了時に、次の命令アドレス変換リクエ
ストをリクエスト＃１として、また、次のデータアドレ
ス変換リクエストをリクエスト＃２として受け付け、し
かも次のリクエスト＃２が先のリクエスト＃２と同一ア
ドレス（同一仮想ページアドレス）に対するものである
場合には、このアドレスについてのエントリ情報がサイ
クルＴｎにおいてｇＴＬＢ２に登録されていることか
ら、サイクルＴｋでは、次のリクエスト＃２は、図８に
示すようにｇＴＬＢ２にヒットする。すなわち、次のリ
クエスト＃２に対するアドレス変換は１サイクルで実行
される。

【００６５】次に、リクエスト＃１，＃２の両方が、図
９に示すようにサイクルＴ１においてミスヒットとなっ
た場合について説明する。リクエスト＃１，＃２がサイ
クルＴ１においてそれぞれｍＴＬＢ１，ｇＴＬＢ２にミ
スヒットすると、レジスタ３にラッチされていたミスヒ
ットしたリクエスト＃１の仮想アドレスがレジスタ４
に、レジスタ７にラッチされていたミスヒットしたリク
エスト＃２の仮想アドレスレジスタ８に、いずれもサイ
クルＴ１の終了時にラッチされる。

【００６６】さて、リクエスト＃１，＃２のいずれもが
ミスヒットとなった場合、サイクルＴ２にて、まず、レ
ジスタ４に保持されているリクエスト＃１の仮想アドレ
スがセレクタ５，１０によって選択され、ｇＴＬＢ２に
ヒットしたか否かがヒットチェック回路１２によってチ
ェックされる。

【００６７】もし、図９に示すようにｇＴＬＢ２でヒッ
トしたならば、同じサイクルＴ２においてｇＴＬＢ２に
よるアドレス変換結果の物理アドレスがセレクタ６で選
択出力される。同時に、リクエスト＃１に対するｇＴＬ
Ｂ２のヒットエントリの情報が、上述した命令アドレス
リクエストのみの場合と同様にしてアップロード処理が
行なわれ、ｍＴＬＢ１に登録される。リクエスト＃１は
ｇＴＬＢ２にてヒットしたのでテーブルウォークやアド
レス計算等で物理アドレスを求める必要はない。

【００６８】その後、リクエスト＃２に対する物理アド
レスをテーブルウォークやアドレス計算等を用いて得
る。そして、サイクルＴｎにおいて、ｇＴＬＢ２に対し
てリプレース処理を行なう。すなわち、レジスタ８に保
持される仮想アドレスをセレクタ９，１０によりｇＴＬ
Ｂ２に与え、レジスタ１５に保持される求められた物理
アドレスをｇＴＬＢ２に与え、ｇＴＬＢ２に書き込む。

【００６９】以上のリプレース処理の後、例えば、サイ
クルＴｋ−１の終了時に、先のリクエスト＃１と同一仮
想アドレスを有する次の命令アドレス変換リクエスト
と、先のリクエスト＃２と同一仮想アドレスを有する次
のデータアドレス変換リクエストが要求された場合、サ
イクルＴｋでは、次の命令アドレス変換リクエストの仮
想命令アドレスはｍＴＬＢ１にヒットし、次のデータア
ドレス変換リクエストの仮想データアドレスはｇＴＬＢ
２にヒットする。

【００７０】サイクルＴ２にてリクエスト＃１がｇＴＬ
Ｂ２でもミスヒットした場合は、図１０に示すように、
リクエスト＃１，＃２に対して、それぞれ、物理アドレ
スを得てｇＴＬＢ２に対してリプレース処理を行なう。
具体的には次のようになる。

【００７１】サイクルＴｍ−１にリクエスト＃２に対す
る物理アドレスが得られ、レジスタ１５にラッチされ
る。サイクルＴｍでは、レジスタ８に保持されるリクエ
スト＃２の仮想アドレスがセレクタ９と１０でｇＴＬＢ
２に与えられ、レジスタ１５に保持される物理アドレス
とともにｇＴＬＢ２に書き込まれる。この際、置き換え
制御回路１４が書き込むべきエントリを決定する。これ
によってリクエスト＃２のリプレース処理が終わった。

【００７２】その後、サイクルＴｎ−１にてリクエスト
＃１に対する物理アドレスを得てレジスタ１５にラッチ
する。サイクルＴｎでは、レジスタ４に保持されている
リクエスト＃１の仮想アドレスをセレクタ５を経てｍＴ
ＬＢ１に与える。さらに、それをセレクタ５，１０を経
てｇＴＬＢ２にも与える。また、レジスタ１５に保持さ
れているリクエスト＃１の物理アドレスをｍＴＬＢ１と
ｇＴＬＢ２に与える。そして、仮想アドレスと物理アド
レス等からなるアドレス変換情報をｍＴＬＢ１とｇＴＬ
Ｂ２に書き込む。この際、置き換え制御回路１４がｇＴ
ＬＢ２の書き込むべきエントリを決定する。これによっ
てリクエスト＃１のリプレース処理が終わった。

【００７３】以上のリプレース処理の後、例えば、サイ
クルＴｋ−１の終了時に、リクエスト＃１と同一仮想ペ
ージアドレスを有する次の命令アドレス変換リクエスト
と、リクエスト＃２と同一仮想ページアドレスを有する
次のデータアドレス変換リクエストが要求された場合、
サイクルＴｋでは、次の命令アドレス変換リクエストは
ｍＴＬＢ１にヒットし、次のデータアドレス変換リクエ
ストはｇＴＬＢ２にヒットする。

【００７４】なお、上述の実施例では、ｍＴＬＢ１が１
エントリの場合について説明したが、本発明はｍＴＬＢ
のエントリ数に限定されるものではない。すなわち、ｍ
ＴＬＢ１は複数のエントリを有する構成としてもよい。
この場合、ｇＴＬＢ２と同様、リプレース処理時に書き
込むエントリを示すための置き換え制御回路を付加する
ことになる。逆に、ｍＴＬＢ１のエントリ数を１つにす
ることによって、ｍＴＬＢ１に対する置き換え制御回路
を不要とすることができる。また、上述の説明のよう
に、ｍＴＬＢ１は、１個のエントリでも十分なヒット率
を得ることができるので、アドレス変換バッファをより
少ない合計エントリ数で構成することが可能となる。さ
らに、ｍＴＬＢ１を１個あるいは数個のエントリで構成
することによって、しばしばスピード上クリティカルパ
スとなりがちなアドレス変換バッファを小さくし、アド
レス変換バッファをより早く動作させることを可能とす
ることができる。これにより、計算機システムのクロッ
クを高め、高性能化を実現することが可能となる。

【００７５】また、上述の実施例では、ｇＴＬＢ２がフ
ルアソシアティブ方式を適用している場合について説明
したが、本発明はマッピング方式に限定されるものでは
なく、例えば、ダイレクトマップ方式、セットアソシア
ティブ方式のＴＬＢ構成にも応用できる。

【００７６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ｍＴＬＢとｇＴＬＢとを設けて並列に動作さ
せるようにしたので、命令アドレス変換リクエストとデ
ータアドレス変換リクエストを並列に処理することがで
き、仮想記憶方式の計算機システムにおいて性能を向上
させることが可能となる。

【００７７】また、本発明によれば、命令アドレス変換
リクエストがｍＴＬＢにミスヒットしても、対応するア
ドレス変換情報のエントリがｇＴＬＢに存在するなら
ば、そのアドレス変換情報がｍＴＬＢに登録されるな
ど、最新の命令アドレス変換リクエストに対応するアド
レス変換情報が常にｍＴＬＢにも存在するように制御さ
れるため、１回目はｍＴＬＢにミスヒットしても、次の
仮想命令アドレス（仮想命令ページアドレス）が同一で
あれば、ｍＴＬＢでもヒットし、命令とデータのアドレ
ス変換リクエストの処理が遅れることもなく並列に行な
える。このように次の仮想命令アドレスが同一である確
率は極めて高く、高速なアドレス変換を行なうことがで
きる。

【００７８】本発明によれば、ｍＴＬＢがミスしてもほ
とんどの場合はｇＴＬＢからアドレス変換情報が供給さ
れるので、ｍＴＬＢの見かけの容量はｇＴＬＢに等しく
なるといえる。そのため、ｍＴＬＢは少量でよく、並列
処理が可能でありながら、アドレス変換バッファ機構を
小型化することができるなど、様々な効果がある。

【図面の簡単な説明】

【図１】本発明のアドレス変換バッファ機構の一実施
例を示すブロック構成図である。

【図２】命令アドレス変換リクエストのみの場合にお
いてｇＴＬＢ２でヒットした場合の動作の一例を説明す
るためのタイミングチャートである。

【図３】命令アドレス変換リクエストのみの場合にお
いてｍＴＬＢ１およびｇＴＬＢ２の両方でミスヒットと
なった場合の動作の一例を説明するためのタイミングチ
ャートである。

【図４】データアドレス変換リクエストのみの場合に
おいてｇＴＬＢ２でヒットした場合の動作の一例を説明
するためのタイミングチャートである。

【図５】データアドレス変換リクエストのみの場合に
おいてｇＴＬＢ２でミスヒットした場合の動作の一例を
説明するためのタイミングチャートである。

【図６】命令アドレス変換リクエストとデータアドレ
ス変換リクエストの両方を行なう場合においてそれぞれ
ｍＴＬＢ１，ｇＴＬＢ２でヒットした場合の動作の一例
を説明するためのタイミングチャートである。

【図７】命令アドレス変換リクエストとデータアドレ
ス変換リクエストの両方を行なう場合においてデータア
ドレス変換リクエストがｇＴＬＢ２でヒットし、命令ア
ドレス変換リクエストがｍＴＬＢ１でミスヒットした後
ｇＴＬＢ２でヒットした場合の動作の一例を説明するた
めのタイミングチャートである。

【図８】命令アドレス変換リクエストとデータアドレ
ス変換リクエストの両方を行なう場合において命令アド
レス変換リクエストがｍＴＬＢ１でヒットし、データア
ドレス変換リクエストがｇＴＬＢ２でミスヒットした場
合の動作の一例を説明するためのタイミングチャートで
ある。

【図９】命令アドレス変換リクエストとデータアドレ
ス変換リクエストの両方を行なう場合において両方のリ
クエストがミスヒットした後命令アドレス変換リクエス
トがｇＴＬＢ２でヒットした場合の動作の一例を説明す
るためのタイミングチャートである。

【図１０】命令アドレス変換リクエストとデータアド
レス変換リクエストの両方を行なう場合において両方の
リクエストがミスヒットしさらに命令アドレス変換リク
エストがｇＴＬＢ２でもミスヒットした場合の動作の一
例を説明するためのタイミングチャートである。

【符号の説明】

１…ｍＴＬＢ、２…ｇＴＬＢ、３，４，７，８，１５…
レジスタ、５，６，９，１０…セレクタ、１１，１２…
ヒットチェック回路、１３…制御部、１４…置き換え制
御回路。

Claims

【特許請求の範囲】

【請求項１】仮想アドレスを高速に物理アドレスに変
換するための第１および第２のアドレス変換バッファを
具備し、前記第１および第２のアドレス変換バッファを
並列に動作させて命令とデータに関するアドレス変換リ
クエストを並列に処理するようにしたアドレス変換バッ
ファ機構において、最新の命令アドレス変換リクエスト
に対応するアドレス変換情報が前記第１および第２のア
ドレス変換バッファのいずれにも存在するように制御す
るとともに最新のデータアドレス変換リクエストに対応
するアドレス変換情報が前記第２のアドレス変換バッフ
ァのみに存在するように制御する制御手段を有し、さら
に該制御手段は、命令アドレス変換リクエストのみ受け
付けた場合は、前記第１および第２のアドレス変換バッ
ファでアドレス変換を行なわせ、前記第１のアドレス変
換バッファのミスヒット時には前記第２のアドレス変換
バッファから得たアドレス変換情報を前記第１のアドレ
ス変換バッファに登録し、さらに、少なくとも一方のア
ドレス変換バッファにてヒットしたならばアドレス変換
はヒットしたものとし、データアドレス変換リクエスト
のみ受け付けた場合は、前記第２のアドレス変換バッフ
ァでアドレス変換を行なわせ、前記第２のアドレス変換
バッファから得たアドレス変換情報を前記第１のアドレ
ス変換バッファに登録しないように制御することを特徴
とするアドレス変換バッファ機構。
【請求項２】仮想アドレスを高速に物理アドレスに変
換するための第１および第２のアドレス変換バッファを
具備し、前記第１および第２のアドレス変換バッファを
並列に動作させて命令アドレス変換リクエストあるいは
データアドレス変換リクエストを並列に処理するように
したアドレス変換バッファ機構において、最新の命令ア
ドレス変換リクエストに対応するアドレス変換情報が前
記第１および第２のアドレス変換バッファのいずれにも
存在するように制御するとともに最新のデータアドレス
変換リクエストに対応するアドレス変換情報が前記第２
のアドレス変換バッファのみに存在するように制御する
制御手段を有し、さらに該制御手段は、命令アドレス変
換リクエストのみ受け付けた場合は、前記第１および第
２のアドレス変換バッファでアドレス変換を行なわせ、
前記第２のアドレス変換バッファのヒット時には前記第
２のアドレス変換バッファから得たアドレス変換情報を
前記第１のアドレス変換バッファに登録し、さらに、少
なくとも一方のアドレス変換バッファにてヒットしたな
らばアドレス変換はヒットしたものとし、データアドレ
ス変換リクエストのみ受け付けた場合は、前記第２のア
ドレス変換バッファでアドレス変換を行なわせ、前記第
２のアドレス変換バッファから得たアドレス変換情報を
前記第１のアドレス変換バッファに登録しないように制
御することを特徴とするアドレス変換バッファ機構。
【請求項３】前記制御手段は、前記第１および第２の
アドレス変換バッファで命令アドレス変換リクエストと
データアドレス変換リクエストを並列に変換する場合
は、前記命令アドレス変換リクエストに対応するアドレ
ス変換を前記第１のアドレス変換バッファを用いて行な
い、前記データアドレス変換リクエストに対応するアド
レス変換を前記第２のアドレス変換バッファを用いて行
なうように制御することを特徴とする請求項１または２
に記載のアドレス変換バッファ機構。
【請求項４】前記制御手段は、前記第１および第２の
アドレス変換バッファを用いて命令アドレス変換リクエ
ストに対応するアドレス変換とデータアドレス変換リク
エストに対応するアドレス変換を並列に行なった結果、
前記第１のアドレス変換バッファのみがミスヒットした
場合には、該ミスヒットとなったアドレス変換リクエス
トに対して前記第２のアドレス変換バッファを用いてア
ドレス変換を行ない、該アドレス変換がヒットした時に
は、該ヒットしたアドレス変換情報を前記第１のアドレ
ス変換バッファに登録することを特徴とする請求項３に
記載のアドレス変換バッファ機構。
【請求項５】前記制御手段は、前記第１および第２の
アドレス変換バッファを用いて命令アドレス変換リクエ
ストに対応するアドレス変換とデータアドレス変換リク
エストに対応するアドレス変換を並列に行なった結果、
前記第１のアドレス変換バッファのみがミスヒットした
場合には、該ミスヒットとなったアドレス変換リクエス
トに対して上記第２のアドレス変換バッファを用いてア
ドレス変換を行ない、該アドレス変換がミスヒットした
時には、該ミスヒットとなった各アドレス変換リクエス
トに対応するアドレス変換情報を生成して、アドレス変
換情報を前記第１および第２のアドレス変換バッファの
いずれにも登録することを特徴とする請求項３に記載の
アドレス変換バッファ機構。
【請求項６】前記制御手段は、前記第１および第２の
アドレス変換バッファを用いて命令アドレス変換リクエ
ストに対応するアドレス変換とデータアドレス変換リク
エストに対応するアドレス変換を並列に行なった結果、
前記第１および第２のアドレス変換バッファでそれぞれ
ミスヒットとなった場合には、ミスヒットとなった各ア
ドレス変換リクエストに対応するアドレス変換情報をそ
れぞれ生成して、データアドレス変換リクエストに対応
するアドレス変換情報については前記第２のアドレス変
換バッファに登録し、命令アドレス変換リクエストに対
応するアドレス変換情報については前記第１および第２
のアドレス変換バッファのいずれにも登録することを特
徴とする請求項３に記載のアドレス変換バッファ機構。